JP4738442B2 - Ｄｃ−ｄｃコンバータ - Google Patents

Description

本発明は、ＤＣ−ＤＣコンバータに関する。

近年、多くの電子機器において、電源から供給された直流電圧を所定の大きさの直流電圧に変換するＤＣ−ＤＣコンバータが設けられている。そして、携帯機器等のバッテリー駆動の機器においては、バッテリー寿命の長期化を図るために、ＤＣ−ＤＣコンバータの変換効率を向上させることが要求されている（特許文献１参照。）。

特開２００６−２５５６７号公報

本発明の目的は、変換効率が高いＤＣ−ＤＣコンバータを提供することである。

本発明の一態様によれば、入力電位と基準電位との間に直列に接続されたハイサイドトランジスタ及びローサイドトランジスタと、前記ハイサイドトランジスタと前記ローサイドトランジスタとの接続点と出力端子との間に接続されたＬＣフィルタと、前記出力端子から出力される電流の大きさに応じて前記ハイサイドトランジスタのゲート電圧及び前記ローサイドトランジスタのゲート電圧を制御する制御手段と、を備え、前記制御手段は、前記ハイサイドトランジスタ及び前記ローサイドトランジスタをオン状態とするためのそれぞれ複数水準のゲート電位から、前記電流の大きさに基づいて最適なゲート電位をそれぞれ決定し、前記電流の大きさが基準値を超えたときは、前記複数水準のゲート電位から、前記ゲート電圧の絶対値が最大となるようなゲート電位を選択する決定手段と、前記ハイサイドトランジスタの前記最適なゲート電位を生成するハイサイドレギュレータと、前記ローサイドトランジスタの前記最適なゲート電位を生成するローサイドレギュレータと、前記ハイサイドトランジスタのゲートに前記ハイサイドレギュレータから出力された前記最適なゲート電位を印加してオン状態にすると共に前記ローサイドトランジスタをオフ状態にするハイサイド状態、及び、前記ローサイドトランジスタのゲートに前記ローサイドレギュレータから出力された前記最適なゲート電位を印加してオン状態にすると共に前記ハイサイドトランジスタをオフ状態にするローサイド状態を交互に実現するゲートドライバ回路と、を有し、前記決定手段は、前記電流の大きさと前記最適なゲート電位との関係が記載されたルックアップテーブルと、前記ルックアップテーブルを参照することにより前記電流の大きさに応じた前記最適なゲート電位の値を取得する最適化手段と、前記出力端子から出力される電流の大きさを測定する測定手段と、前記測定手段の測定結果をデジタル信号に変換して前記最適化手段に供給するＡ／Ｄ変換回路と、前記最適化手段から出力された前記最適なゲート電位の値を表すデジタル信号をアナログ信号に変換するＤ／Ａ変換回路と、を有し、前記最適化手段は、前記Ａ／Ｄ変換回路から供給されたデジタル信号を平滑化するローパスフィルタと、前記平滑化された信号に基づいて前記ルックアップテーブルを参照して前記最適なゲート電位の値を取得する検索回路と、前記Ａ／Ｄ変換回路から供給されたデジタル信号の値が基準値以下であるときは、前記検索回路が取得したゲート電位の値を出力し、前記デジタル信号の値が前記基準値よりも大きいときは、前記ルックアップテーブルに記載されたゲート電位の値のうち前記電流の大きさが最大となる値を出力する負荷応答検出回路と、を有することを特徴とするＤＣ−ＤＣコンバータが提供される。

本発明によれば、変換効率が高いＤＣ−ＤＣコンバータを実現することができる。

以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図であり、
図２は、図１に示す最適化手段を例示するブロック図であり、
図３は、図２に示すローパスフィルタを例示する回路図であり、
図４は、図１に示すルックアップテーブル４８の内容を例示する図であり、
図５は、図１に示すルックアップテーブル４９の内容を例示する図である。

図１に示すように、本実施形態に係るＤＣ−ＤＣコンバータ１は、入力電位Ｖ_ｉｎと、基準電位である接地電位ＧＮＤとが入力され、出力端子Ｔ_ｏｕｔの電位を出力電位Ｖ_ｏｕｔとして、出力端子Ｔ_ｏｕｔと接地電位ＧＮＤとの間に電圧がＶ_ｏｕｔの直流電流を出力するものである。なお、入力電位Ｖ_ｉｎは接地電位ＧＮＤよりも高い。ＤＣ−ＤＣコンバータ１においては、入力電位Ｖ_ｉｎと接地電位ＧＮＤとの間に、ハイサイドスイッチング素子としてのハイサイドトランジスタＨＱ及びローサイドスイッチング素子としてのローサイドトランジスタＬＱが直列に接続されている。

ハイサイドトランジスタＨＱは、例えば、Ｐチャネル型電界効果トランジスタ（ＰＭＯＳ）であり、ローサイドトランジスタＬＱは、例えば、Ｎチャネル型電界効果トランジスタ（ＮＭＯＳ）である。ハイサイドトランジスタＨＱのソースには入力電位Ｖ_ｉｎが印加され、ローサイドトランジスタＬＱのソースには接地電位ＧＮＤが印加され、ハイサイドトランジスタＨＱのドレインとローサイドトランジスタＬＱのドレインとは、接続点Ｎで相互に接続されている。ローサイドトランジスタＬＱには、ソースからドレインに向かう方向のみに電流を流すダイオードＤが内蔵されている。

また、接続点Ｎと出力端子Ｔ_ｏｕｔとの間にはインダクタ１１が接続されており、出力端子Ｔ_ｏｕｔと接地電位ＧＮＤとの間にはキャパシタ１２が接続されている。これにより、接続点Ｎと出力端子Ｔ_ｏｕｔとの間には、インダクタ１１及びキャパシタ１２からなるＬＣフィルタが接続されている。更に、インダクタ１１と出力端子Ｔ_ｏｕｔとの間には抵抗１３が設けられている。そして、出力端子Ｔ_ｏｕｔと接地電位ＧＮＤとの間に、キャパシタ１２に対して並列に負荷Ｌｏａｄが接続される。

更に、ＤＣ−ＤＣコンバータ１には、出力端子Ｔ_ｏｕｔから出力される電流の大きさＩ_ｏｕｔに応じて、ハイサイドトランジスタＨＱのゲート電圧及びローサイドトランジスタＬＱのゲート電圧を制御する制御手段１６が設けられている。なお、トランジスタの「ゲート電圧」とは、ゲート電位とソース電位との差を意味するものとする。ハイサイドトランジスタＨＱのゲート電圧はハイサイドスイッチング素子の駆動電圧に相当し、ローサイドトランジスタＬＱのゲート電圧はローサイドスイッチング素子の駆動電圧に相当する。

制御手段１６においては、出力端子Ｔ _ｏｕｔ から出力される電流の大きさに基づいて、ハイサイドトランジスタＨＱ及びローサイドトランジスタＬＱをオン状態とするためのゲート電位であって、損失を最小とするような最適なゲート電位（以下、「最適電位」ともいう）をそれぞれ決定する決定手段１７が設けられている。以下、ハイサイドトランジスタＨＱの最適電位を電位Ｖｇｐといい、ローサイドトランジスタＬＱの最適電位を電位Ｖｇｎという。また、ハイサイドトランジスタＨＱの最適なゲート電位（最適電位Ｖｇｐ）とソース電位である入力電位Ｖ_ｉｎとの差（Ｖｇｐ−Ｖ_ｉｎ）をハイサイドトランジスタＨＱの最適電圧とし、ローサイドトランジスタＬＱの最適なゲート電位（最適電位Ｖｇｎ）とソース電位である接地電位ＧＮＤとの差（Ｖｇｎ−ＧＮＤ）をローサイドトランジスタＬＱの最適電圧とする。決定手段１７の構成は後述する。

また、制御手段１６においては、入力電位Ｖ_ｉｎ及び接地電位ＧＮＤが供給され、決定手段１７が決定した最適電位Ｖｇｐを生成するハイサイドレギュレータ１８と、入力電位Ｖ_ｉｎ及び接地電位ＧＮＤが供給され、決定手段１７が決定した最適電位Ｖｇｎを生成するローサイドレギュレータ１９とが設けられている。

更に、制御手段１６には、入力電位Ｖ_ｉｎ、接地電位ＧＮＤ、最適電位Ｖｇｐ及び最適電位Ｖｇｎの４水準の電位が供給され、これらの電位を切替えてハイサイドトランジスタＨＱのゲート及びローサイドトランジスタＬＱのゲートに印加することにより、ハイサイドトランジスタＨＱ及びローサイドトランジスタＬＱを交互に導通させるゲートドライバ回路２０が設けられている。

ゲートドライバ回路２０においては、ハイサイドドライバ２１、ローサイドドライバ２２及びＤＰＷＭ（Digital Pulse Width Modulation：デジタルパルス幅変調）回路２３が設けられている。ＤＰＷＭ回路２３はハイサイドドライバ２１及びローサイドドライバ２２に対してそれぞれ制御信号を出力するものであり、具体的には、後述する補償回路３４から出力されたデジタル値をもとにスイッチングエッジを生成する回路である。

ハイサイドドライバ２１は、入力電位Ｖ_ｉｎ及び最適電位Ｖｇｐが供給され、ＤＰＷＭ回路２３から入力される制御信号に基づいて、これらの電位を切替えてハイサイドトランジスタＨＱのゲートに印加するものである。ハイサイドトランジスタＨＱは、ゲートに入力電位Ｖ_ｉｎが印加されるとオフ状態となり、最適電位Ｖｇｐが印加されるとオン状態となる。

ローサイドドライバ２２は、接地電位ＧＮＤ及び最適電位Ｖｇｎが供給され、ＤＰＷＭ回路２３から入力される制御信号に基づいて、これらの電位を切替えてローサイドトランジスタＬＱのゲートに印加するものである。ローサイドトランジスタＬＱは、ゲートに最適電位Ｖｇｎが印加されるとオン状態となり、接地電位ＧＮＤが印加されるとオフ状態となる。

そして、ＤＰＷＭ回路２３は、ハイサイドドライバ２１に最適電位Ｖｇｐを出力させローサイドドライバ２２に接地電位ＧＮＤを出力させるハイサイド状態と、ハイサイドドライバ２１に入力電位Ｖ_ｉｎを出力させローサイドドライバ２２に最適電位Ｖｇｎを出力させるローサイド状態とを、一定のスイッチング周期で交互に実現する。一スイッチング周期内におけるハイサイド状態の実現時間とローサイド状態の実現時間との割合は、ＤＰＷＭ回路２３に入力されるデュティ値Ｄ［ｋ］によって決定される。

更にまた、制御手段１６においては、出力端子Ｔ_ｏｕｔから出力される出力電位Ｖ_ｏｕｔ及びＤＣ−ＤＣコンバータ１の外部から入力される参照電位Ｖ_ｒｅｆに基づいてデュティ値Ｄ［ｋ］を決定するデュティ値決定手段３０が設けられている。デュティ値決定手段３０においては、参照電位Ｖ_ｒｅｆの値を表すデジタル信号Ｖｒｅｆが入力され、このデジタル信号Ｖｒｅｆに基づいて複数水準のアナログ信号を出力するＤ／Ａ変換回路３１が設けられている。

また、デュティ値決定手段３０には、Ｄ／Ａ変換回路３１から出力された複数水準のアナログ信号をそれぞれ出力電位Ｖ_ｏｕｔと比較して、その結果をそれぞれ１ビットの二値信号で出力するフラッシュ型のＡ／Ｄ変換回路３２が設けられている。Ａ／Ｄ変換回路３２は、複数の比較回路が並列に接続されて構成されており、各比較回路は、一水準のアナログ信号及び出力電位Ｖ_ｏｕｔが入力され、これらを比較し、その結果を１つの二値信号として出力する。

更に、デュティ値決定手段３０には、Ａ／Ｄ変換回路３２から出力された複数の二値信号を１つのデジタルのエラー信号Ｅ［ｋ］に変換してレジスタに蓄積した後、出力するエンコーダ・レジスタ３３が設けられている。更にまた、このエンコーダ・レジスタ３３から出力されたエラー信号Ｅ［ｋ］に基づいて次のスイッチングサイクルのデュティ値Ｄ［ｋ＋１］を決定し、ＤＰＷＭ回路２３に対して出力する補償回路３４が設けられている。補償回路３４は、後述する記憶手段４７に格納されたルックアップテーブル４９を参照することにより、エラー信号Ｅ［ｋ］に応じたデュティ値Ｄ［ｋ＋１］を計算する。ａ、ｂ、ｃを定数とすると、ＰＩＤ制御（Proportional plus Integral plus Derivative control：比例・積分・微分制御）によりデュティ値Ｄ［ｋ＋１］を計算する一般的な計算式は、下記数式（１）のように表現できる。

Ｄ［ｋ＋１］＝Ｄ［ｋ］＋ａ×Ｅ［ｋ］＋ｂ×Ｅ［ｋ−１］＋ｃ×Ｅ［ｋ−２］
（１）

上記数式（１）に示すように、次のスイッチングサイクルのデュティ値Ｄ［ｋ＋１］は、現在のスイッチングサイクルのデュティ値Ｄ［ｋ］に、現在のエラー信号Ｅ［ｋ］に定数ａを乗じた項と、１つ前のスイッチングサイクルのエラー信号Ｅ［ｋ−１］に定数ｂを乗じた項と、２つ前のスイッチングサイクルのエラー信号Ｅ［ｋ−２］に定数ｃを乗じた項とを加えた値とする。これにより、現在のスイッチングサイクルまでのエラー信号に基づいてリアルタイムに計算を行い、その結果を次のスイッチングサイクルに反映させることができる。

決定手段１７においては、抵抗１３の両端部間の電圧を測定することにより、抵抗１３に流れる電流の大きさを測定するカレントアンプ４１が設けられている。抵抗１３を流れる電流の大きさは、出力端子Ｔ_ｏｕｔから負荷Ｌｏａｄを通って接地電位ＧＮＤに流れる電流の大きさＩ_ｏｕｔとほぼ等しいため、カレントアンプ４１は、出力端子Ｔ_ｏｕｔから出力される出力電流の大きさＩ_ｏｕｔを測定する測定手段として機能し、カレントアンプ４１からは、この電流の大きさＩ_ｏｕｔを表すアナログ信号が出力される。また、決定手段１７には、カレントアンプ４１から出力されたアナログ信号を一定の周期でデジタル信号ｉＬ［ｍ］に変換するＡ／Ｄ変換回路４２が設けられている。デジタル信号ｉＬ［ｍ］は、出力電流の大きさＩ_ｏｕｔを逐次的に表す信号である。

更に、決定手段１７においては、Ａ／Ｄ変換回路４２からデジタル信号ｉＬ［ｍ］が入力される最適化手段４３が設けられている。最適化手段４３は、デジタル信号ｉＬ［ｍ］に基づいて、ハイサイドトランジスタＨＱの最適電位、すなわち、ハイサイドトランジスタＨＱをオン状態とするゲート電位であって、ハイサイドトランジスタＨＱにおける電力損失を最小とする電位Ｖｇｐと、ローサイドトランジスタＬＱの最適電位、すなわち、ローサイドトランジスタＬＱをオン状態とするゲート電位であって、ローサイドトランジスタＬＱにおける電力損失を最小とする電位Ｖｇｎとを取得し、これらをそれぞれデジタル信号Ｖｇｐ＿ｏｐｔ及びＶｇｎ＿ｏｐｔとして出力する。

更にまた、決定手段１７においては、最適化手段４３から出力されたデジタル信号Ｖｇｐ＿ｏｐｔをアナログ信号Ｖｇｐ＿ｒｅｆに変換してハイサイドレギュレータ１８に対して出力するＤ／Ａ変換回路４４と、最適化手段４３から出力されたデジタル信号Ｖｇｎ＿ｏｐｔをアナログ信号Ｖｇｎ＿ｒｅｆに変換してローサイドレギュレータ１９に対して出力するＤ／Ａ変換回路４５が設けられている。

更にまた、決定手段１７にはコントローラ４６が設けられている。コントローラ４６は、補償回路３４及び最適化手段４３との間で信号をやりとりし、これらを動作させるものであり、例えば、最適化手段４３に対して駆動信号Ｏｐｔ＿Ｔを出力する。また、コントローラ４６には、メモリ４７が接続されている。メモリ４７は、例えば、ＥＰＲＯＭ（Erasable and Programmable Read Only Memory）により構成されている。メモリ４７には、ルックアップテーブル（以下、「ＬＵＴ」ともいう）４８及び４９が格納されている。

図２に示すように、最適化手段４３においては、ローパスフィルタ５１、検索回路５２及び負荷応答検出回路５３が設けられている。ローパスフィルタ５１は、Ａ／Ｄ変換回路４２から供給されたデジタル信号ｉＬ［ｍ］を平滑化する回路であり、具体的には、デジタル信号ｉＬ［ｍ］に基づいて移動平均値ＩＬ［ｍ］を生成する回路である。また、検索回路５２は、駆動信号Ｏｐｔ＿Ｔがオンであるときに、移動平均値ＩＬ［ｍ］に基づいてルックアップテーブル４８を参照して最適電位Ｖｇｐの値及び最適電位Ｖｇｎの値を取得する回路である。更に、負荷応答検出回路５３は、デジタル信号ｉＬ［ｍ］の値が基準値以下であるときに、出力信号Ｖｇｐ＿ｏｐｔ及び出力信号Ｖｇｎ＿ｏｐｔとして、それぞれ検索回路５２によって取得された最適電位Ｖｇｐ及び最適電位Ｖｇｎの値を出力し、デジタル信号ｉＬ［ｍ］の値が基準値よりも大きいときに、ルックアップテーブル４８に記載されたゲート電位のうち、ゲート電圧の絶対値が最大となるようなゲート電位を出力する回路である。

図３に示すように、ローパスフィルタ５１においては、Ｄラッチ５６、減算器５７、Ｐビットシフタ５８及び加算器５９が設けられている。Ｄラッチ５６、減算器５７、Ｐビットシフタ５８及び加算器５９には、共通のクロック信号ＣＬＫがそれぞれ入力される。また、減算器５７にはデジタル信号ｉＬ［ｍ］及びＤラッチ５６の出力Ｑが入力され、それらの減算結果がＰビットシフタ５８に対して出力される。更に、加算器５９にはＰビットシフタ５８の出力及びＤラッチ５６の出力Ｑが入力され、それらの加算結果がＤラッチ５６の入力Ｄに入力されると共に、移動平均値ＩＬ［ｍ］としてローパスフィルタ５１の外部に出力される。

図４に示すように、ルックアップテーブル（ＬＵＴ）４８においては、移動平均値ＩＬ［ｍ］の値と、この移動平均値ＩＬ［ｍ］の値に対応したハイサイドトランジスタＨＱ（ＰＭＯＳ）の最適電位Ｖｇｐの値と、移動平均値ＩＬ［ｍ］の値に対応したローサイドトランジスタＬＱ（ＮＭＯＳ）の最適電位Ｖｇｎの値とが、それぞれ複数水準記載されている。以下、ＬＵＴ４８に記載された各値を「テーブル値」という。

移動平均値ＩＬ［ｍ］のテーブル値の配列名はＩＬ＿ｔｂｌ［０］〜ＩＬ＿ｔｂｌ［ｎ］であり、最適電位Ｖｇｐのテーブル値の配列名はＶｇｐ＿ｔｂｌ［０］〜Ｖｇｐ＿ｔｂｌ［ｎ］であり、最適電位Ｖｇｎのテーブル値の配列名はＶｇｎ＿ｔｂｌ［０］〜Ｖｇｎ＿ｔｂｌ［ｎ］である。すなわち、各テーブル値はそれぞれｎ個（ｎは２以上の整数）配列されており、移動平均値ＩＬ［ｍ］の値がＩＬ＿ｔｂｌ［ｊ］（ｊは０乃至ｎの整数）であるときの最適電位Ｖｇｐ及びＶｇｎの値は、それぞれＶｇｐ＿ｔｂｌ［ｊ］及びＶｇｎ＿ｔｂｌ［ｊ］である。

また、ルックアップテーブル４８においては、移動平均値ＩＬ［ｍ］のテーブル値ＩＬ＿ｔｂｌ［０］〜ＩＬ＿ｔｂｌ［ｎ］は小さい順に配列されている。すなわち、ＩＬ＿ｔｂｌ［ｊ−１］＜ＩＬ＿ｔｂｌ［ｊ］の関係式が成立する。なお、最小のテーブル値ＩＬ＿ｔｂｌ［０］は、０Ａ（ゼロアンペア）である。更に、移動平均値ＩＬ［ｍ］の値（ＩＬ＿ｔｂｌ［ｊ］）が小さいほど、最適電位Ｖｇｐの値（Ｖｇｐ＿ｔｂｌ［ｊ］）は高くなっており、最適電位Ｖｇｎの値（Ｖｇｎ＿ｔｂｌ［ｊ］）は低くなっている。これにより、移動平均値ＩＬ［ｍ］の値が小さいほど、最適電位Ｖｇｐは入力電位Ｖ_ｉｎに近くなり、ハイサイドトランジスタＨＱの最適電圧（Ｖｇｐ−Ｖ_ｉｎ）の絶対値は小さくなる。また、移動平均値ＩＬ［ｍ］の値が小さいほど、最適電位Ｖｇｎは接地電位ＧＮＤに近くなり、ローサイドトランジスタＬＱの最適電圧（Ｖｇｎ−ＧＮＤ）の絶対値は小さくなる。

一方、図５に示すように、ルックアップテーブル４９には、エラー信号Ｅ［ｓ］の値、すなわち、数字列「０・・・０００」〜「１・・・１１１」で表される値と、このエラー信号Ｅ［ｓ］の各値に各定数を乗じた値「ａ×Ｅ［ｓ］」、「ｂ×Ｅ［ｓ］」、「ｃ×Ｅ［ｓ］」とが記載されている。パラメータｓは「ｋ」、「ｋ−１」、「ｋ−２」の値をとり、これにより、「ａ×Ｅ［ｋ］」、「ｂ×Ｅ［ｋ−１］」、「ｃ×Ｅ［ｋ−２］」の値が読み出される。このように、ルックアップテーブル４９を用いることにより、上記数式（１）の演算を、乗算を行わずに加算のみで実行することができる。この結果、演算を高速に実行することができ、また、演算に要する消費電流を抑制することができる。

次に、上述の如く構成された本実施形態に係るＤＣ−ＤＣコンバータの動作について説明する。
先ず、ＤＣ−ＤＣコンバータ１を起動させると、コントローラ４６が外部の記憶手段（図示せず）からルックアップテーブル（ＬＵＴ）４８及び４９の各値を読み込み、メモリ４７に格納する。これにより、メモリ４７内にＬＵＴ４８及び４９が作成される。メモリ４７に格納されたＬＵＴ４８及び４９の各値は、外部から新たに書き直されない限り、保持され続ける。

この状態で、ＤＣ−ＤＣコンバータ１には入力電位Ｖ_ｉｎ及び接地電位ＧＮＤが印加され、出力端子Ｔ_ｏｕｔの電位を出力電位Ｖ_ｏｕｔとし、出力端子Ｔ_ｏｕｔと接地電位ＧＮＤとの間に電圧がＶ_ｏｕｔである直流電流を出力する。このとき、出力電流の大きさＩ_ｏｕｔに応じてハイサイドトランジスタＨＱのゲート電圧及びローサイドトランジスタＬＱのゲート電圧を制御する。また、出力電位Ｖ_ｏｕｔと参照電位Ｖ_ｒｅｆとの差に基づいて出力電位Ｖ_ｏｕｔを補償する。以下、それぞれの動作について説明する。

先ず、ＤＣ−ＤＣコンバータ１の基本動作、すなわち、入力電位Ｖ_ｉｎ及び接地電位ＧＮＤから出力電位Ｖ_ｏｕｔの直流電流を生成する動作について説明する。
図１に示すように、ハイサイドレギュレータ１８が、Ｄ／Ａ変換回路４４から入力されたアナログ信号Ｖｇｐ＿ｒｅｆに基づいて最適電位Ｖｇｐを生成し、ハイサイドドライバ２１に対して出力する。また、ローサイドレギュレータ１９が、Ｄ／Ａ変換回路４５から入力されたアナログ信号Ｖｇｎ＿ｒｅｆに基づいて最適電位Ｖｇｎを生成し、ローサイドドライバ２２に対して出力する。これにより、ハイサイドドライバ２１には入力電位Ｖ_ｉｎ及び最適電位Ｖｇｐが供給され、ローサイドドライバ２２には接地電位ＧＮＤ及び最適電位Ｖｇｎが供給される。

一方、ＤＰＷＭ回路２３が、デュティ値決定手段３０から入力されたデュティ値Ｄ［ｋ＋１］に基づいてハイサイドドライバ２１及びローサイドドライバ２２に対して制御信号を出力する。これにより、ハイサイドドライバ２１に最適電位Ｖｇｐを出力させローサイドドライバ２２に接地電位ＧＮＤを出力させるハイサイド状態と、ハイサイドドライバ２１に入力電位Ｖ_ｉｎを出力させローサイドドライバ２２に最適電位Ｖｇｎを出力させるローサイド状態とを、一定のスイッチング周期で交互に実現する。ハイサイド状態においては、ハイサイドトランジスタＨＱがオン状態となり、ローサイドトランジスタＬＱはオフ状態となる。これにより、接続点Ｎの電位はほぼ入力電位Ｖ_ｉｎとなる。また、ローサイド状態においては、ローサイドトランジスタＬＱがオン状態となり、ハイサイドトランジスタＨＱはオフ状態となる。これにより、接続点Ｎの電位はほぼ接地電位ＧＮＤとなる。

すなわち、ゲートドライバ回路２０は、ハイサイドトランジスタＨＱのゲートにハイサイドレギュレータ１８から出力された最適電位Ｖｇｐを印加してオン状態にすると共にローサイドトランジスタＬＱのゲートに接地電位ＧＮＤを印加してオフ状態にするハイサイド状態と、ローサイドトランジスタＬＱのゲートにローサイドレギュレータ１９から出力された最適電位Ｖｇｎを印加してオン状態にすると共にハイサイドトランジスタＨＱのゲートに入力電位Ｖ_ｉｎを印加してオフ状態にするローサイド状態と、を交互に実現する。

この結果、接続点Ｎの電位は入力電位Ｖ_ｉｎと接地電位ＧＮＤとの間で振動する。この電位の振動がインダクタ１１及びキャパシタ１２からなるＬＣ回路によって平滑化され、出力端子Ｔ_ｏｕｔの出力電位Ｖ_ｏｕｔは略一定となる。例えば、入力電位Ｖ_ｉｎが５Ｖ（ボルト）であり、接地電位ＧＮＤが０Ｖであり、デュティ値Ｄ［ｋ］を２０％、すなわち、ハイサイドトランジスタＨＱをオン状態とする時間とローサイドトランジスタＬＱをオン状態とする時間との比を（１：４）とすると、出力電位Ｖ_ｏｕｔは約１Ｖとなる。

次に、出力電流の大きさＩ_ｏｕｔに応じて各トランジスタのゲート電圧を制御する動作について説明する。
図６は、検索回路の動作を例示するフローチャート図であり、
図７は、負荷応答検出回路の動作を例示するフローチャート図である。

図１に示すように、先ず、カレントアンプ４１が、抵抗１３の両端部間の電圧に基づいて、抵抗１３に流れる電流の大きさを測定する。これにより、出力端子Ｔ_ｏｕｔから負荷Ｌｏａｄに対して出力される出力電流の大きさＩ_ｏｕｔを測定する。そして、その測定結果をアナログ信号としてＡ／Ｄ変換回路４２に対して出力する。次に、Ａ／Ｄ変換回路４２がこのアナログ信号を一定の周期でデジタル信号ｉＬ［ｍ］に変換し、最適化手段４３に対して出力する。

図２に示すように、最適化手段４３に入力されたデジタル信号ｉＬ［ｍ］は、ローパスフィルタ５１及び負荷応答検出回路５３に入力される。ローパスフィルタ５１は、出力電流の大きさＩ_ｏｕｔを逐次的に表すデジタル信号ｉＬ［ｍ］から、例えば以下の方法によって移動平均値ＩＬ［ｍ］を算出する。

すなわち、図３に示すように、ローパスフィルタ５１に入力されたデジタル信号ｉＬ［ｍ］は、減算器５７に入力される。そして、Ｄラッチ５６、減算器５７、Ｐビットシフタ５８及び加算器５９により以下の演算が行われて、その演算結果が、加算器５９から移動平均値ＩＬ［ｍ］として出力される。

具体的には、ローパスフィルタ５１は、下記数式（２）〜（５）に示す演算処理を行う。ここで、Ｐは正の整数とする。また、αは小さい値に設定するため、（１−α）はほぼ１に近い値になる。

ＩＬ［ｍ］＝（１−α）×ＩＬ［ｍ−１］＋α×ｉＬ［ｍ］ （２）

α＝１／（２^Ｐ） （３）

上記数式（２）と同様に、ＩＬ［ｍ−１］の値は下記数式（４）によって算出される。

ＩＬ［ｍ−１］＝（１−α）×ＩＬ［ｍ−２］＋α×ｉＬ［ｍ−１］ （４）

上記数式（２）及び（４）より、下記数式（５）が成立する。

ＩＬ［ｍ］＝（１−α）^２×ＩＬ［ｍ−２］＋α×（１−α）×ｉＬ［ｍ−１］＋α×ｉＬ［ｍ］ （５）

上記数式（５）からわかるように、新しい情報（ｉＬ［ｍ］）が移動平均値ＩＬ［ｍ］に及ぼす影響は小さく、過去の加算した情報（ＩＬ［ｍ−２］）の影響が大きい。なお、本実施形態においては、αを上記数式（３）のように設定したが、これにより、シフト演算だけで結果を求められるようになるため、演算に要するハードウエアを小さくすることができる。

図２に示すように、ローパスフィルタ５１によって算出された移動平均値ＩＬ［ｍ］は、検索回路５２に入力される。一方、コントローラ４６から検索回路５２に対して駆動信号Ｏｐｔ＿Ｔが送信されている。この駆動信号Ｏｐｔ＿Ｔは通常はオフであるが、複数のスイッチング周期に１回、オンとなる。駆動信号Ｏｐｔ＿Ｔがオンであるときに、検索回路５２が以下のアルゴリズムに従って動作する。これは、検索回路５２を絶え間なく動作させることを避け、消費電力を低減するためである。

以下、検索回路５２の動作を説明する。
先ず、図６のステップＳ１１に示すように、パラメータｉに「０」を代入する。また、コントローラ４６を介してメモリ４７に格納されたルックアップテーブル（ＬＵＴ）４８を参照して、Ｖｇｐ＿１の値を、Ｖｇｐ＿ｔｂｌ［ｎ］、すなわち、図４に示すＬＵＴ４８に記載された最適電位Ｖｇｐのテーブル値のうち、最終行に記載された値とする。同様に、Ｖｇｎ＿１の値を最終行に記載された値Ｖｇｎ＿ｔｂｌ［ｎ］とする。

次に、ステップＳ１２に示すように、パラメータｉがｎ以上であるか否かを判断する。そして、判断結果が「ｎｏ」、すなわち、ｉ＜ｎであれば、ステップＳ１３に進み、判断結果が「ｙｅｓ」、すなわち、ｉ≧ｎであれば、動作を終了する。なお、最初にステップＳ１２を実行するときは、ステップＳ１１においてｉ＝０となっているため、必ずｉ＜ｎとなり、ステップＳ１３に進む。

ステップＳ１３においては、入力された移動平均値ＩＬ［ｍ］の値がＩＬ＿ｔｂｌ［ｉ］以下であるか否かを判断する。ＩＬ［ｍ］≦ＩＬ＿ｔｂｌ［ｉ］であれば、ステップＳ１４に進み、そうでなければ、ステップＳ１６に進む。例えば、最初にステップＳ１３を実行するときは、ｉ＝０であるため、ＩＬ［ｍ］をＩＬ＿ｔｂｌ［０］と比較する。

ステップＳ１４においては、ＬＵＴ４８を参照して、Ｖｇｐ＿１の値をＶｇｐ＿ｔｂｌ［ｉ］とし、Ｖｇｎ＿１の値をＶｇｎ＿ｔｂｌ［ｉ］とする。そして、ステップＳ１５において、パラメータｉの値をｎとし、ステップＳ１２を経て終了する。一方、ステップＳ１６においては、パラメータｉの値を１だけ増やし、ステップＳ１２に戻る。

ステップＳ１２〜ステップＳ１６のアルゴリズムを繰り返すことにより、ＩＬ［ｍ］の値がＩＬ＿ｔｂｌ［ｉ−１］＜ＩＬ［ｍ］≦ＩＬ＿ｔｂｌ［ｉ］の範囲にあるときは、Ｖｇｐ＿１、Ｖｇｎ＿１の値をそれぞれＶｇｐ＿ｔｂｌ［ｉ］、Ｖｇｎ＿ｔｂｌ［ｉ］とする。これにより、ＩＬ［ｍ］の値をその範囲ごとにランク分けし、Ｖｇｐ＿ｔｂｌ［ｉ］、Ｖｇｎ＿ｔｂｌ［ｉ］の値と対応させることができる。このようにすれば、テーブル値ＩＬ＿ｔｂｌ［０：ｎ］をＩＬ［ｍ］よりも粗く設定することができる。すなわち、テーブル値ＩＬ＿ｔｂｌ［０：ｎ］の個数ｎを、移動平均値ＩＬ［ｍ］の水準数よりも少なくすることができ、メモリ４７の容量を低減することができる。なお、ＩＬ［ｍ］の値がテーブル値ＩＬ＿ｔｂｌ［０：ｎ］の最大値（ＩＬ＿ｔｂｌ［ｎ］）よりも大きいときは、ステップＳ１１で設定したとおり、Ｖｇｐ＿１、Ｖｇｎ＿１の値はそれぞれＶｇｐ＿ｔｂｌ［ｎ］、Ｖｇｎ＿ｔｂｌ［ｎ］となる。

このようにして、検索回路５２は、ルックアップテーブル４８を参照して、Ｖｇｐ＿１及びＶｇｎ＿１の値を取得する。このとき、移動平均値ＩＬ［ｍ］のテーブル値（ＩＬ＿ｔｂｌ［ｊ］）が小さいほど、最適電位Ｖｇｐのテーブル値（Ｖｇｐ＿ｔｂｌ［ｊ］）は大きく、最適電位Ｖｇｎのテーブル値（Ｖｇｎ＿ｔｂｌ［ｊ］）は小さいため、ハイサイドトランジスタＨＱのゲート電圧の絶対値（Ｖ_ｉｎ−Ｖｇｐ）及びローサイドトランジスタＬＱのゲート電圧の絶対値（Ｖｇｎ−ＧＮＤ）は小さくなる。

このように、検索回路５２は、ＤＣ−ＤＣコンバータ１の出力電流の大きさＩ_ｏｕｔを逐次的に表す信号ｉＬ［ｍ］を平滑化した移動平均値ＩＬ［ｍ］に基づいて、Ｖｇｐ＿１及びＶｇｎ＿１の値を取得しているため、出力電流の大きさＩ_ｏｕｔが急激に変化しても、Ｖｇｐ＿１及びＶｇｎ＿１の値はその変化には追従しない。これにより、以下の効果が得られる。

後述するように、Ｖｇｐ＿１及びＶｇｎ＿１の値はトランジスタＨＱ及びＬＱをオン状態とするためのゲート電位を決定するため、Ｖｇｐ＿１及びＶｇｎ＿１の値が急激に変化すると、トランジスタＨＱ及びＬＱのオン状態時のゲート電位も急激に変化する。一方、トランジスタＨＱ及びＬＱのゲートは、それぞれ外部のキャパシタ（図示せず）に接続されており、それぞれキャパシタとの間で電荷をやりとりすることにより、トランジスタＨＱ及びＬＱのスイッチングサイクルにおいてゲート電位を周期的に変化させている。そして、オン状態時のゲート電位を上昇させるためには、ゲート及びキャパシタを新たに充電する必要があり、オン状態時のゲート電位を低下させるためには、ゲート及びキャパシタに蓄積された電荷をグランドに捨てる必要がある。この捨てられる電荷は負荷に供給されることがない無効電力であるため、オン状態時のゲート電位があまり急激に変化すると、無効電力が増大し、ＤＣ−ＤＣコンバータ１の変換効率が低下する。このため、検索回路５２は、信号ｉＬ［ｍ］ではなく移動平均値ＩＬ［ｍ］に基づいてＶｇｐ＿１及びＶｇｎ＿１の値を決定することにより、トランジスタＨＱ及びＬＱにおけるオン状態時のゲート電位の変化を緩やかにし、無効電力の発生を抑制している。

しかしながら、例えば、負荷Ｌｏａｄを構成する機器が待機状態から活動状態に切替えられた場合等、負荷Ｌｏａｄに流れる出力電流が急激且つ大幅に増加した場合には、上述のローパスフィルタ５１及び検索回路５２の動作によっては、この出力電流の増加に対処することができず、出力電位Ｖ_ｏｕｔが設定された電位よりも低くなってしまうことがある。これは、上述の如く、出力電流の大きさが小さいときは、トランジスタＨＱ及びＬＱのオン状態時のゲート電圧の絶対値が低く設定されており、トランジスタＨＱ及びＬＱのオン抵抗が高くなっているためである。また、ローパスフィルタ５１が信号ｉＬ［ｍ］から移動平均値ＩＬ［ｍ］を生成する際に、新たな情報の影響を小さく見積もるため、出力電流の大きさＩ_ｏｕｔが瞬間的に増大してから移動平均値ＩＬ［ｍ］の値が増加してオン状態時のゲート電位が変化するまでには、ある程度の時間を要するためである。

そこで、本実施形態においては、最適化手段４３に負荷応答検出回路５３を設け、負荷Ｌｏａｄに流れる出力電流の大きさＩ_ｏｕｔが瞬間的に増大して基準値を超えたときには、ローパスフィルタ５１及び検索回路５２を介さずに、出力電流を増加させている。これにより、負荷の状態が急激に変化した場合に対処することができる。

以下、負荷応答検出回路５３の動作について説明する。
図２に示すように、検索回路５２が取得したＶｇｐ＿１及びＶｇｎ＿１の値は、負荷応答検出回路５３に対して出力される。また、負荷応答検出回路５３には、デジタル信号ｉＬ［ｍ］も入力される。

そして、図７のステップＳ２１に示すように、負荷応答検出回路５３が、コントローラ４６を介してメモリ４７に格納されたＬＵＴ４８を参照し、Ｖｇｐ＿ｏｐｔの値をＶｇｐ＿ｔｂｌ［ｎ］、すなわち、ＬＵＴ４８に記載された最適電位Ｖｇｐのテーブル値のうち最終行に記載された最小の値とする。同様に、Ｖｇｎ＿ｏｐｔの値をＶｇｎ＿ｔｂｌ［ｎ］、すなわち、ＬＵＴ４８に記載された最適電位Ｖｇｎのテーブル値のうち最終行に記載された最大の値とする。

次に、ステップＳ２２に示すように、Ａ／Ｄ変換回路４２から入力された信号ｉＬ［ｍ］の値が基準値ｉｌｉｍよりも大きいか否かを判断する。そして、判断結果が「ｙｅｓ」、すなわち、ｉＬ［ｍ］＞ｉｌｉｍであれば、動作を終了する。このとき、Ｖｇｐ＿ｏｐｔ及びＶｇｎ＿ｏｐｔの値は、ステップＳ２１で設定したとおり、それぞれＶｇｐ＿ｔｂｌ［ｎ］及びＶｇｎ＿ｔｂｌ［ｎ］となる。一方、判断結果が、「ｎｏ」すなわち、ｉＬ［ｍ］≦ｉｌｉｍであれば、ステップＳ２３に進む。ステップＳ２３においては、Ｖｇｐ＿ｏｐｔ及びＶｇｎ＿ｏｐｔの値を、それぞれ、検索回路５２において取得された値Ｖｇｐ＿１及びＶｇｎ＿１とする。そして、動作を終了する。

すなわち、負荷応答検出回路５３は、ｉＬ［ｍ］の値が基準値ｉｌｉｍよりも大きい場合には、Ｖｇｐ＿ｏｐｔ及びＶｇｎ＿ｏｐｔとしてそれぞれＶｇｐ＿ｔｂｌ［ｎ］及びＶｇｎ＿ｔｂｌ［ｎ］を出力し、それ以外の場合には、Ｖｇｐ＿１及びＶｇｎ＿１を出力する。これにより、負荷に流れる出力電流の大きさが基準値を超えたときは、ローパスフィルタ５１及び検索回路５２の追従を待たずにＶｇｐ＿ｏｐｔ及びＶｇｎ＿ｏｐｔの値を最終行に記載された値に設定し、トランジスタＨＱ及びＬＱが最大の電流を流せるようにする。この結果、負荷の状態が変化しても、出力電位Ｖ_ｏｕｔを一定に維持することができる。

このようにして、図１に示すように、最適化手段４３がデジタル信号Ｖｇｐ＿ｏｐｔをＤ／Ａ変換回路４４に対して出力し、デジタル信号Ｖｇｎ＿ｏｐｔをＤ／Ａ変換回路４５に対して出力する。Ｄ／Ａ変換回路４４はデジタル信号Ｖｇｐ＿ｏｐｔをアナログ信号Ｖｇｐ＿ｒｅｆに変換してハイサイドレギュレータ１８に対して出力する。また、Ｄ／Ａ変換回路４５はデジタル信号Ｖｇｎ＿ｏｐｔをアナログ信号Ｖｇｎ＿ｒｅｆに変換してローサイドレギュレータ１９に対して出力する。この結果、出力電流の大きさＩ_ｏｕｔに応じて、ハイサイドトランジスタＨＱ及びローサイドトランジスタＬＱのオン状態時のゲート電圧を制御することができる。

次に、出力電位Ｖ_ｏｕｔと参照電位Ｖ_ｒｅｆとの差に基づいて出力電位Ｖ_ｏｕｔを補償する動作について説明する。
図１に示すように、ＤＣ−ＤＣコンバータ１の外部から、デュティ値決定手段３０のＤ／Ａ変換回路３１に対して、参照電位Ｖ_ｒｅｆを表すデジタル信号Ｖｒｅｆが入力され、Ｄ／Ａ変換回路３１は、このデジタル信号Ｖｒｅｆに基づいて複数水準のアナログ信号を出力する。例えば、ｑ、ａ_１、ａ_２を任意の値とするとき、電位がそれぞれ（Ｖ_ｒｅｆ＋ｑ／２＋ａ_１＋ａ_２）、（Ｖ_ｒｅｆ＋ｑ／２＋ａ_１）、（Ｖ_ｒｅｆ＋ｑ／２）、（Ｖ_ｒｅｆ−ｑ／２）、（Ｖ_ｒｅｆ−ｑ／２−ａ_１）及び（Ｖ_ｒｅｆ−ｑ／２−ａ_１−ａ_２）である６水準のアナログ信号を出力する。なお、本実施形態においては６水準のアナログ信号を用いる例を挙げて説明しているが、アナログ信号の水準数は６水準には限られない。

次に、Ａ／Ｄ変換回路３２の各比較回路が、各アナログ信号と出力電位Ｖ_ｏｕｔとを比較して、その結果をそれぞれ１ビットの二値信号として、エンコーダ・レジスタ３３に対して出力する。エンコーダ・レジスタ３３は、入力された複数の二値信号を１つのデジタルのエラー信号Ｅ［ｋ］に変換し、レジスタに蓄積する。

具体的には、Ｄ／Ａ変換回路３１が例えば上述の６水準のアナログ信号を出力する場合には、Ａ／Ｄ変換回路３２には６個の比較回路が設けられており、エンコーダ・レジスタ３３に入力される二値信号は６つである。従って、エンコーダ・レジスタ３３に入力される信号のビット数は、合計で６ビットである。しかし、例えば、出力電位Ｖ_ｏｕｔが電位（Ｖ_ｒｅｆ＋ｑ／２＋ａ_１＋ａ_２）よりも高い場合には、必ず他の５水準の電位よりも高くなり、また、出力電位Ｖ_ｏｕｔが参照電位Ｖ_ｒｅｆと等しい場合には、必ず（Ｖ_ｒｅｆ＋ｑ／２＋ａ_１＋ａ_２）、（Ｖ_ｒｅｆ＋ｑ／２＋ａ_１）、（Ｖ_ｒｅｆ＋ｑ／２）よりも低く、（Ｖ_ｒｅｆ−ｑ／２）、（Ｖ_ｒｅｆ−ｑ／２−ａ_１）、（Ｖ_ｒｅｆ−ｑ／２−ａ_１−ａ_２）よりも高くなる等、Ａ／Ｄ変換回路３２の各比較回路の出力結果は相互に関連している。このため、６つの二値信号の配列は、例えば、（１１１１１１）、（０１１１１１）、（００１１１１）、（０００１１１）、（００００１１）、（０００００１）及び（００００００）の７通りしかない。従って、エンコーダ・レジスタ３３は、この配列を３ビットのデジタル信号に変換し、エラー信号Ｅ［ｋ］として出力することができる。

次に、補償回路３４がコントローラ４６を介してメモリ４７に格納されたルックアップテーブル４９を参照し、入力されたエラー信号の値に対応した「ａ×Ｅ［ｋ］」、「ｂ×Ｅ［ｋ−１］」、「ｃ×Ｅ［ｋ−２］」の各テーブル値を取得し、これらの値を現在のデュティ値Ｄ［ｋ］に加算することにより、次のスイッチングサイクルのデュティ値Ｄ［ｋ＋１］を計算する。そして、このデュティ値Ｄ［ｋ＋１］をＤＰＷＭ回路２３に対して出力する。

ＤＰＷＭ回路２３は、入力されたデュティ値Ｄ［ｋ＋１］に基づいて、ハイサイドドライバ２１及びローサイドドライバ２２に対して制御信号を出力する。これにより、ハイサイドトランジスタＨＱがオン状態となる時間とローサイドトランジスタＬＱがオン状態となる時間の割合を制御して、出力電位Ｖ_ｏｕｔを調整する。

このとき、出力電位Ｖ_ｏｕｔが参照電位Ｖ_ｒｅｆよりも高いほど、デュティ値を低くして、ハイサイドトランジスタＨＱがオン状態となっている時間の割合を小さくする。これにより、出力電位Ｖ_ｏｕｔが下方に修正される。逆に、出力電位Ｖ_ｏｕｔが参照電位Ｖ_ｒｅｆよりも低いほど、デュティ値を高くして、ハイサイドトランジスタＨＱがオン状態となっている時間の割合を大きくする。これにより、出力電位Ｖ_ｏｕｔが上方に修正される。この結果、デュティ値決定手段３０は、出力電位Ｖ_ｏｕｔを参照電位Ｖ_ｒｅｆと一致するように補償することができる。

次に、本実施形態の効果について説明する。
図８は、横軸にＤＣ−ＤＣコンバータにおけるハイサイドトランジスタ及びローサイドトランジスタのオン状態時のゲート電圧の絶対値をとり、縦軸に損失をとって、オン状態時のゲート電圧の最適値を例示するグラフ図であり、
図９は、横軸に出力電流の大きさをとり、縦軸に最適電圧の絶対値をとって、出力電流の大きさと最適電圧との関係を例示するグラフ図である。

ＤＣ−ＤＣコンバータの変換効率は、入力電力に対する出力電力の比として定義される。すなわち、入力電位をＶ_ｉｎ、入力電流をＩ_ｉｎ、出力電位をＶ_ｏｕｔ、出力電流をＩ_ｏｕｔ、基準電位を接地電位ＧＮＤ（＝０Ｖ）とするとき、変換効率ηは、下記数式（６）によって表すことができる。

η＝（Ｖ_ｏｕｔ×Ｉ_ｏｕｔ）／（Ｖ_ｉｎ×Ｉ_ｉｎ） （６）

また、ＤＣ−ＤＣコンバータにおける主な損失には、ドライブ損失と導通損失がある。ドライブ損失とは、ハイサイドトランジスタ及びローサイドトランジスタを駆動する際に、これらのゲートの充放電に伴って発生する損失である。また、導通損失とは、ハイサイドトランジスタ及びローサイドトランジスタのソース・ドレイン間を電流が流れる際に、オン抵抗によって発生する損失である。ドライブ損失の大きさをＬ_{ｄｒｉｖｅ}とし、導通損失の大きさをＬ_ｃｏｎとすると、上記数式（６）は下記数式（７）のように表現することができる。下記数式（７）の分母は、出力電力、ドライブ損失及び導通損失の和は、入力電力に等しいことを表している。

η＝（Ｖ_ｏｕｔ×Ｉ_ｏｕｔ）／（Ｖ_ｉｎ×Ｉ_ｉｎ）＝（Ｖ_ｏｕｔ×Ｉ_ｏｕｔ）／｛Ｌ_{ｄｒｉｖｅ}＋Ｌ_ｃｏｎ＋（Ｖ_ｏｕｔ×Ｉ_ｏｕｔ）｝ （７）

そして、出力電力（Ｖ_ｏｕｔ×Ｉ_ｏｕｔ）が小さくなると、上記数式（７）の分子全体及び分母の第３項が小さくなり、分母の第２項である導通損失Ｌ_ｃｏｎも小さくなるが、分母の第１項であるドライブ損失Ｌ_{ｄｒｉｖｅ}は変化しない。ドライブ損失Ｌ_{ｄｒｉｖｅ}は、ゲート容量とゲート電圧との積に比例し、出力電力とは無関係だからである。

このため、出力電力（Ｖ_ｏｕｔ×Ｉ_ｏｕｔ）が小さくなると、ドライブ損失Ｌ_{ｄｒｉｖｅ}を無視することができなくなり、変換効率ηが低下する。そもそも、ハイサイドトランジスタ及びローサイドトランジスタは大電流を流すことを想定して設計されているため、出力電流が小さい場合には、素子面積が大き過ぎることとなる。このため、ゲート容量が大きく、ドライブ損失が大きい。

そこで、本実施形態においては、上述の如く、出力電力が低下したときには、ハイサイドトランジスタ及びローサイドトランジスタのオン状態時のゲート電位（Ｖｇｐ、Ｖｇｎ）をオフ状態時のゲート電位（Ｖ_ｉｎ、ＧＮＤ）に近づけることにより、ゲート電圧の絶対値を低下させて、ドライブ損失Ｌ_{ｄｒｉｖｅ}を低減させている。

図８に示すように、オン状態時のゲート電圧の絶対値を小さくすると、ゲートに充放電される電荷量が減少するため、ドライブ損失Ｌ_{ｄｒｉｖｅ}は低減する。ゲートに充放電される電荷量は、ゲート容量とゲート電圧との積によって決まるからである。一方、オン状態時のゲート電圧の絶対値を小さくすると、ハイサイドトランジスタ及びローサイドトランジスタのオン抵抗が増大するため、導通損失Ｌ_ｃｏｎは増加する。このため、ドライブ損失及び導通損失の合計損失は、オン状態時のゲート電圧に関して極小点を持ち、この極小点に相当するゲート電圧が、変換効率を極大化させる最適電圧となる。

また、各トランジスタの導通損失は、オン状態となっている時間の長さにも依存する。例えば、入力電位が５Ｖであり基準電位が０Ｖであり出力電位が１Ｖの場合のように、出力電位が入力電位よりも基準電位に近い場合には、ローサイドトランジスタＬＱがオン状態となっている時間はハイサイドトランジスタＨＱがオン状態となっている時間よりも長くなるため、ローサイドトランジスタＬＱの導通損失はハイサイドトランジスタＨＱの導通損失よりも大きくなる。このため、図８及び図９に示すように、出力電流が相対的に小さい領域では、ローサイドトランジスタＬＱの最適電圧の絶対値はハイサイドトランジスタＨＱの最適電圧の絶対値よりも大きくなる。

なお、スイッチング周波数が高い場合は、スイッチング周波数が低い場合と比較して、出力電流が低い領域における最適電圧の絶対値は小さくなる傾向がある。従って、最適電圧は、入力電位、基準電位及び出力電位の関係、出力電流の大きさ、並びにスイッチング周波数に依存する。

本実施形態においては、最適化手段４３が出力電流の大きさに基づいて、ハイサイドトランジスタＨＱ及びローサイドトランジスタＬＱのそれぞれについて最適電位を求めているため、両トランジスタを常に最適電圧で駆動することができる。これにより、損失を抑制し、ＤＣ−ＤＣコンバータの変換効率を高めることができる。

また、本実施形態においては、最適化手段４３はルックアップテーブル４８を参照して最適電位を求めているため、複雑な演算処理を行うことなく、最適電位を正確且つ迅速に取得することができる。このため、決定手段１７のハードウエアの構成が簡略化され、小型化及び低コスト化を図ることができる。なお、出力電流の大きさと最適電位との関係は、各トランジスタ及びその周辺部分の設計によって異なるが、経時的にはあまり変化しないため、ＤＣ−ＤＣコンバータの出荷時に検量して記憶手段に記憶させておけば、その後継続して使用することができる。

更に、本実施形態においては、デュティ値決定手段３０を設けているため、負荷の状態に拘わらず、出力電位Ｖ_ｏｕｔを参照電位Ｖ_ｒｅｆに等しくなるように補償し続けることができる。

更にまた、本実施形態においては、制御手段１６をデジタル信号によって駆動しているため、アナログ信号によって制御される電源と比較して、通信機能等の付加機能を設けたり、複雑なファンクションを設定したりすることができ、高機能化を図ることができる。

なお、ＬＵＴ４８に記載された最適電位Ｖｇｎのテーブル値のうち、最初の行に記載された値Ｖｇｎ＿ｔｂｌ［１］を、ローサイドトランジスタＬＱのゲート電圧が閾値電圧以下となるような値としてもよい。これにより、出力端子Ｔ_ｏｕｔから出力される出力電流の大きさが極端に小さい場合には、ローサイドトランジスタＬＱのゲート電圧が閾値電圧以下の電圧になり、ローサイドトランジスタＬＱがオフ状態となる。この結果、以下の理由により、電力変換効率を改善することができる。

すなわち、出力電流がある値より小さくなると、ローサイドトランジスタＬＱがオンしている期間において、出力端子Ｔ_ｏｕｔから抵抗１３、インダクタ１１及びローサイドトランジスタＬＱを介して、接地電位ＧＮＤに還流電流が流れる。この還流電流は負荷Ｌｏａｄへ供給されることがない無効電流であるため、還流電流が発生すると電力変換効率が低下する。

そこで、ローサイド状態である期間に上述のような還流電流が流れる場合には、ローサイドトランジスタＬＱをオフ状態とする。これにより、接地電位ＧＮＤと接続点Ｎとの間に流れる電流はダイオードＤのみを介して流れることになるが、還流電流の方向はダイオードＤの逆バイアス方向となるため、遮断される。この結果、無効電流を低減し、電力変換効率を改善することができる。

上述の本実施形態における変換効率の向上効果を確認するために、本実施形態に係るＤＣ−ＤＣコンバータと、比較例に係るＤＣ−ＤＣコンバータを実際に作製し、その変換効率を比較した。
図１０は、比較例に係るＤＣ−ＤＣコンバータを例示するブロック図であり、
図１１は、横軸に出力電流の大きさをとり、縦軸に変換効率をとって、本実施形態に係るＤＣ−ＤＣコンバータの変換効率と比較例に係るＤＣ−ＤＣコンバータの変換効率とを比較するグラフ図である。

図１０に示すように、比較例に係るＤＣ−ＤＣコンバータ１０１においては、本発明の実施形態に係るＤＣ−ＤＣコンバータ１（図１参照）と比較して、決定手段１７が設けられていない。従って、ハイサイドレギュレータ１８が出力する電位及びローサイドレギュレータ１９が出力する電位は固定されており、出力電流の大きさに応じて変化することはない。なお、デュティ値決定手段３０は設けられており、デュティ値決定手段３０の補償回路３４は、ルックアップテーブル４９を参照してデュティ値Ｄ［ｋ＋１］を決定する。

図１１に示すように、変換効率を比較した結果、出力電流の大きさが小さい領域においては、本実施形態に係るＤＣ−ＤＣコンバータの変換効率は、比較例に係るＤＣ−ＤＣコンバータの変換効率よりも高かった。

次に、本発明の第２の実施形態について説明する。
図１２は、本実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。
図１２に示すように、本実施形態に係るＤＣ−ＤＣコンバータ２においては、前述の第１の実施形態に係るＤＣ−ＤＣコンバータ１（図１参照）と比較して、ハイサイドトランジスタＨＱが、ローサイドトランジスタＬＱと同様に、Ｎチャネル型電界効果トランジスタ（ＮＭＯＳ）によって構成されている。すなわち、ハイサイドトランジスタＨＱのドレインには入力電位Ｖ_ｉｎが印加され、ローサイドトランジスタＬＱのソースには接地電位ＧＮＤが印加され、ハイサイドトランジスタＨＱのソースとローサイドトランジスタＬＱのドレインとが接続点Ｎで相互に接続されている。

また、ＤＣ−ＤＣコンバータ２においては、このＮＭＯＳからなるハイサイドトランジスタＨＱに適正なゲート電位を供給するために、ゲートドライバ回路２０の構成が前述のＤＣ−ＤＣコンバータ１とは異なっている。すなわち、ハイサイドドライバ２１の高電位側入力端子Ｎ２には、入力電位Ｖ_ｉｎではなく、ハイサイドレギュレータ１８の出力端子が整流器６１を介して接続されている。整流器６１は、ハイサイドレギュレータ１８から入力端子Ｎ２に向かう方向のみに電流を流すように接続されている。また、ハイサイドドライバ２１の低電位側端子は接続点Ｎに接続されている。更に、ハイサイドドライバ２１の高電位側入力端子Ｎ２と接続点Ｎとの間には、キャパシタ６２が接続されている。更にまた、ルックアップテーブル４８に記載された最適電位Ｖｇｐのテーブル値（Ｖｇｐ＿ｔｂｌ［ｊ］）及び最適電位Ｖｇｎのテーブル値（Ｖｇｎ＿ｔｂｌ［ｊ］）は、移動平均値ＩＬ［ｍ］のテーブル値（ＩＬ＿ｔｂｌ［ｊ］）が小さいほど、小さくなっている。本実施形態における上記以外の構成は、前述の第１の実施形態と同様である。

次に、上述の如く構成された本実施形態に係るＤＣ−ＤＣコンバータの動作について説明する。
ＤＣ−ＤＣコンバータ２においても、前述の第１の実施形態と同様に、ハイサイドトランジスタＨＱとローサイドトランジスタＬＱとを交互にオン状態とする。

ローサイドトランジスタＬＱがオン状態となり、ハイサイドトランジスタＨＱがオフ状態となると、接続点Ｎの電位はほぼ接地電位ＧＮＤとなり、ハイサイドドライバ２１の低電位側入力端子に接地電位ＧＮＤが供給される。これにより、ハイサイドドライバ２１は、ＤＰＷＭ回路２３から入力される制御信号に基づいて、ハイサイドトランジスタＨＱのゲートに対して接地電位ＧＮＤを出力し、ハイサイドトランジスタＨＱをオフ状態に維持する。

また、このとき、Ｖｇｐ＞０であるため、整流器６１がオン状態となる。これにより、整流器６１の順方向の電圧降下量をΔＶ_６１とすると、キャパシタ６２には電位（Ｖｇｐ−ΔＶ_６１）と接地電位（ＧＮＤ）が印加される。なお、（Ｖｇｐ−ΔＶ_６１）＞（ＧＮＤ）である。この結果、キャパシタ６２には電圧（Ｖｇｐ−ΔＶ_６１）に相当する電荷が蓄積される。

次に、ハイサイドトランジスタＨＱがオン状態となり、ローサイドトランジスタＬＱがオフ状態となると、接続点Ｎの電位はほぼ入力電位Ｖ_ｉｎとなる。このとき、キャパシタ６２には電圧（Ｖｇｐ−ΔＶ_６１）に相当する電荷が蓄積されているため、ハイサイドドライバ２１の高電位側入力端子Ｎ２の電位は、（Ｖ_ｉｎ＋Ｖｇｐ−ΔＶ_６１）となる。（Ｖｇｐ−ΔＶ_６１）＞０であるため、入力端子Ｎ２の電位は入力電位Ｖ_ｉｎよりも高くなる。なお、このとき、整流器６１には逆バイアスが印加され、オフ状態となるため、入力端子Ｎ２からハイサイドレギュレータ１８に対して電流が流れることはなく、入力端子Ｎ２の電位は（Ｖ_ｉｎ＋Ｖｇｐ−ΔＶ_６１）に維持される。

この結果、ＤＰＷＭ回路２３から入力される制御信号に基づいて、ハイサイドドライバ２１からハイサイドトランジスタＨＱのゲートに対して入力電位Ｖ_ｉｎよりも高い電位（Ｖ_ｉｎ＋Ｖｇｐ−ΔＶ_６１）、すなわち、ハイサイドトランジスタＨＱのソース電位よりも高い電位が供給される。このとき、電圧（Ｖｇｐ−ΔＶ_６１）がハイサイドトランジスタＨＱの閾値電圧よりも高くなるように電位Ｖｇｐの値を設定すれば、ハイサイドトランジスタＨＱをオン状態に維持することができる。

このように、ハイサイドドライバ２１は、ＤＰＷＭ回路２３から入力される制御信号に基づいて、ハイサイドトランジスタＨＱのゲートに対して、接地電位ＧＮＤと入力電位Ｖ_ｉｎよりも高い電位（Ｖ_ｉｎ＋Ｖｇｐ−ΔＶ_６１）とを交互に印加して、ハイサイドトランジスタＨＱの状態をオフ状態とオン状態との間で切替えることができる。

また、前述の第１の実施形態と同様に、検索回路５２はルックアップテーブル４８を参照してＶｇｐ＿１及びＶｇｎ＿１の値を取得する。そして、ＬＵＴ４８においては、移動平均値ＩＬ［ｍ］のテーブル値（ＩＬ＿ｔｂｌ［ｊ］）が小さいほど、対応する最適電位Ｖｇｐのテーブル値（Ｖｇｐ＿ｔｂｌ［ｊ］）及び最適電位Ｖｇｎのテーブル値（Ｖｇｎ＿ｔｂｌ［ｊ］）が小さくなっているため、移動平均値ＩＬ［ｍ］が小さいほど、最適電位Ｖｇｐ及びＶｇｎが低くなり、ハイサイドトランジスタＨＱのゲート電圧（Ｖｇｐ−ΔＶ_６１）及びローサイドトランジスタＬＱのゲート電圧（Ｖｇｎ−ＧＮＤ）は低くなる。本実施形態における上記以外の動作は、前述の第１の実施形態と同様である。

本実施形態によれば、ハイサイドトランジスタＨＱとしてＰＭＯＳよりもキャリアの移動度が大きいＮＭＯＳを使えるため、前述の第１の実施形態と比較して、同じオン抵抗で設計した場合は占有面積を小さくすることができ、占有面積を同じとした場合はオン抵抗を低くすることができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。

以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。

例えば、上述の各実施形態においては、検索回路５２は、移動平均値ＩＬ［ｍ］の値をその範囲ごとにランク分けし、最適電位のテーブル値Ｖｇｐ＿ｔｂｌ［ｉ］及びＶｇｎ＿ｔｂｌ［ｉ］と対応させる例を示したが、本発明はこれに限定されず、例えば、検索回路５２は、二分探索法によって移動平均値ＩＬ［ｍ］に応じた最適電位を取得してもよい。

また、上述の実施形態においては、決定手段１７をデジタル回路によって構成し、ルックアップテーブル４８を参照して最適電位の値を取得する例を示したが、本発明はこれに限定されず、決定手段１７をアナログ回路によって構成してもよい。このアナログ回路は、例えば、ローパスフィルタとコンパレータによって構成することができる。

本発明の第１の実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。 図１に示す最適化手段を例示するブロック図である。 図２に示すローパスフィルタを例示する回路図である。 図１に示すルックアップテーブル４８の内容を例示する図である。 図１に示すルックアップテーブル４９の内容を例示する図である。 検索回路の動作を例示するフローチャート図である。 負荷応答検出回路の動作を例示するフローチャート図である。 横軸にＤＣ−ＤＣコンバータにおけるハイサイドトランジスタ及びローサイドトランジスタのオン状態時のゲート電圧をとり、縦軸に損失をとって、オン状態時のゲート電圧の最適値を例示するグラフ図である。 横軸に出力電流の大きさをとり、縦軸に最適電圧の絶対値をとって、出力電流の大きさと最適電圧との関係を例示するグラフ図である。 比較例に係るＤＣ−ＤＣコンバータを例示するブロック図である。 横軸に出力電流の大きさをとり、縦軸に変換効率をとって、本実施形態に係るＤＣ−ＤＣコンバータの変換効率と比較例に係るＤＣ−ＤＣコンバータの変換効率とを比較するグラフ図である。 本発明の第２の実施形態に係るＤＣ−ＤＣコンバータを例示するブロック図である。

符号の説明

１、２ ＤＣ−ＤＣコンバータ、１１ インダクタ、１２ キャパシタ、１３ 抵抗、１６ 制御手段、１７ 決定手段、１８ ハイサイドレギュレータ、１９ ローサイドレギュレータ、２０ ゲートドライバ回路、２１ ハイサイドドライバ、２２ ローサイドドライバ、２３ ＤＰＷＭ回路、３０ デュティ値決定手段、３１ Ｄ／Ａ変換回路、３２ Ａ／Ｄ変換回路、３３ エンコーダ・レジスタ、３４ 補償回路、４１ カレントアンプ、４２ Ａ／Ｄ変換回路、４３ 最適化手段、４４、４５ Ｄ／Ａ変換回路、４６ コントローラ、４７ メモリ、４８、４９ ルックアップテーブル、５１ ローパスフィルタ、５２ 検索回路、５３ 負荷応答検出回路、５６ Ｄラッチ、５７ 減算器、５８ Ｐビットシフタ、５９ 加算器、６１ 整流器、６２ キャパシタ、Ｄ ダイオード、Ｄ［ｋ］ デュティ値、Ｅ［ｋ］ エラー信号、ＧＮＤ 接地電位、ＨＱ ハイサイドトランジスタ、Ｉ_ｏut 出力電流の大きさ、ｉＬ［ｍ］ Ｉ_ｏutを逐次的に表すデジタル信号、ＩＬ［ｍ］ ｉＬ［ｍ］の移動平均値、Ｌｏａｄ 負荷、ＬＱ ローサイドトランジスタ、Ｏｐｔ＿Ｔ 駆動信号、Ｔ_ｏｕｔ 出力端子、Ｖ_ｉｎ 入力電位、Ｖ_ｏｕｔ 出力電位、Ｖｇｎ ローサイドトランジスタの最適電位、Ｖｇｐ ハイサイドトランジスタの最適電位、Ｖ_ｒｅｆ 参照電位

Claims (2)

1. 入力電位と基準電位との間に直列に接続されたハイサイドトランジスタ及びローサイドトランジスタと、
   前記ハイサイドトランジスタと前記ローサイドトランジスタとの接続点と出力端子との間に接続されたＬＣフィルタと、
   前記出力端子から出力される電流の大きさに応じて前記ハイサイドトランジスタのゲート電圧及び前記ローサイドトランジスタのゲート電圧を制御する制御手段と、
   を備え、
   前記制御手段は、
   前記ハイサイドトランジスタ及び前記ローサイドトランジスタをオン状態とするためのそれぞれ複数水準のゲート電位から、前記電流の大きさに基づいて最適なゲート電位をそれぞれ決定し、前記電流の大きさが基準値を超えたときは、前記複数水準のゲート電位から、前記ゲート電圧の絶対値が最大となるようなゲート電位を選択する決定手段と、
   前記ハイサイドトランジスタの前記最適なゲート電位を生成するハイサイドレギュレータと、
   前記ローサイドトランジスタの前記最適なゲート電位を生成するローサイドレギュレータと、
   前記ハイサイドトランジスタのゲートに前記ハイサイドレギュレータから出力された前記最適なゲート電位を印加してオン状態にすると共に前記ローサイドトランジスタをオフ状態にするハイサイド状態、及び、前記ローサイドトランジスタのゲートに前記ローサイドレギュレータから出力された前記最適なゲート電位を印加してオン状態にすると共に前記ハイサイドトランジスタをオフ状態にするローサイド状態を交互に実現するゲートドライバ回路と、
   を有し、
   前記決定手段は、
   前記電流の大きさと前記最適なゲート電位との関係が記載されたルックアップテーブルと、
   前記ルックアップテーブルを参照することにより前記電流の大きさに応じた前記最適なゲート電位の値を取得する最適化手段と、
   前記出力端子から出力される電流の大きさを測定する測定手段と、
   前記測定手段の測定結果をデジタル信号に変換して前記最適化手段に供給するＡ／Ｄ変換回路と、
   前記最適化手段から出力された前記最適なゲート電位の値を表すデジタル信号をアナログ信号に変換するＤ／Ａ変換回路と、
   を有し、
   前記最適化手段は、
   前記Ａ／Ｄ変換回路から供給されたデジタル信号を平滑化するローパスフィルタと、
   前記平滑化された信号に基づいて前記ルックアップテーブルを参照して前記最適なゲート電位の値を取得する検索回路と、
   前記Ａ／Ｄ変換回路から供給されたデジタル信号の値が基準値以下であるときは、前記検索回路が取得したゲート電位の値を出力し、前記デジタル信号の値が前記基準値よりも大きいときは、前記ルックアップテーブルに記載されたゲート電位の値のうち前記電流の大きさが最大となる値を出力する負荷応答検出回路と、
   を有することを特徴とするＤＣ−ＤＣコンバータ。
2. 前記電流の大きさが小さいほど、前記ゲート電圧の絶対値を小さくすることを特徴とする請求項１記載のＤＣ−ＤＣコンバータ。

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