TWI613670B - 具有輸入電路的記憶體裝置以及記憶體裝置的操作方法 - Google Patents

具有輸入電路的記憶體裝置以及記憶體裝置的操作方法 Download PDF

Info

Publication number
TWI613670B
TWI613670B TW106111391A TW106111391A TWI613670B TW I613670 B TWI613670 B TW I613670B TW 106111391 A TW106111391 A TW 106111391A TW 106111391 A TW106111391 A TW 106111391A TW I613670 B TWI613670 B TW I613670B
Authority
TW
Taiwan
Prior art keywords
input
clock signal
signal
circuit
delay
Prior art date
Application number
TW106111391A
Other languages
English (en)
Other versions
TW201818403A (zh
Inventor
明燦 崔
Original Assignee
華邦電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 華邦電子股份有限公司 filed Critical 華邦電子股份有限公司
Application granted granted Critical
Publication of TWI613670B publication Critical patent/TWI613670B/zh
Publication of TW201818403A publication Critical patent/TW201818403A/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/023—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in clock generator or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/12015—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details comprising clock generation or timing circuitry
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
    • G11C29/56012—Timing aspects, clock generation, synchronisation
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1093—Input synchronization
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2254—Calibration
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/225—Clock input buffers

Landscapes

  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

本發明提出一種記憶體裝置的輸入電路。記憶體裝置的輸入電路包括輸入接收器用於接收輸入信號、時鐘接收器用於接收時鐘信號、數據鎖存器、輸入信號延遲路徑耦合到輸入接收器並且經配置以向數據鎖存器提供延遲內部輸入信號、第一時鐘信號延遲路徑耦合到時鐘接收器並且經配置以提供第一延遲內部時鐘信號、第二時鐘信號延遲路徑耦合到輸入接收器並且經配置以提供第二延遲內部時鐘信號，以及多工器經耦合以回應於測試模式控制信號而接收和選擇第一延遲內部時鐘信號和第二延遲內部時鐘信號中的一個並且向數據鎖存器提供選定信號。

Description

具有輸入電路的記憶體裝置以及記憶體裝置的操作方法
本發明是有關於一種記憶體裝置，且特別是有關於一種記憶體系統、記憶體裝置的輸入電路及其操作方法。
記憶體裝置包括在電腦或用於存儲資料的其它電子裝置中。通常，在記憶體裝置的輸入電路中緩存待存儲在記憶體裝置中的資料。為了使輸入電路恰當地捕獲資料，輸入電路中的信號必須滿足輸入設定和保存時間需求。然而，在資料傳輸速度變得更快時，變得更難以滿足輸入設定和保存時間需求。
本發明提供一種記憶體系統、記憶體裝置的輸入電路及其操作方法。
根據本發明的實施例，記憶體裝置的輸入電路包括：輸入接收器，用於接收輸入信號；時鐘接收器，用於接收時鐘信號；數據鎖存器；輸入信號延遲路徑，其耦合到所述輸入接收器並且經配置以向所述數據鎖存器提供延遲內部輸入信號；第一時鐘信號延遲路徑，其耦合到所述時鐘接收器並且經配置以提供第一延遲內部時鐘信號；第二時鐘信號延遲路徑，其耦合到所述輸入接收器並且經配置以提供第二延遲內部時鐘信號；以及多工器，其經耦合以回應於測試模式控制信號而接收和選擇所述第一延遲內部時鐘信號和所述第二延遲內部時鐘信號中的一個並且向所述數據鎖存器提供所述選定信號。
根據本發明的另一實施例，記憶體系統包括測試控制器和記憶體裝置，所述記憶體裝置在測試操作期間耦合到所述測試控制器。記憶體裝置包括輸入電路、測試模式產生器和記憶體單元陣列。輸入電路包括：輸入接收器，用於從所述測試控制器接收輸入信號；時鐘接收器，用於從所述測試控制器接收時鐘信號；數據鎖存器；輸入信號延遲路徑，其耦合到所述輸入接收器並且經配置以將輸入延遲時間和微調時間引入到所述輸入信號以向所述數據鎖存器提供延遲內部輸入信號；第一時鐘信號延遲路徑，其耦合到所述時鐘接收器並且經配置以將時鐘延遲時間引入到所述時鐘信號以提供第一延遲內部時鐘信號；第二時鐘信號延遲路徑，其耦合到所述輸入接收器並且經配置以將所述時鐘延遲時間和評估時間引入到所述輸入信號以提供第二延遲內部時鐘信號；以及多工器，其經耦合以回應於由所述測試模式產生器產生的測試模式控制信號而接收和選擇所述第一延遲內部時鐘信號和所述第二延遲內部時鐘信號中的一個以提供到所述數據鎖存器。
根據本發明的再另一個實施例，提供一種用於操作記憶體裝置的方法。記憶體裝置包括輸入電路和記憶體單元陣列。輸入電路包括：輸入接收器，用於接收輸入信號；時鐘接收器，用於接收時鐘信號；數據鎖存器；輸入信號延遲路徑，其耦合到所述輸入接收器並且經配置以將輸入延遲時間和微調時間引入到所述輸入信號以向所述數據鎖存器提供延遲內部輸入信號；第一時鐘信號延遲路徑，其耦合到所述時鐘接收器並且經配置以將時鐘延遲時間引入到所述時鐘信號以提供第一延遲內部時鐘信號；第二時鐘信號延遲路徑，其耦合到所述輸入接收器並且經配置以將所述時鐘延遲時間和評估時間引入到所述輸入信號以提供第二延遲內部時鐘信號；以及多工器，其經耦合以回應於測試模式控制信號而接收和選擇所述第一延遲內部時鐘信號和所述第二延遲內部時鐘信號中的一個以提供到所述數據鎖存器。所述方法包括啟用測試模式以控制所述多工器來選擇所述第二延遲內部時鐘信號。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
現將詳細參考本發明的實施例，在附圖中說明所述實施例的實例。在可能的情況下，將在整個圖式中使用相同參考標號來指代相同或相似部分。
圖1說明記憶體系統100。記憶體系統100包括控制器110和耦合到控制器110的記憶體裝置120。記憶體裝置120包括輸入電路130、記憶體單元陣列150和測試模式產生器160。輸入電路130包括輸入接收器131（在圖1中表示為“INPUT RCV”）、內部輸入延遲電路132、微調電路133（在圖1中表示為“tIS/tlH trim”）、輸入驅動器134、時鐘接收器135（在圖1中表示為“CLK RCV”）、內部時鐘延遲電路136、時鐘驅動器137和數據鎖存器138（在圖1中表示為“F/F”），所述數據鎖存器138經耦合以接收輸入驅動器134和時鐘驅動器137的輸出。
控制器110可以是在記憶體裝置120的正常操作期間耦合到記憶體裝置120的記憶體控制器110a。或者，控制器110可以是在記憶體裝置120的測試操作期間耦合到記憶體裝置120的測試控制器110b。在正常操作期間，記憶體控制器110a將輸入信號IN和時鐘信號CLK輸出到記憶體裝置120，以指示記憶體裝置120執行標準記憶體操作，例如，編程操作、讀取操作和擦除操作。在測試操作期間，測試控制器110b將輸入信號IN和時鐘信號CLK輸出到記憶體裝置120的輸入電路130，並且將控制信號輸出到記憶體裝置120的測試模式產生器160。回應於控制信號，測試模式產生器160將微調代碼輸出到記憶體裝置120的輸入電路130以確定和編程t_trim值。將在下文中更詳細地解釋測試操作。在以下描述中，除非另外規定，否則術語“控制器110”表示記憶體控制器110a和測試控制器110b中的任一者。
在記憶體裝置120中，輸入電路130經耦合以從控制器110接收輸入信號IN和時鐘信號CLK並且經配置以將輸入信號IN攜載的輸入資料傳遞到記憶體單元陣列150。
在輸入電路130中，輸入接收器131耦合到控制器110以接收輸入信號IN並且經配置以將輸入信號IN的電壓電平調整至適合於記憶體單元陣列150的操作。內部輸入延遲電路132耦合到輸入接收器131並且經配置以將輸入延遲時間t_in引入到具有調整後的電壓電平的輸入信號IN。微調電路133耦合到內部輸入延遲電路132並且經配置以將微調時間t_trim引入到輸入信號IN。在測試操作期間，微調電路133還耦合到測試模式產生器160，所述測試模式產生器160耦合到測試控制器110b以接收微調代碼來配置微調時間t_trim。內部輸入延遲電路132和微調電路133構成輸入信號延遲路徑139，所述輸入信號延遲路徑139提供延遲內部輸入信號IN_F。內部輸入信號IN_F相對於輸入信號IN的總延遲時間是t_in+t_trim。輸入驅動器134耦合到微調電路133並且經配置以將延遲內部輸入信號IN_F驅動到數據鎖存器138。
另外，在輸入電路130中，時鐘接收器135耦合到控制器110以接收時鐘信號CLK並且經配置以將時鐘信號CLK的電壓電平調整至適合於記憶體單元陣列150的操作。內部時鐘延遲電路136耦合到時鐘接收器135並且經配置以將時鐘延遲時間t_clk引入到具有調整後的電壓電平的時鐘信號CLK。內部時鐘延遲電路136構成時鐘信號延遲路徑140，所述時鐘信號延遲路徑140提供延遲內部時鐘信號CLK_F。內部時鐘信號CLK_F相對於時鐘信號CLK的總延遲時間是t_clk。時鐘驅動器137耦合到內部時鐘延遲電路136並且經配置以將延遲內部時鐘信號CLK驅動到數據鎖存器138。
數據鎖存器138耦合到輸入驅動器134和時鐘驅動器137以接收延遲內部輸入信號IN_F和延遲內部時鐘信號CLK_F。當延遲內部時鐘信號CLK_F的有源邊緣（即，上升邊緣或下降邊緣）到達數據鎖存器138時，通過數據鎖存器138捕獲（即，存儲或保存）延遲內部輸入信號IN_F攜載的邏輯電平（即，“0”或“1”）。數據鎖存器138經配置以存儲邏輯電平並且輸出表示所存儲邏輯電平的信號IN_O。
圖2說明在記憶體裝置120的正常操作期間輸入信號IN、時鐘信號CLK、內部輸入信號IN_F和延遲內部時鐘信號CLK_F的時序圖。如先前所描述，在正常操作期間，記憶體控制器110a將輸入信號IN和時鐘信號CLK輸出到記憶體裝置120。來自記憶體控制器110a的輸入信號IN和時鐘信號CLK符合輸入設定和保存時間需求。根據需求，輸入信號IN必須在到達時鐘信號CLK的有源邊緣（例如，如圖2中所說明的上升邊緣）輸入信號IN之前在至少一個特定時間段（即，設定時間tIS）內穩定。另外，根據需求，輸入信號IN必須在到達時鐘信號CLK的有源邊緣之後在至少一個特定時間段（即，保持時間tlH）內繼續穩定。根據記憶體裝置120的特定應用預定設定時間tIS和保存時間tlH。例如，在一些應用中，設定時間tIS和保存時間tlH兩者需要為200皮秒（PS）。
內部輸入信號IN_F和內部時鐘信號CLK_F還要求符合輸入設定和保存需求。也就是說，內部輸入信號IN_F必須在到達內部時鐘信號CLK_F的有源邊緣之前在至少設定時間tIS內穩定，並且內部輸入信號INF必須在到達內部時鐘信號CLK_F的有源邊緣之後在至少保存時間tlH內繼續穩定。為了使內部輸入信號IN_F和內部時鐘信號CLK_F符合輸入設定和保存需求，內部輸入信號IN_F相對於輸入信號IN的總延遲時間，即，t_in+t_trim要求等於內部時鐘信號CLK_F相對於時鐘信號CLK的總延遲時間，即，t_clk。也就是說，t_in+t_trim=t_clk。
通常，當製造記憶體裝置120時，內部輸入延遲電路132提供的輸入延遲時間t_in和內部時鐘延遲電路136提供的時鐘延遲時間t_clk由於製造可變性而彼此不同。為了補償輸入延遲時間t_in與時鐘延遲時間t_clk之間的差，微調時間t_trim可以得到確定並且通過測試操作編程到微調電路133中，使得t_in+t_trim=t_clk。
圖3說明記憶體裝置120的測試操作的過程300的流程圖。通過連接到記憶體裝置120的測試控制器110b執行過程300。
根據圖3，測試控制器110b首先確定記憶體裝置120的合適t_trim值（步驟310）。為了確定合適t_trim值，測試控制器110b針對多個t_trim值中的每一個t_trim值在記憶體裝置120上進行性能測試，並且記錄測試結果（即，記憶體裝置120通過性能測試還是未通過性能測試）。對於每個性能測試，通過測試模式產生器160將對應t_trim值暫時編程到微調電路133，所述測試模式產生器160將對應於t_trim值的微調代碼輸出到微調電路133。在性能測試期間，測試控制器110b將輸入信號IN和時鐘信號CLK輸出到記憶體裝置120以執行一個或多個記憶體操作（例如，編程操作、讀取操作、擦除操作等）。如果已成功地執行一個或多個記憶體操作，則測試控制器110b確定記憶體裝置120通過性能測試；否則，測試控制器110b確定記憶體裝置120未通過性能測試。在於記憶體裝置120上進行性能測試之後，測試控制器110b基於測試結果確定合適t_trim值。
在確定記憶體裝置120的合適t_trim值之後，測試控制器110b通過燃燒微調電路133中的一個或多個熔絲而將合適t_trim值永久地編程到記憶體裝置120的微調電路133中（步驟320）。
圖4說明微調電路133的結構。如圖4中所說明，微調電路133包括n+1個延遲單元410，其n是大於或等於1的整數。每個延遲單元410提供單元延遲時間t_unit。在測試操作期間，微調電路133從測試模式產生器160接收微調代碼。微調代碼可以是從0至n的任一者。通過從測試模式產生器160接收到的微調代碼啟用延遲單元410。例如，當微調代碼是0時，啟用一個延遲單元410，並且因此微調電路400提供的微調時間t_trim是單元延遲時間t_unit，即，t_trim=t_unit；當微調代碼是1時，啟用兩個延遲單元410，並且因此t_trim=2×t_unit；當微調代碼是2時，啟用三個延遲單元410，並且因此t_trim=3×t_unit等等。
通過封裝級測試控制器在封裝級下（即，在記憶體裝置120在晶片中製造、從晶片切割以及封裝之後）執行記憶體裝置120的測試操作。封裝級測試控制器能夠執行高頻測試。因此，根據封裝級測試操作確定的微調時間通常是準確的。
在一些應用中，更需要在晶片級下執行測試操作，即，在記憶體裝置120在晶片中製造之後，但在記憶體裝置120從晶片切割並且封裝之前。在晶片級測試操作期間，晶片級測試控制器通過將測試探針端施加到晶片中的觸點而將輸入信號IN和時鐘信號CLK輸出到記憶體裝置120。在這種情況下，在輸入信號IN和時鐘信號CLK的到達時間上可以存在變化。這些變化可以傳遞到內部輸入信號IN_F和內部時鐘信號CLKF。因此，通過晶片級測試操作確定的微調時間可能是不準確的。
為了避免與晶片級測試操作相關聯的問題，在本發明的實施例中，在測試操作期間從輸入信號IN產生內部輸入信號IN_F和內部時鐘信號CLK_F兩者，使得輸入信號IN和時鐘信號CLK的變化不再影響內部輸入信號IN_F和內部時鐘信號CLK_F。
圖5說明根據所說明實施例的記憶體系統500。系統500包括控制器510和耦合到控制器510的記憶體裝置520。記憶體裝置520包括輸入電路530、記憶體單元陣列550和測試模式產生器560。輸入電路530包括輸入接收器531（在圖5中表示為“INPUT RCV”）、內部輸入延遲電路532、微調電路533（在圖5中表示為“tIS/tlH Trim”）、輸入驅動器534、時鐘接收器535（在圖5中表示為“CLK RCV”）、第一內部時鐘延遲電路536、第二內部時鐘延遲電路537、評估電路538（在圖5中表示為“tIS/tlH Eval”）、多工器539（在圖5中表示為“MUX”）、反相器540、時鐘驅動器541和數據鎖存器542（在圖1中表示為“F/F”）。
控制器510可以是在記憶體裝置520的正常操作期間耦合到記憶體裝置520的記憶體控制器510a。或者，控制器510可以是在記憶體裝置520的測試操作期間耦合到記憶體裝置520的測試控制器510b。在正常操作期間，記憶體控制器510a將輸入信號IN和時鐘信號CLK輸出到記憶體裝置520。在測試操作期間，測試控制器510b將輸入信號IN和時鐘信號CLK輸出到記憶體裝置520的輸入電路530，並且將控制信號輸出到記憶體裝置520的測試模式產生器560。響應於控制信號，測試模式產生器560將微調代碼、評估代碼和測試控制信號“tmsethold”輸出到記憶體裝置520的輸入電路530。在以下描述中，除非另外規定，否則術語“控制器510”表示記憶體控制器510a和測試控制器510b中的任一者。
在記憶體裝置520中，輸入電路530經耦合以從控制器510接收輸入信號IN和時鐘信號CLK並且經配置以將輸入信號IN攜載的資料傳遞到記憶體單元陣列550。
在輸入電路530中，輸入接收器531耦合到控制器510以接收輸入信號IN並且經配置以將輸入信號IN的電壓電平調整至適合於記憶體單元陣列550的操作。內部輸入延遲電路532耦合到輸入接收器531以接收具有調整後的電壓電平的輸入信號IN，並且經配置以將輸入延遲時間t_in引入到輸入信號IN。微調電路533耦合到內部輸入延遲電路532並且經配置以將微調時間t_trim引入到輸入信號IN。在測試操作期間，微調電路533還耦合到測試模式產生器560，所述測試模式產生器560耦合到測試控制器510b以接收微調代碼來配置微調時間t_trim。微調電路533具有與微調電路133基本上相同的結構。因此，不提供關於微調電路533的詳細描述。內部輸入延遲電路532和微調電路533構成輸入信號延遲路徑543，所述輸入信號延遲路徑543提供延遲內部輸入信號IN_F。延遲內部輸入信號IN_F相對於輸入信號IN的總延遲時間是t_in+t_trim。輸入驅動器534耦合到微調電路533並且經配置以將延遲內部輸入信號IN_F驅動到數據鎖存器542。
另外，在輸入電路530中，時鐘接收器535耦合到控制器510以接收時鐘信號CLK並且經配置以將時鐘信號CLK的電壓電平調整至適合於記憶體單元陣列550的操作。第一內部時鐘延遲電路536耦合到時鐘接收器535以接收具有調整後的電壓電平的時鐘信號CLK，並且經配置以將時鐘延遲時間t_clk引入到時鐘信號CLK。第一內部時鐘延遲電路536構成第一時鐘信號延遲路徑544，所述第一時鐘信號延遲路徑544提供第一延遲內部時鐘信號CLK_F1。第一延遲內部時鐘信號CLK_F1相對於時鐘信號CLK的總延遲時間是t_clk。
第二內部時鐘延遲電路537耦合到輸入接收器531以接收輸入信號IN並且在測試操作期間通過從測試模式產生器560接收到的測試模式控制信號“tmsethold”啟用。第二內部時鐘延遲電路537形成為第一內部時鐘延遲電路536的副本，包括與第一內部時鐘延遲電路536完全相同的元件和互連件。因此，類似於第一內部時鐘延遲電路536，第二內部時鐘延遲電路537也將時鐘延遲時間t_clk引入到輸入信號IN。評估電路538耦合到第二內部時鐘延遲電路537並且經配置以將評估時間t_eval引入到輸入信號IN並且將輸入信號IN變換成時鐘信號。在測試操作期間，評估電路538還耦合到測試模式產生器560以接收評估代碼來配置評估時間t_eval。第二內部時鐘延遲電路537和評估電路538共同構成第二時鐘信號延遲路徑545，所述第二時鐘信號延遲路徑545在測試操作期間提供第二延遲內部時鐘信號CLK_F2。第二延遲時鐘信號CLK_F2相對於輸入信號IN的總延遲時間是t_clk+t_eval。
多工器539耦合到第一內部時鐘延遲電路536以接收第一延遲內部時鐘信號CLK_F1，並且耦合到評估電路538以接收第二延遲內部時鐘信號CLK_F2。多工器539還耦合到反相器540。反相器540耦合到測試模式產生器560以接收測試模式控制信號“tmsetshold”並且將測試模式控制信號“tmsetshold”的反相輸出到多工器539。多工器539經配置以響應於經由反相器540從測試模式產生器560接收的測試模式控制信號“tmsetshold”而選擇第一延遲內部時鐘信號CLK_F1和第二延遲內部時鐘信號CLK_F2中的一個。
時鐘驅動器541耦合到多工器539並且經配置以將第一延遲內部時鐘信號CLK_F1和第二延遲內部時鐘信號CLK_F2中的選定一個驅動到數據鎖存器542。具體而言，在正常操作期間，多工器539選擇第一延遲內部時鐘信號CLK_F1，並且時鐘驅動器541將第一延遲內部時鐘信號CLK_F1驅動到數據鎖存器542。在測試操作期間，多工器539選擇第二延遲內部時鐘信號CLK_F2，並且時鐘驅動器541將第二延遲內部時鐘信號CLK_F2驅動到數據鎖存器542。
數據鎖存器542耦合到輸入驅動器534和時鐘驅動器541以接收延遲內部輸入信號IN_F以及第一延遲內部時鐘信號CLK_F1和第二延遲內部時鐘信號CLK_F2中的選定一個。當第一延遲內部時鐘信號CLK_F1和第二延遲內部時鐘信號CLK_F2中的選定一個的有源邊緣（即，上升邊緣或下降邊緣）到達數據鎖存器542時，通過數據鎖存器542捕獲（即，存儲或保存）延遲內部輸入信號IN_F攜載的邏輯電平（即，“0”或“1”）。數據鎖存器542經配置以存儲邏輯電平並且輸出表示所存儲邏輯電平的信號IN_O。
記憶體裝置520經配置以在正常操作下和在測試操作下操作。在正常操作期間，記憶體裝置520耦合到記憶體控制器510a，所述記憶體控制器510a將輸入信號IN和時鐘信號CLK分配到記憶體裝置520。將輸入信號IN攜載的輸入資料保存在記憶體裝置520的記憶體單元陣列550中。在測試操作期間，記憶體裝置520耦合到測試控制器510b，所述測試控制器510b分配輸入信號IN、時鐘信號CLK和用於測試模式產生器560的控制信號。測試操作用於確定微調電路533的合適t__trim值。
圖6說明根據所說明實施例的在記憶體裝置520的測試操作期間輸入信號IN、時鐘信號CLK、內部輸入信號IN_F和第二延遲內部時鐘信號CLK_F2的時序圖。如先前所描述，在測試操作期間，記憶體控制器510a將輸入信號IN和時鐘信號CLK輸出到記憶體裝置520。從輸入信號IN產生延遲內部輸入信號IN_F和第二延遲內部時鐘信號CLK_F2兩者。延遲內部輸入信號IN_F相對於輸入信號IN的總延遲時間是t_in+t_trim。第二延遲時鐘信號CLK_F2相對於輸入信號IN的總延遲時間是t_clk+t_eval。
圖7說明根據本發明的實施例的評估電路538的結構。如圖7中所說明，評估電路538包括n+1個延遲單元710，其中n是大於或等於1的整數。每個延遲單元710提供單元延遲時間t_unit。在測試操作期間，評估電路538從測試模式產生器560接收評估代碼（表示為“eval code”）。評估代碼可以是從0至n的任一者。通過從測試模式產生器560接收到的評估代碼啟用延遲單元710。例如，當評估代碼是0時，啟用一個延遲單元710，並且因此評估電路538提供的評估時間t_eval是單元延遲時間t_unit，即，t_eval=t_unit；當評估代碼是1時，啟用兩個延遲單元710，並且因此t_eval=2×t_unit；當評估代碼是2時，啟用三個延遲單元710，並且因此t_eval=3×t_unit等等。
圖8說明根據本發明的記憶體裝置520的晶片級測試操作的過程800的流程圖。通過連接到晶片的測試控制器510b執行過程800，所述晶片包括具有與圖5中所說明的記憶體裝置520相同電路的多個記憶體裝置。在以下描述中，記憶體裝置520用作實例。然而，應理解，晶片中的所有記憶體裝置的測試操作基本上相同。
在晶片級測試操作之前，記憶體裝置520的微調電路533用於引入微調時間的默認t_trim'值。默認t_trim'值經設計以滿足關係t_in+t_trim'=t_clk。例如，可以使用晶片的經驗資料通過電腦類比確定預設t_trim'值。
根據圖8，在晶片級測試操作中，測試控制器510b通過控制到記憶體裝置520的測試模式控制信號“tmsethold”輸出而啟用記憶體裝置520的測試模式（步驟810）。例如，測試控制器510控制測試模式控制信號以從低電壓電平轉變到高電壓電平以啟用測試模式。回應於測試模式控制信號，啟用記憶體裝置520的第二內部時鐘延遲電路537以從輸入接收器531接收輸入信號IN並且將時鐘延遲時間t_clk引入到輸入信號IN。另外，記憶體裝置520的多工器539選擇從評估電路538輸出的延遲內部時鐘信號CLK_F2。
隨後，測試控制器510b在記憶體裝置520上進行性能測試以確定記憶體裝置520的合適t_eval值（步驟820）。為了確定合適t_eval值，測試控制器510b以逐步方式將t_eval值從0升高且在每個步驟處進行性能測試，並且記錄每個t_eval值的測試結果（即，記憶體裝置520通過還是未通過性能測試）。測試控制器510在晶片上的其它記憶體裝置中的每一個上進行相同性能測試，在所述晶片上形成記憶體裝置520。當大部分記憶體裝置通過性能測試時，測試控制器510隨後確定大部分記憶體裝置的合適t_eval值。大部分記憶體裝置可以是晶片中的所有記憶體裝置的預定百分比（例如，70%、80%或90%等）。測試控制器510b還確定其餘記憶體裝置中的每一個的合適t_eval值，其中合適t_eval值是記憶體裝置開始通過性能測試時的值。
接下來，測試控制器510基於針對記憶體裝置520確定的t_eval值確定記憶體裝置520的合適t_trim值（步驟830）。如果記憶體裝置520是在特定t_eval值下通過性能測試的大部分記憶體裝置中的一個，則測試控制器510確定記憶體裝置520的合適t_trim值是最初在微調電路533中配置的預設t_trim'值。如果記憶體裝置520是其餘記憶體裝置中的一個，則測試控制器510基於記憶體裝置520的t_eval值與大部分記憶體裝置的t_eval值之間的比較通過調整記憶體裝置520的預設t_trim'值獲得合適t_trim值。當大部分記憶體裝置的t_eval值與記憶體裝置520的t_eval值之間的差是Δt_eval時，隨後測試控制器510確定記憶體裝置520的預設t_trim'值應該減小或增加Δt_eval。也就是說，記憶體裝置520的合適t_trim值是t_trim=t_trim'±Δt_eval。
隨後，測試控制器510b通過燃燒微調電路533中的熔絲而永久性地將所確定的t_trim值編程到記憶體裝置520的微調電路533中（步驟840）。對於大部分記憶體裝置中的每一個，測試控制器510將默認t_trim值編程到微調電路533中。對於大部分裝置中的每一個，測試控制器510將調整後的t_trim值編程到微調電路533中。在步驟840之後，過程800結束。隨後，測試控制器510b可以控制測試模式控制信號tmsethold以停用測試模式。例如，測試控制器510b控制測試模式產生器560以將測試模式控制信號tmsethold從高電壓電平改變到低電壓電平。
圖9說明根據本發明的另一實施例的評估電路900的結構。如圖9中所說明，評估電路900與評估電路538基本上相同，不同之處在於，除了n+1個延遲單元710之外，評估電路900還包括自動脈衝產生器920。自動脈衝產生器920產生用於第二延遲內部時鐘信號CLK_F2的脈衝。由於在不具有自動脈衝產生器920的情況下從輸入信號IN產生第二延遲內部時鐘信號CLK_F2，因此第二延遲內部時鐘信號CLK_F2的頻率與輸入信號IN，而不是時鐘信號CLK相同。不管輸入信號IN的頻率如何，通過使用自動脈衝產生器920，可以通過自動脈衝產生器920配置第二延遲內部時鐘信號CLK_F2的頻率。
根據上述實施例，在記憶體裝置520的測試操作期間確定微調時間t_trim，其中從輸入信號IN產生內部輸入信號IN_F和內部時鐘信號CLK_F2兩者。因此，在晶片測試期間輸入信號IN和時鐘信號CLK的變化不會影響內部輸入信號IN_F和內部時鐘信號CLK_F。因此，所確定的微調時間t_trim可能是準確的。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、500‧‧‧記憶體系統
110、510‧‧‧控制器
110a、510a‧‧‧記憶體控制器
110b、510b‧‧‧測試控制器
120、520‧‧‧記憶體裝置
130、530‧‧‧輸入電路
131、531‧‧‧輸入接收器
132、532‧‧‧內部輸入延遲電路
133、533‧‧‧微調電路
134、534‧‧‧輸入驅動器
135、535‧‧‧時鐘接收器
136‧‧‧內部時鐘延遲電路
137、541‧‧‧時鐘驅動器
138、542‧‧‧數據鎖存器
t_clk‧‧‧時鐘延遲時間
139、543‧‧‧輸入信號延遲路徑
t_trim‧‧‧微調時間
140‧‧‧時鐘信號延遲路徑
t_eval‧‧‧評估時間
150、550‧‧‧記憶體單元陣列
tIS‧‧‧設定時間
160、560‧‧‧測試模式產生器
tlH‧‧‧保持時間
300、800‧‧‧過程
tmsetshold‧‧‧測試模式控制信號
410、710‧‧‧延遲單元
536‧‧‧第一內部時鐘延遲電路
537‧‧‧第二內部時鐘延遲電路
538、900‧‧‧評估電路
539‧‧‧多工器
540‧‧‧反相器
544‧‧‧第一時鐘信號延遲路徑
545‧‧‧第二時鐘信號延遲路徑
920‧‧‧自動脈衝產生器
CLK‧‧‧時鐘信號
CLK_F、CLK_F1、CLK_F2‧‧‧內部時鐘信號
eval code‧‧‧評估代碼
IN‧‧‧輸入信號
IN_F‧‧‧內部輸入信號
IN_O‧‧‧信號
t_in‧‧‧輸入延遲時間
圖1說明包括記憶體裝置的記憶體系統。 圖2說明在圖1的記憶體裝置的正常操作期間的不同信號的時序圖。 圖3說明圖1的記憶體裝置的測試操作的過程的流程圖。 圖4說明在圖1的記憶體裝置中的微調電路的結構。 圖5說明根據所說明實施例的包括記憶體裝置的記憶體系統。 圖6說明根據所說明實施例的在圖5的記憶體裝置的測試操作期間的不同信號的時序圖。 圖7說明根據本發明的實施例的在圖5的記憶體裝置中的評估電路的結構。 圖8說明根據本發明的實施例的圖5的記憶體裝置的晶片級測試操作的過程的流程圖。 圖9說明根據本發明的另一實施例的在圖5的記憶體裝置中的評估電路的結構。
100‧‧‧記憶體系統
110‧‧‧控制器
110a‧‧‧記憶體控制器
110b‧‧‧測試控制器
120‧‧‧記憶體裝置
130‧‧‧輸入電路
131‧‧‧輸入接收器
132‧‧‧內部輸入延遲電路
133‧‧‧微調電路
134‧‧‧輸入驅動器
135‧‧‧時鐘接收器
136‧‧‧內部時鐘延遲電路
137‧‧‧時鐘驅動器
138‧‧‧數據鎖存器
139‧‧‧輸入信號延遲路徑
140‧‧‧時鐘信號延遲路徑
150‧‧‧記憶體單元陣列
160‧‧‧測試模式產生器
IN‧‧‧輸入信號
CLK‧‧‧時鐘信號
t_in‧‧‧輸入延遲時間
t_clk‧‧‧時鐘延遲時間
t_trim‧‧‧微調時間
IN_F‧‧‧內部輸入信號
CLK_F‧‧‧內部時鐘信號
IN_O‧‧‧信號

Claims (11)

  1. 一種記憶體裝置的輸入電路，包括： 輸入接收器，用於接收輸入信號； 時鐘接收器，用於接收時鐘信號； 數據鎖存器； 輸入信號延遲路徑，其耦合到所述輸入接收器並且經配置以向所述數據鎖存器提供延遲內部輸入信號； 第一時鐘信號延遲路徑，其耦合到所述時鐘接收器並且經配置以提供第一延遲內部時鐘信號； 第二時鐘信號延遲路徑，其耦合到所述輸入接收器並且經配置以提供第二延遲內部時鐘信號；以及 多工器，其經耦合以回應於測試模式控制信號而接收和選擇所述第一延遲內部時鐘信號和所述第二延遲內部時鐘信號中的一個並且向所述數據鎖存器提供所述選定信號。
  2. 如申請專利範圍第1項所述的輸入電路，其中所述輸入信號延遲路徑包括： 內部輸入延遲電路，其經配置以將輸入延遲時間引入到所述輸入信號；以及 微調電路，其經配置以將微調時間引入到所述輸入信號。
  3. 如申請專利範圍第2項所述的輸入電路，其中所述微調電路經耦合以接收微調代碼以配置所述微調時間。
  4. 如申請專利範圍第2項所述的輸入電路，其中所述第一時鐘信號延遲路徑包括： 第一內部時鐘延遲電路，其經配置以將時鐘延遲時間引入到所述時鐘信號以提供所述第一延遲內部時鐘信號。
  5. 如申請專利範圍第4項所述的輸入電路，其中所述第二時鐘信號延遲路徑包括： 第二內部時鐘延遲電路，其為所述第一內部時鐘延遲電路的副本並且經配置以將所述時鐘延遲時間引入到所述輸入信號；以及 評估電路，其經配置以將評估時間引入到所述輸入信號以提供所述第二延遲內部時鐘信號。
  6. 如申請專利範圍第5項所述的輸入電路，其中所述評估電路經耦合以接收評估代碼以配置所述評估時間。
  7. 如申請專利範圍第1項所述的輸入電路，其中所述多工器經配置以： 在測試操作期間，選擇所述第二延遲內部時鐘信號；以及 在正常操作期間，選擇所述第一延遲內部時鐘信號。
  8. 如申請專利範圍第1項所述的輸入電路，更包括： 反相器，經耦合以接收所述測試模式控制信號並且將所述測試模式控制信號的反相輸出到所述多工器。
  9. 一種記憶體裝置的操作方法，所述記憶體裝置包括輸入電路和記憶體單元陣列，所述輸入電路包括： 輸入接收器，用於接收輸入信號； 時鐘接收器，用於接收時鐘信號； 數據鎖存器； 輸入信號延遲路徑，其耦合到所述輸入接收器並且經配置以將輸入延遲時間和微調時間引入到所述輸入信號以向所述數據鎖存器提供延遲內部輸入信號； 第一時鐘信號延遲路徑，其耦合到所述時鐘接收器並且經配置以將時鐘延遲時間引入到所述時鐘信號以提供第一延遲內部時鐘信號； 第二時鐘信號延遲路徑，其耦合到所述輸入接收器並且經配置以將所述時鐘延遲時間和評估時間引入到所述輸入信號以提供第二延遲內部時鐘信號；以及 多工器，其經耦合以回應於測試模式控制信號而接收和選擇所述第一延遲內部時鐘信號和所述第二延遲內部時鐘信號中的一個以提供到所述數據鎖存器， 所述方法包括啟用測試模式以控制所述多工器來選擇所述第二延遲內部時鐘信號。
  10. 如申請專利範圍第9項所述的操作方法，更包括： 在所述記憶體裝置上進行性能測試以確定所述記憶體裝置的所述評估時間。
  11. 如申請專利範圍第10項所述的操作方法，更包括： 基於所述所確定的評估時間確定所述微調時間；以及 將所述所確定的微調時間編程到包括在所述輸入信號延遲路徑中的微調電路中。
TW106111391A 2016-11-09 2017-04-05 具有輸入電路的記憶體裝置以及記憶體裝置的操作方法 TWI613670B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/346,807 US9721675B1 (en) 2016-11-09 2016-11-09 Memory device having input circuit and operating method of same
US15/346,807 2016-11-09

Publications (2)

Publication Number Publication Date
TWI613670B true TWI613670B (zh) 2018-02-01
TW201818403A TW201818403A (zh) 2018-05-16

Family

ID=59382667

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106111391A TWI613670B (zh) 2016-11-09 2017-04-05 具有輸入電路的記憶體裝置以及記憶體裝置的操作方法

Country Status (3)

Country Link
US (1) US9721675B1 (zh)
CN (1) CN108074601B (zh)
TW (1) TWI613670B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115116509A (zh) * 2021-03-23 2022-09-27 华邦电子股份有限公司 具有共用延迟电路的方法和存储器装置
US11948660B2 (en) * 2021-07-20 2024-04-02 Micron Technology, Inc. Fuse delay of a command in a memory package

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915105A (en) * 1990-04-18 1999-06-22 Rambus Inc. Integrated circuit I/O using a high performance bus interface
US6804165B2 (en) * 2002-02-28 2004-10-12 Infineon Technologies Ag Latency time switch for an S-DRAM
US7194053B2 (en) * 2001-12-18 2007-03-20 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for matching data and clock signal delays to improve setup and hold times
US9485081B2 (en) * 2013-03-14 2016-11-01 Samsung Display Co., Ltd. Apparatus for compensating for skew between data signals and clock signal

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102006243B1 (ko) * 2012-12-24 2019-08-01 에스케이하이닉스 주식회사 반도체 장치의 데이터 라이트 회로
US9652228B2 (en) * 2014-04-03 2017-05-16 Macronix International Co., Ltd. Devices and operation methods for configuring data strobe signal in memory device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5915105A (en) * 1990-04-18 1999-06-22 Rambus Inc. Integrated circuit I/O using a high performance bus interface
US7194053B2 (en) * 2001-12-18 2007-03-20 Avago Technologies General Ip (Singapore) Pte. Ltd. System and method for matching data and clock signal delays to improve setup and hold times
US6804165B2 (en) * 2002-02-28 2004-10-12 Infineon Technologies Ag Latency time switch for an S-DRAM
US9485081B2 (en) * 2013-03-14 2016-11-01 Samsung Display Co., Ltd. Apparatus for compensating for skew between data signals and clock signal

Also Published As

Publication number Publication date
US9721675B1 (en) 2017-08-01
CN108074601A (zh) 2018-05-25
CN108074601B (zh) 2020-09-01
TW201818403A (zh) 2018-05-16

Similar Documents

Publication Publication Date Title
US7605626B2 (en) Clock generator and clock duty cycle correction method
US6078533A (en) Adjustable delay circuit for setting the speed grade of a semiconductor device
US6774687B2 (en) Method and apparatus for characterizing a delay locked loop
US20080129357A1 (en) Adaptive Integrated Circuit Clock Skew Correction
TWI394058B (zh) 面積與功率節省標準單元之方法及設計用於節省面積與功率之半導體積體電路
JP2007134029A (ja) 半導体メモリのクロック回路
US8143927B2 (en) Pulse control device
KR20150100481A (ko) 가변 지연 라인 유닛을 갖는 지연 라인 회로
US7778093B2 (en) Memory control circuit capable of dynamically adjusting deglitch windows, and related method
TWI613670B (zh) 具有輸入電路的記憶體裝置以及記憶體裝置的操作方法
KR102016532B1 (ko) 반도체 장치 및 그의 구동방법
KR20200084066A (ko) 주파수 분주 클록을 제공하기 위한 장치 및 방법
US7949080B2 (en) Phase adjusting function evaluating method, transmission margin measuring method, information processing apparatus and computer readable information recording medium
US9552856B2 (en) Memory timing self-calibration
US20150002196A1 (en) Semiconductor device having dll circuit
EP1815310B1 (en) Integrated circuit with adaptive speed binning
US8269535B1 (en) Delay-locked loop and method of using the same
US8786340B1 (en) Apparatuses, methods, and circuits including a delay circuit having a delay that is adjustable during operation
TWI739417B (zh) 記憶體控制器以及記憶體資料接收方法
US8169232B2 (en) Apparatus and method for generating resistance calibration code in semiconductor integrated circuit
US9153303B2 (en) Methods and apparatuses for alternate clock selection
US10483988B1 (en) Synchronization circuit and method relating to the synchronization circuit
US11238944B2 (en) Method for writing an electrically erasable and programmable non volatile memory and corresponding integrated circuit
TWI762705B (zh) 半導體裝置
KR102006243B1 (ko) 반도체 장치의 데이터 라이트 회로