TWI394058B - 面積與功率節省標準單元之方法及設計用於節省面積與功率之半導體積體電路 - Google Patents

面積與功率節省標準單元之方法及設計用於節省面積與功率之半導體積體電路 Download PDF

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Description

面積與功率節省標準單元之方法及設計用於節省面積與功率之半導體積體電路
本發明大致上係關於半導體積體電路，且更特定言之，本發明係關於使用標準單元之方法的半導體積體電路之設計。
半導體積體電路常常係非常複雜的。該等電路可包括數千或甚至數百萬個閘，其等在不同群組中實行各種各樣之功能。該等閘常常被設計為以一定時方式操作，其中該等閘之操作係藉由一個或多個時鐘信號而同步化，該等閘之操作速度常常取決於製程變化、電源供應器電壓變化及溫度變化。
在半導體積體電路之設計中，考慮到其等之複雜性而常常使用自動化工具。自動化工具可提供多種功能，但該等工具常常提供一設計者指定一相對高階之電路功能的能力，其中該等工具將該高階描述分解為一低階實施，決定低階實施組件在一晶片中的配置，及決定在該晶片中信號的選路。
在將高階描述分解為一低階實施中，自動化工具極常使用來自一標準組件庫的標準組件。每一標準組件可包括若干可能之變化，舉例而言，驅動電晶體、緩衝器之數目，電晶體長度/寬度比或其他方面的變化。該等工具可使用不同之標準組件，以增加特定閘之速度或增加保持時間以達到時序目標或為了各種其他原因。
半導體積體電路之適當的時序操作通常係非常重要的，若電路之組件及作為一整體之電路的時序目標未被滿足，電路之期望功能可能不被適當地實行。不幸的是，基於實施變化性、材料雜質或其他因數，晶片之間積體電路特性可能不同，不過在批次之間的不同更為常見，且在操作中基於操作電壓或溫度變化亦可能不同。
因此，自動化工具常常將預期之電路時序與製程、電壓及溫度變化之預期曲線上的不同定位進行核對。在許多實例中，核對時序在該等曲線上的一"慢"位置及在該等曲線上的一"快"位置，不過一些工具可將時序與該等曲線上之多種點進行核對，或對於每一變數與多重曲線進行核對。
一般而言，自動化工具係藉由使用來自庫中之不同組件，或藉由插入額外之庫元件以並行實行更多操作而解決時序變化。該等工具亦可將額外之庫組件配置於一連串元件中以增加保持時間。該等變化常常導致較高功率組件，或需要額外功率之組件，且對於額外功率之需求常常係受到需要增加切換速度或信號上升時間的驅使。然而，組件數目或組件大小的增加常常導致增加之晶片大小需求及功率需求，此常常係不期望的。
本發明提供一種用於半導體積體電路設計的面積與功率節省之方法。在一個態樣中，本發明提供一種用於設計積體電路之方法，其包含：為一積體電路指定需求，該等需求包括一為速度比較功能提供必要條件的信號路徑，該速度比較功能影響積體電路之電力線的一操作特性；將一自動化工具使用之一慢拐角(slow corner)的一電壓設定至比正常更高的一位準；及使用該更高之位準以決定藉由該自動化工具產生之一電路設計是否預期滿足該積體電路的時序需求。
在另一態樣中，本發明提供一種用於設計積體電路之方法，其包含為一積體電路指定需求，該等需求包括動態電壓定標；將該等需求轉換為一暫存器轉移層次(RTL)描述；及使用一比正常更高之電壓以特性化一慢拐角而合成該RTL描述。
在另一態樣中，本發明提供一種用於設計積體電路之方法，其包含接收一電路的一暫存器轉移層次(RTL)描述；藉由自一標準單元庫選擇單元而合成該RTL描述，以根據該RTL描述實施功能，單元之選擇部分係基於該RTL描述所指示的時序需求；及決定該等選定單元對於一慢拐角及一快拐角(fast corner)是否均滿足該RTL描述所指示的時序需求，該慢拐角至少部分係藉由一慢製程參數、一慢電壓參數及一慢溫度參數而決定，該快拐角至少部分係藉由一快製程參數、一快電壓參數而決定，其中該慢電壓參數近似於該快電壓參數。
在另一態樣中，本發明提供一種半導體積體電路，該半導體積體電路包括一適於適應性電壓調整的電路，該半導體電路包括藉由一製程所選擇之標準單元中的閘，該製程在實行時序分析中使用一比正常更高的電壓。
在細想本發明後，本發明之此等及其他態樣將被更充分地瞭解。
圖1係一用於設計一半導體積體電路之製程的流程圖。在方塊111中，決定一規格。一般而言，該規格指定一積體電路的需求。該規格可採用許多形式，且例如可被提供為VHDL或Verilog碼之形式，雖然VHDL或Verilog碼可能基於該規格，或某一其他形式。在方塊113中，該規格被轉換為一暫存器轉移語言(RTL)描述。在本發明之態樣中，該規格包括一電路，該電路提供一預定義時間之一信號延遲。另外，雖然未顯示，可利用一驗證程序以保證該規格與該RTL描述之間的一致性。
RTL描述被提供至一合成工具，該合成工具在方塊115中合成該RTL描述。在市場中有多種合成工具係可用的。合成工具一般使用指令碼及實體閘描述的一庫以建立半導體積體電路的一邏輯閘層次實施。在許多實例中，合成工具使用一標準單元實施，其中每一標準單元具有一大體預定義之大小並實施不同的邏輯功能。每一標準單元大體係由閘層次電路組成，該等閘層次電路在電晶體層次下表現出一特定製程的特性，且該等閘層次電路之特性化允許合成工具在決定使用哪些可能不同之標準單元、使用數量及設計實施之其他實施細節中，將該設計之操作的不同態樣作為一整體來估計。
在執行合成操作中，合成工具一般將以如此之方式嘗試提供標準單元，即一所形成之晶片滿足操作需求，包括時序需求。因為晶片在正常製程變化方面可具有不同之特性，且晶片可操作於不同之條件下，諸如不同之供應電壓或溫度，合成工具將一般嘗試提供晶片的一閘層次描述，該閘層次描述滿足一預期範圍上的製程、電壓及溫度變化之時序需求。因此，合成工具通常包括一靜態時序分析特徵，儘管靜態時序分析有時係藉由一獨立的工具而執行。為圖1之目的，假設一靜態時序分析特徵係藉由合成工具提供，但應瞭解在一些實施例中，此特徵被提供為一獨立的工具，其與合成工具以潛在地反覆之方式操作。
在本發明之一態樣中，在電壓變化之預期範圍內的最低電壓值經增加，且在電壓變化之預期範圍內的最高電壓值經減少，雖然在多種實施例中僅可實現一個或另一個。舉例而言，一合成工具可預期標稱供應電壓自0.9伏特之一低電壓變化至1.2伏特之一高電壓，其中該等電壓一般係導軌至導軌電壓。在本發明之一態樣中，可通知合成工具標稱供應電壓自1.0伏特之一低電壓變化至1.1伏特之一高電壓。在本發明之一些態樣中，可通知合成工具標稱低電壓條件與標稱高電壓條件相同，或大體上相同，例如均可為1.1伏特。另一選擇為，可通知合成工具標稱供應電壓自1.1伏特之一低電壓變化至1.2伏特之一高電壓，或可通知合成工具標稱供應電壓自0.9伏特之一低電壓變化至1.0伏特之一高電壓。
在許多實例中，在合成之後實行驗證以保證藉由合成工具提供之閘層次線路連接表與RTL描述及/或規格係一致的。各種各樣之驗證工具係可用的，且可係基於二元決策圖(BDD)之工具、自動測試圖案產生(ATPG)工具，或其他工具或工具之組合。
在方塊117中，閘層次合成係藉由一配置及佈線(place and route)工具而接收。該配置及佈線工具決定單元在半導體積體電路中的配置，及單元之間的信號選路。為討論之目的，假定該配置及佈線工具包括靜態及動態時序分析特徵，其可與該工具之該配置及佈線特徵以一反覆方式操作。同樣地，可通知該配置及佈線工具標稱供應電壓自一低電壓變化至一高電壓，其中在本發明之態樣中，該低電壓被指定為比對於該低電壓所正常預期的高，及該高電壓被指定為比對於該高電壓所正常預期的低，或該低電壓及該高電壓之一個或另一個被如此指定。
在一些實施例中，該製程進一步包括一晶片的產製，包括設計。在一些實施例中，如在圖1中繪示的，該製程其後返回，假定配置及佈線工具可配置單元並滿足設計準則。在一些實例中，配置及佈線工具無法做到此點，且製程返回至合成方塊以重新合成設計及其他操作。
在圖1之製程中，且根據本發明之態樣，一用於適應性電源供應器調整之電路被包括作為半導體積體電路之一指定組件。在一些實施例中，該電路為適應性電源供應器調整提供必要條件，在一些實施例中，該電路提供適應性電源供應器調整。
在一個實施例中，用於適應性電源供應器調整之電路包括一晶載(on-chip)電路，該晶載電路具有一可隨著製程、電壓及溫度變化而改變的預定義標稱信號延遲。該電路可以許多不同之方式實施，舉例而言作為一環式振盪器，由許多緩衝器及/或閘形成的一延遲線(分接或未分接)，或使用其他電路元件。在一些實施例中，電壓位準的調諧係藉由作為晶載電路之電源提供的晶片外(off-chip)電路而實行，該電壓位準的調諧允許電路在期望之操作限制內以一延遲操作，且因此允許晶載積體電路之剩餘部分亦如此。
圖2中提供一用於適應性電源供應器調整之電路的一實例方塊圖。圖2之實例電路對積體電路上的一主電路提供導軌電壓。然而，在多種實施例中，用於適應性電源供應器調整之電路可改為提供電源供應器電路在設定導軌電壓中使用的控制信號。
圖2之電路包括一電路，為方便而稱其為一匹配電路211，諸如一環式振盪器，分接延遲線，或提供信號傳播中之一延遲的其他電路結構。延遲一般係基於之製程變化，即積體電路之製程中的變化，電壓變化，即對電路所提供之供應電壓中的變化，及溫度變化，即電路之操作溫度中的變化。
一時鐘信號被提供至匹配電路。該時鐘信號可源自一晶片外時鐘脈衝源，雖然在許多實施例中，時鐘信號係藉由可能基於一晶片外較低頻率之時鐘脈衝源的一晶載組件產生，諸如一PLL或DLL。匹配電路接收輸入時鐘信號，並提供一輸出信號，該輸出信號係該輸入時鐘信號的一延遲版本。藉由匹配電路提供之時鐘信號中的一些延遲係歸因於對匹配電路提供電力之電源供應器導軌的電壓位準。匹配電路之輸出係藉由一相位檢測器213接收，該相位檢測器亦接收時鐘信號。相位檢測器決定匹配電路之輸出與時鐘信號之間的一相位差，其中該相位差指示匹配電路所提供之延遲。相位檢測器對一電壓調整器215提供上行及下行信號。該電壓調整器基於上行-下行信號增加或減少電源供應器電壓。電源供應器電壓被提供至匹配電路，其中增加了為減少匹配電路之延遲所預期的電源供應器電壓。因此，電壓調整器基於相位檢測器輸入而驅動電源供應器導軌電壓，以便使匹配電路具有如關於時鐘信號所期望之處理速度。
電源供應器電壓亦被提供至一主電路217。該主電路包括如在一規格中指定並例如使用圖1之製程實施之電路結構。因此，可透過對電源供應器電壓施加變化而調節主電路之操作速度，以解決製程變化及溫度變化。
在設計中包含一適應性電源供應器調整電路提供許多優點。一個該優點係，透過在設計製程中的使用，例如允許增加之慢拐角電壓假定及/或減少之快拐角電壓假定，可設計一較小之積體電路，其一般亦指示電路所必需之功率縮減。此外，適應性電源供應器調整電路減少電路在較高功率位準下的操作週期。電路所必需之總功率的縮減及較高功率位準下操作週期的減少二者可導致一晶片之可靠性及操作壽命增加。此外，在許多實例中，設計收斂(design closure)係更易於達到的，因為配置及佈線操作更可能導致一電路滿足時序規格，潛在地避免需要透過重合成一設計的延伸重做。
圖3係一用於改良電路設計之製程的另一流程圖。在方塊311中，一適應性電源供應器調整電路被包括在一半導體積體電路之一規格中。另一選擇為，可包括一用於適應性電源供應器調整的電路，具有預期連同該用於適應性電源供應器調整之電路一起用於電源供應器調整的晶片外電路。在方塊313中，合成工具所使用之拐角電壓假定被修改。一般而言，合成工具使用一假定之低電源供應器電壓(一般亦具有適當之製程及溫度參數)以決定一電路的"慢"操作，及使用一假定之高電源供應器電壓(同樣地，一般亦具有適當之製程及溫度參數)以決定一電路的"快"操作，以在慢及快條件下的正確電路操作為目標。在許多實施例中，慢拐角電壓及快拐角電壓假定二者均被修改，一般係以慢拐角電壓增加至高於一預設或所預期之慢拐角電壓及快拐角電壓減少至低於一預設或預期之快拐角電壓。在一些該等實施例中，慢拐角電壓及快拐角電壓被設定為相同之電壓，或大體上相同之電壓，然而，在一些實施例中，僅慢拐角電壓假定被修改，而在其他實施例中，僅快拐角電壓假定被修改。舉例而言，在一些實施例中，合成工具被提供一增加之電壓以用於決定一慢拐角的電路速度。
在方塊315中，合成工具使用慢拐角電壓假定合成電路。因為此慢拐角電壓假定比正常情況下的高，合成工具在決定所使用之單元及單元之特性中可使用較小之電晶體及另外減少單元數。較小之電晶體及減少之單元數的使用為需要減少功率的一較小半導體電路提供必要條件。
圖4係根據本發明之態樣的包括一半導體積體電路之晶片的一方塊圖。半導體積體電路包括一I/O環411，其被顯示為係大約在晶片的周邊，通常情況係如此。邏輯處理塊413及415被顯示為大約位於晶片之內部。一功率調整塊417位於積體電路之一角落。該功率調整塊設定晶片之電力線(通常稱為導軌)上的功率位準。一延遲線及比較塊419決定延遲線之操作速度是否指示電路操作之速度係在操作速度的一期望範圍內。該延遲線及比較塊對功率調整塊提供指示電路操作之速度過慢、過快或在一適當之範圍內的一個或多個信號，若過慢，則因此功率調整塊應增加功率位準，若過快，則因此功率調整塊應減少功率位準。
圖5係根據本發明之態樣的一可用於實行操作之電腦系統的一方塊圖。該電腦系統包括一處理器502。為方便顯示了一單處理器，在一些系統中可使用多處理器。該處理器經由一系統匯流排503而被操作性耦合至一主記憶體404及一I/O介面控制部件506。該I/O介面控制部件經由一I/O區域匯流排508而被操作性耦合至一儲存控制器510。系統此外包括經由一輸入裝置控制器520而被耦合至I/O區域匯流排的一個或多個使用者輸入裝置522。
處理器經由I/O介面控制部件、I/O區域匯流排及儲存控制器而被耦合至一儲存裝置512。實施例如此處所討論之設計工具的電腦程式指令513被儲存於該儲存裝置上，直到處理器擷取該等電腦程式指令並將其等儲存在主記憶體中。處理器執行儲存在主記憶體中之電腦程式指令以實施此處所討論的製程。舉例而言，處理器經由例如使用者輸入裝置從使用者或另一選擇為或另外從儲存裝置接收設計資訊，基於該設計資訊有關的程式指令而執行操作，例如合成及/或配置及佈線操作，及將所得之設計資訊，例如一線路連接表或一最終設計儲存在記憶體或儲存裝置中。
該資料處理系統此外包括經由一顯示控制器516而被耦合至I/O區域匯流排的複數個顯示裝置或螢幕518。該資料處理系統使用該顯示控制器及顯示裝置以顯示資訊，例如設計資訊或所得之設計資訊。
雖然本發明已關於特定實施例而描述，當應瞭解本發明可被實踐為與明確描述的不同。因此，應將本發明視為請求項及藉由本說明書支持的其等之非實質變化。
211．．．匹配電路
213．．．相位檢測器
215．．．電壓調整器
217．．．主電路
411．．．I/O環
413．．．邏輯處理塊
415．．．邏輯處理塊
417．．．功率調整塊
419．．．延遲線及比較塊
502．．．處理器
503．．．系統匯流排
504．．．主記憶體
506．．．I/O介面控制部件
508．．．I/O區域匯流排
510．．．儲存控制器
512．．．儲存裝置
513．．．指令
516．．．顯示控制器
518．．．螢幕
520．．．輸入裝置控制器
522．．．使用者輸入裝置
圖1係根據本發明之態樣的一用於設計一積體電路之製程的流程圖。
圖2係根據本發明之態樣的包括一實例動態電壓定標電路之一積體電路的方塊圖。
圖3係根據本發明之態樣的一製程之另一流程圖。
圖4係根據本發明之態樣的一積體電路之半方塊圖格式的說明性圖。
圖5係根據本發明之態樣的一用於實行設計操作之電腦系統的一方塊圖。
211．．．匹配電路
213．．．相位檢測器
215．．．電壓調整器
217．．．主電路

Claims (13)

  1. 一種用於半導體積體電路設計之面積與功率節省方法，其包含：為一積體電路指定若干需求，該等需求包括一為一速度比較功能提供必要條件的信號路徑，該速度比較功能用於影響該積體電路之各電力線的一操作特性；將一自動化工具使用之製程、電壓及溫度變化之預期曲線上的一慢位置的一電壓設定至比一預設位準高的一位準；及藉由該自動化工具產生一電路設計，其利用該等需求且滿足在設定用於製程、電壓及溫度變化之預期曲線上的該慢位置之電壓處之製程、電壓及溫度變化之預期曲線上的該慢位置之時序需求。
  2. 如請求項1之方法，其進一步包含：將該自動化工具使用之製程、電壓及溫度變化之預期曲線上的一快位置的一電壓設定至比一預設位準低的一位準；及其中該產生該電路設計之步驟進一步包括滿足在設定用於製程、電壓及溫度變化之預期曲線上的該快位置之電壓處之製程、電壓及溫度變化之預期曲線上的該快位置之時序需求。
  3. 一種用於半導體積體電路之設計之面積與功率節省方法，其包含：為一積體電路指定若干需求，該等需求包括一為一速 度比較功能提供必要條件的信號路徑，該速度比較功能用於影響該積體電路之各電力線的一操作特性；將一自動化工具使用之製程、電壓及溫度變化之預期曲線上的一快位置的一電壓設定至比預設位準低的一位準；及藉由該自動化工具產生一電路設計，其利用該等需求且滿足在設定用於製程、電壓及溫度變化之預期曲線上的該快位置之電壓處之製程、電壓及溫度變化之預期曲線上的該快位置之時序需求。
  4. 一種用於半導體積體電路之設計之面積與功率節省方法，其包含：為一積體電路指定若干需求，該等需求包括動態電壓定標；將該等需求轉換為一暫存器轉移層次(RTL)描述；合成該RTL描述，包括使用一高於一預設位準之電壓以特性化製程、電壓及溫度變化之預期曲線上的一慢位置。
  5. 如請求項4之方法，其中合成該RTL描述進一步包括使用一低於該預設位準之之電壓以特性化製程、電壓及溫度變化之預期曲線上的一快位置。
  6. 如請求項5之方法，其中該用於特性化製程、電壓及溫度變化之預期曲線上的該慢位置之高於該預設位準之電壓及該用於特性化製程、電壓及溫度變化之預期曲線上的該快位置之低於該預設位準之電壓係實質上相同之電 壓。
  7. 如請求項5之方法，其中該用於特性化製程、電壓及溫度變化之預期曲線上的該慢位置之高於該預設位準之電壓及該用於特性化製程、電壓及溫度變化之預期曲線上的該快位置之低於該預設位準之電壓係不同之電壓。
  8. 如請求項4之方法，其進一步包含在藉由合成該RTL描述所提供之一閘層次表示上執行若干配置及佈線操作，利用該高於該預設位準之電壓決定藉由該等配置及佈線操作所提供的一電路表示是否滿足一時序需求。
  9. 如請求項5之方法，其進一步包含在藉由合成該RTL描述所提供之一閘層次表示上執行若干配置及佈線操作，利用該高於該預設位準之電壓及該低於該預設位準之電壓決定藉由該等配置及佈線操作所提供的一電路表示是否滿足一時序需求。
  10. 一種用於半導體積體電路之設計之面積與功率節省方法，其包含：接收一電路的一暫存器轉移層次(RTL)描述；藉由自一標準單元庫選擇若干單元而合成該RTL描述，以根據該RTL描述實施若干功能，各單元之該選擇係部分基於該RTL描述所指示的各時序需求；決定該等選定單元對於製程、電壓及溫度變化之預期曲線上的一慢位置及製程、電壓及溫度變化之預期曲線上的一快位置是否均滿足該RTL描述所指示的該等時序需求，製程、電壓及溫度變化之預期曲線上的該慢位置 至少係部分藉由一慢製程參數、一慢電壓參數及一慢溫度參數而決定，製程、電壓及溫度變化之預期曲線上的該快位置至少係部分藉由一快製程參數、一快電壓參數及一快溫度參數而決定，其中該慢電壓參數與該快電壓參數實質上相同。
  11. 一種半導體積體電路，該半導體積體電路包括一適於適應性電壓調整的電路，該半導體積體電路包括藉由一製程所選擇之若干標準單元中的若干閘，該製程在對於製程、電壓及溫度變化之預期曲線上的一慢位置執行時序分析中使用一高於一預設位準之電壓。
  12. 如請求項11之半導體積體電路，其中該製程在對於製程、電壓及溫度變化之預期曲線上的一快位置執行時序分析中使用一低於該預設位準之電壓。
  13. 如請求項13之半導體積體電路，其中適於適應性電壓調整的該電路包含一適應性電源供應器調整電路。
TW097135276A 2007-09-13 2008-09-12 面積與功率節省標準單元之方法及設計用於節省面積與功率之半導體積體電路 TWI394058B (zh)

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