TWI739417B - 記憶體控制器以及記憶體資料接收方法 - Google Patents

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Abstract

一種記憶體控制器，包含：一延遲電路，用以使用一第一延遲值以及一第二延遲值來分別延遲取樣時脈訊號來產生一第一和一第二延遲取樣時脈訊號；一取樣電路，使用第一延遲取樣時脈訊號的一第一邊緣來取樣資料訊號以產生一第一取樣值，並使用第二延遲取樣時脈訊號的一第二邊緣來取樣資料訊號以產生一第二取樣值；以及一校正電路，用以基於第一取樣值和第二取樣值和根據第一延遲值產生一取樣延遲值。其中延遲電路使用取樣延遲值產生一調整後取樣時脈訊號，且取樣電路以調整後取樣時脈訊號取樣該資料訊號。

Description

記憶體控制器以及記憶體資料接收方法
本發明有關於記憶體控制器以及記憶體資料接收方法，特別有關於可產生較佳的取樣時脈訊號的記憶體控制器以及記憶體資料接收方法。
習知的記憶體控制器在接收資料訊號時，會使用來自一記憶體的一取樣時脈訊號來取樣資料訊號。然而，若取樣資料訊號沒有好好的選擇，可能會得到錯誤的取樣值。
因此，本發明一目的為提供一種記憶體控制器，其可以具有適合的取樣相位的取樣時脈訊號來取樣記憶體資料。
本發明另一目的為提供一種記憶體控制方法，其可以具有適合的取樣相位的取樣時脈訊號來取樣記憶體資料
本發明一實施例揭露了一種記憶體控制器，包含：一延遲電路，用以從一記憶體接收一取樣時脈訊號，使用一第一延遲值來延遲該取樣時脈訊號來產生一第一延遲取樣時脈訊號，並使用一第二延遲值來延遲該取樣時脈訊號來產生一第二延遲取樣時脈訊號；一取樣電路，用以自該記憶體接收一資料訊 號，使用該第一延遲取樣時脈訊號的一第一邊緣來取樣該資料訊號以產生一第一取樣值，並使用該第二延遲取樣時脈訊號的一第二邊緣來取樣該資料訊號以產生一第二取樣值；以及一校正電路，用以基於該第一取樣值和該第二取樣值和根據該第一延遲值產生一取樣延遲值；其中該延遲電路使用該取樣延遲值產生一調整後取樣時脈訊號，且該取樣電路以該調整後取樣時脈訊號取樣該資料訊號。
本發明另一實施例揭露了一種記憶體資料接收方法，包含：(a)以一第一延遲值延遲來自一記憶體的一取樣時脈訊號來產生一第一延遲取樣時脈訊號；(b)以一第二延遲值延遲該取樣時脈訊號來產生一第二延遲取樣時脈訊號；(c)以該第一延遲取樣時脈訊號的一第一邊緣來取樣該資料訊號以產生一第一取樣值；(d)以該第二延遲取樣時脈訊號的一第二邊緣來取樣該資料訊號以產生一第二取樣值；(e)基於該第一取樣值和該第二取樣值和根據該第一延遲值產生一取樣延遲值；以及(f)以該取樣延遲值產生一調整後取樣時脈訊號，且以該調整後取樣時脈訊號取樣該資料訊號。
根據前述實施例，可使用具有較佳相位的取樣時脈訊號來接收記憶體資料，以確保被取樣的記憶體資料是正確的資料。
100、600:記憶體控制器
101:延遲電路
103:取樣電路
105:校正電路
601:延遲偵測電路
MD:記憶體
SU_1、SU_2、SU_3:取樣單元
第1圖為繪示了根據本發明一實施例的記憶體控制器的方塊圖。
第2圖、第3圖和第4圖為繪示了根據本發明不同實施例的，第1圖的記憶體控制器的動作的示意圖。
第5圖繪示了根據本發明一實施例的取樣電路之電路圖。
第6圖為繪示了根據本發明另一實施例的記憶體控制器的方塊圖。
第7圖為繪示了根據本發明實施例的，第6圖的記憶體控制器的動作的示意圖。
第8圖為繪示了根據本發明一實施例的記憶體資料接收方法的流程圖。
以下將以多個實施例來說明本發明的概念。還請留意，以下描述中的”第一”、”第二”或是類似描述僅用以定義不同的元件或訊號，但並非用以限定其順序。
第1圖為繪示了根據本發明一實施例的記憶體控制器的方塊圖。如第1圖所示，記憶體控制器100包含一延遲電路101，一取樣電路103和一校正電路105。延遲電路101從記憶體MD接收取樣時脈訊號SC，並分別使用不同的延遲值來延遲取樣時脈訊號SC以產生延遲取樣時脈訊號DSC_1，DSC_2…DSC_m，其中m為正整數。取樣電路103從記憶體MD接收資料訊號DQ，並使用不同的延遲取樣時脈訊號的邊緣對資料訊號DQ進行取樣以產生不同的取樣值SV_1，SV_2…SV_n，其中n為正整數。m和n可以相同，也可以不同。校正電路105根據取樣值SV_1，SV_2…SV_n中的至少兩個來調整延遲電路101的延遲值。
第2圖、第3圖和第4圖為繪示了根據本發明不同實施例的，第1圖的記憶體控制器的動作的示意圖。在第2圖和第3圖的實施例中，上述的m和n為2。此外，在第4圖的實施例中，上述的m和n為3。然而，m和n可以是任何一個除了2和3外的正整數。
在第2圖的實施例中，延遲電路101以延遲值DV_1來延遲取樣時脈訊號DSC以產生延遲取樣時脈訊號DSC_1，並且以另一個延遲值DV_2來延遲取樣時脈訊號SC以產生延遲取樣時脈訊號DSC_2。延遲值DV_1大於延遲值DV_2。也就是說，延遲取樣時脈訊號DSC_2的相位領先於延遲取樣時脈訊號DSC_1的相位。 此外，如第2圖所示，延遲取樣時脈訊號DSC_1具有邊緣E_1，且延遲取樣時脈訊號DSC_2具有邊緣E_2。在第2圖的實施例中，邊緣E_1，E_2是上升邊緣，但是邊緣E_1，E_2中的至少一個可以是下降邊緣。此外，在第2圖的實施例中，邊緣E_2是延遲取樣時脈訊號DSC_2的所有邊緣中最接近邊緣E_1的邊緣。
取樣電路103以邊緣E_1對資料訊號DQ進行取樣以產生取樣值SV_1，並以邊緣E_2對資料訊號DQ進行取樣以產生取樣值SV_2。如果取樣值SV_1和SV_2相同，則代表邊緣E_1在資料訊號DQ的中心附近，因此延遲取樣時脈訊號DSC_1具有良好的取樣相位，且校正電路105不調整延遲值DV_1。也就是說，校正電路105直接將延遲值DV_1做為取樣延遲值，且延遲電路101使用取樣延遲值來產生調整後取樣時脈訊號以對資料訊號DQ進行取樣。相反的，如果取樣值SV_1和SV_2不同，則代表邊緣E_1接近資料訊號DQ的資料邊緣DE_1，因此延遲取樣時脈訊號DSC_1具有較差的取樣相位，且校正電路105會調整延遲值DV_1。詳細言之，校正電路105調整延遲值DV_1以產生取樣延遲值，且延遲電路101使用取樣延遲值以產生調整後取樣時脈訊號，且取樣電路以調整後取樣時脈訊號來取樣資料訊號DQ。例如，如果取樣值SV_1和SV_2不同，則意味著邊緣E_1接近資料邊緣DE_1，因此延遲值DV_1增加，使得邊緣E_1更接近資料訊號DQ的中心。還請留意，如果未調整延遲值DV_1，則將第一延遲時脈訊號DSC_1做為調整後取樣時脈訊號。
在第3圖的實施例中，延遲電路101以延遲值DV_1來延遲取樣時脈訊號DSC來產生延遲取樣時脈訊號DSC_1，並且以另一延遲值DV_3來延遲取樣時脈訊號SC以產生延遲取樣時脈訊號DSC_3。延遲值DV_1小於延遲值DV_3。也就是說，延遲取樣時脈訊號DSC_1的相位領先於延遲取樣時脈訊號DSC_3的相位。與第2圖的動作類似，取樣電路103以邊緣E_1對資料訊號DQ進行取樣來產生取樣值SV_1，並且以邊緣E_3對資料訊號DQ進行取樣以產生取樣值SV_3。在第3圖的實 施例中，邊緣E_3是延遲取樣時脈訊號DSC_3的所有邊緣中的最接近邊緣E_1的邊緣。
如果取樣值SV_1和SV_3相同，則校正電路105直接將延遲值DV_1做為取樣延遲值，且延遲電路101以取樣延遲值來產生調整後取樣時脈訊號來對資料訊號DQ進行取樣。相反的，如果取樣值SV_1和SV_2不同，則校正電路105調整延遲值DV_1來產生取樣延遲值，且延遲電路101使用取樣延遲值以產生調整後取樣時脈訊號來取樣資料訊號DQ。例如，如果取樣值SV_1和SV_3不同，則代表邊緣E_1接近資料訊號DQ的資料邊緣DE_2，因此延遲值DV_1會被減少，使得邊緣E_1更靠近資料訊號DQ的中心。
對於第2圖和第3圖的實施例，第1圖中的m和n為2。此外，對於第4圖的實施例，第1圖中的m和n為3。第4圖的實施例可以被認為是第2圖和第3圖的實施例的組合。
在第4圖的實施例中，延遲電路101以延遲值DV_1延遲取樣時脈訊號DSC來產生延遲取樣時脈訊號DSC_1，並以另一個延遲值DV_2延遲取樣時脈訊號SC來產生延遲取樣時脈訊號DSC_2，並使用另一個延遲值DV_3來延遲取樣時脈訊號SC以產生延遲取樣時脈訊號DSC_3。延遲值DV_1大於延遲值DV_2但小於延遲值DV_3。也就是說，延遲取樣時脈訊號DSC_1的相位領先於延遲取樣時脈訊號DSC_3的相位，但落後於延遲取樣時脈訊號DSC_2的相位。取樣電路103分別以邊緣E_1，E_2，E_3對資料訊號DQ進行取樣，來產生取樣值SV_1，SV_2和SV_3。
如果取樣值SV_1，SV_2和SV_3相同，則校正電路105直接將延遲值DV_1做為取樣延遲值，且延遲電路101以取樣延遲值產生調整後取樣時脈訊號以取樣資料訊號DQ。相反的，如果取樣值SV_1，SV_3相同，但是取樣值SV_1和SV_2不同，代表邊緣E_1靠近資料邊緣DE_1，因此校正電路105會增加延遲值DV_1，使得邊緣E_1更靠近資料訊號DQ的中心。而且，如果取樣值SV_1，SV_2相同， 但是取樣值SV_1和SV_3不同，則代表邊緣E_1靠近資料邊緣DE_2，因此校正電路105會減少延遲值DV_1，使得邊緣E_1更靠近資料訊號DQ的中心。
在前述實施例中描述的校正動作可以周期性地執行，且可在每個資料接收動作之前執行校正動作。此外，在一實施例中，可以對每個資料接收動作執行多次校正動作，並且從這些校正動作中獲取的多個延遲值DV_1中選擇最佳的延遲值DV_1。
第1圖中的延遲電路101可以是包含多個串聯的延遲級的延遲鏈。而且，校正電路105可以是包含多個邏輯閘的電路，該邏輯閘可以比較取樣值SV_1…SV_n，並相應地輸出訊號以控制延遲電路101。此外，校正電路105可以是安裝有至少一個程序的處理器，因此可以比較取樣值SV_1…SV_n，並據此輸出訊號以控制延遲電路101。
此外，取樣電路103可以包含各種電路。第5圖繪示了根據本發明一實施例的取樣電路之電路圖。如第5圖所示，取樣電路103包含多個取樣單元SC_1，SC_2…，其可以是正反器或可以根據延遲的取樣時脈訊號DSC_1，DSC_2…DSC_n對資料訊號DQ進行取樣的任何其他元件。在此例中，取樣單元的數量是3，其對應於第4圖的實施例。
如第5圖所示，取樣單元SU_1以延遲取樣時脈訊號DSC_1對資料訊號DQ進行取樣以產生取樣值SV_1，取樣單元SU_2以延遲取樣時脈訊號DSC_2對資料訊號DQ進行取樣以產生取樣值SV_2，取樣單元SU_3通過延遲取樣時脈訊號DSC_3對資料訊號DQ進行取樣以產生取樣值SV_3。然而，取樣電路103的電路不限於第5圖所示的實施例。
由於提供給延遲電路101的每個延遲級的延遲值可能受到諸如溫度或電壓的各種因素的影響。本發明提供的記憶體控制器還可以提供一種補償機制。第6圖為繪示了根據本發明另一實施例的記憶體控制器600的方塊圖。除了延 遲電路101，取樣電路103和校正電路105之外，記憶體控制器600還包含延遲偵測電路601，該延遲偵測電路601可以偵測不同延遲時脈訊號的邊緣之間的延遲間隔中的至少一個是否落入預定間隔中。因此可將延遲間隔控制在預定間隔內。
第7圖為繪示了根據本發明實施例的，第6圖的記憶體控制器的動作的示意圖，其對應於第3圖的實施例。如第7圖所示，延遲偵測電路601偵測邊緣E_1和E_2之間的延遲間隔DI_1和邊緣E_1和E_3之間的延遲間隔DI_2。另外，延遲偵測電路601控制延遲間隔DI_1以落入第一預定間隔，並且控制延遲間隔DI_2以落入第二預定間隔。許多方法可用以更改延遲間隔。例如，延遲偵測電路601可改變用於產生延遲取樣時脈訊號DSC_1的延遲級的數量，或者可改變用於產生延遲取樣時脈訊號DSC_2的延遲級的數量，以調整延遲間隔DI_1。
第一預定間隔和第二預定間隔可以相同，也可以不同。以此方式，可以補償由於延遲級提供的延遲值的變化引起的延遲間隔DI_1和延遲間隔DI_2的變化。如果由延遲級提供的延遲值沒有得到補償，則延遲間隔D1，D2可能太大或太小，以致影響校正電路105的判斷。還請理解，在第6圖和第7圖中揭露的概念也可施行在第2圖和第3圖所示的實施例，並且可以施行在本發明提供的任何其他記憶體控制器。
根據前述實施例，可得到第8圖所示的記憶體資料接收方法，其包含以下步驟：
步驟801
以一第一延遲值延遲來自一記憶體的一取樣時脈訊號來產生一第一延遲取樣時脈訊號(例如：第2圖或第3圖中的DSC_1)。
步驟803
以一第二延遲值延遲取樣時脈訊號來產生一第二延遲取樣時脈訊號(例如：第2圖中的DSC_2或第3圖中的DSC_3)。
步驟805
以第一延遲取樣時脈訊號的一第一邊緣(例如：第2圖或第3圖中的E_1)來取樣資料訊號以產生一第一取樣值(例如：第2圖或第3圖中的SV_1)。
步驟807
以第二延遲取樣時脈訊號的一第二邊緣(例如：第2圖或第3圖中的E_2)來取樣資料訊號以產生一第二取樣值(例如：第2圖或第3圖中的SV_2)。
步驟809
基於第一取樣值和該第二取樣值和根據第一延遲值產生一取樣延遲值。若第一延遲值未被調整，則第一延遲值本身做為取樣延遲值。
步驟811
以該取樣延遲值產生一調整後取樣時脈訊號，且以該調整後取樣時脈訊號取樣該資料訊號。若第一延遲值未被調整，則第一延遲時脈訊號本身做為調整後取樣時脈訊號。
本發明所提供的記憶體資料接收方法之其他詳細步驟已詳述於前述實施例，故在此不再贅述。
根據前述實施例，可使用具有較佳相位的取樣時脈訊號來接收記憶體資料，以確保被取樣的記憶體資料是正確的資料。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:記憶體控制器
101:延遲電路
103:取樣電路
105:校正電路
MD:記憶體

Claims (8)

  1. 一種記憶體控制器，包含：一延遲電路，用以從一記憶體接收一取樣時脈訊號，使用一第一延遲值來延遲該取樣時脈訊號來產生一第一延遲取樣時脈訊號，並使用一第二延遲值來延遲該取樣時脈訊號來產生一第二延遲取樣時脈訊號；一取樣電路，用以自該記憶體接收一資料訊號，使用該第一延遲取樣時脈訊號的一第一邊緣來取樣該資料訊號以產生一第一取樣值，並使用該第二延遲取樣時脈訊號的一第二邊緣來取樣該資料訊號以產生一第二取樣值；以及一校正電路，用以基於該第一取樣值和該第二取樣值和根據該第一延遲值產生一取樣延遲值；其中該延遲電路使用該取樣延遲值產生一調整後取樣時脈訊號，且該取樣電路以該調整後取樣時脈訊號取樣該資料訊號；其中該第二邊緣為該第二延遲取樣時脈訊號的所有邊緣中最靠近該第一邊緣的一邊緣；其中當該第一取樣值以及該第二取樣值不相同時，該校正電路調整該第一延遲值來產生該取樣延遲值；其中當該第一取樣值以及該第二取樣值相同時，該校正電路以該第一延遲值來做為該取樣延遲值。
  2. 如請求項1所述的記憶體控制器，其中該第一延遲值大於該第二延遲值。
  3. 如請求項1所述的記憶體控制器，其中該第一延遲值小於該第二延遲值。
  4. 如請求項1所述的記憶體控制器，其中該延遲電路更使用一第三延遲值來延遲該取樣時脈訊號以產生第三延遲取樣時脈訊號，且該取樣電路以該第三延遲取樣時脈訊號的一第三邊緣來取樣該資料訊號以產生一第三取樣值；其中該第一延遲值大於該第二延遲值且小於該第三延遲值；其中該校正電路基於該第一取樣值、該第二取樣值、和該第三取樣值並根據該第一延遲值產生該取樣延遲值。
  5. 如請求項4所述的記憶體控制器，其中當該第一取樣值不同於該第二取樣值或該第三取樣值時，該校正電路調整該第一延遲值來產生該取樣延遲值；其中當該第一取樣值、該第二取樣值以及該第三取樣值相同時，該校正電路以該第一延遲值來做為該取樣延遲值。
  6. 如請求項4所述的記憶體控制器，其中該第二邊緣為該第二延遲取樣時脈訊號的所有邊緣中最靠近該第一邊緣的一邊緣，且該第三邊緣為該第三延遲取樣時脈訊號的所有邊緣中最靠近該第一邊緣的一邊緣；其中該記憶體控制器更包含一延遲偵測電路，用以使該第一邊緣和該第二邊緣間的延遲間隔落於一第一預定間隔，並使該第一邊緣和該第三邊緣間的延遲間隔落於一第二預定間隔。
  7. 如請求項1所述的記憶體控制器， 其中該第二邊緣為該第二延遲取樣時脈訊號的所有邊緣中最靠近該第一邊緣的一邊緣；其中該記憶體控制器更包含一延遲偵測電路，用以使該第一邊緣和該第二邊緣間的延遲間隔落於一預定間隔。
  8. 一種記憶體資料接收方法，包含：(a)以一第一延遲值延遲來自一記憶體的一取樣時脈訊號來產生一第一延遲取樣時脈訊號；(b)以一第二延遲值延遲該取樣時脈訊號來產生一第二延遲取樣時脈訊號；(c)以該第一延遲取樣時脈訊號的一第一邊緣來取樣一資料訊號以產生一第一取樣值；(d)以該第二延遲取樣時脈訊號的一第二邊緣來取樣該資料訊號以產生一第二取樣值；(e)基於該第一取樣值和該第二取樣值和根據該第一延遲值產生一取樣延遲值；以及(f)以該取樣延遲值產生一調整後取樣時脈訊號，且以該調整後取樣時脈訊號取樣該資料訊號；其中該第二邊緣為該第二延遲取樣時脈訊號的所有邊緣中最靠近該第一邊緣的一邊緣；其中當該第一取樣值以及該第二取樣值不相同時，該步驟(e)調整該第一延遲值來產生該取樣延遲值；其中當該第一取樣值以及該第二取樣值相同時，該步驟(e)以該第一延遲值來做為該取樣延遲值。
TW109115348A 2019-09-18 2020-05-08 記憶體控制器以及記憶體資料接收方法 TWI739417B (zh)

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