CN1074869C - 运算放大器及数字信号传输电路 - Google Patents

运算放大器及数字信号传输电路 Download PDF

Info

Publication number
CN1074869C
CN1074869C CN96107857A CN96107857A CN1074869C CN 1074869 C CN1074869 C CN 1074869C CN 96107857 A CN96107857 A CN 96107857A CN 96107857 A CN96107857 A CN 96107857A CN 1074869 C CN1074869 C CN 1074869C
Authority
CN
China
Prior art keywords
transistor
main pole
output
transistorized
operational amplifier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN96107857A
Other languages
English (en)
Other versions
CN1159098A (zh
Inventor
川原广羲
尾野幸男
菊山诚一郎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of CN1159098A publication Critical patent/CN1159098A/zh
Application granted granted Critical
Publication of CN1074869C publication Critical patent/CN1074869C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/26—Modifications of amplifiers to reduce influence of noise generated by amplifying elements
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
    • H03F3/3066—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the collectors of complementary power transistors being connected to the output
    • H03F3/3067—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the collectors of complementary power transistors being connected to the output with asymmetrical driving of the end stage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
    • H03F3/45085—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/45—Differential amplifiers
    • H03F3/45071—Differential amplifiers with semiconductor devices only
    • H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
    • H03F3/45179—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using MOSFET transistors as the active amplifying circuit
    • H03F3/45183—Long tailed pairs
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45346—Indexing scheme relating to differential amplifiers the AAC comprising one or more FETs with multiple drains
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45371—Indexing scheme relating to differential amplifiers the AAC comprising parallel coupled multiple transistors at their source and gate and drain or at their base and emitter and collector, e.g. in a cascode dif amp, only those forming the composite common source transistor or the composite common emitter transistor respectively
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45612—Indexing scheme relating to differential amplifiers the IC comprising one or more input source followers as input stages in the IC
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45656—Indexing scheme relating to differential amplifiers the LC comprising one diode of a current mirror, i.e. forming an asymmetrical load
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45674—Indexing scheme relating to differential amplifiers the LC comprising one current mirror
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
    • H03F2203/45—Indexing scheme relating to differential amplifiers
    • H03F2203/45696—Indexing scheme relating to differential amplifiers the LC comprising more than two resistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Amplifiers (AREA)
  • Manipulation Of Pulses (AREA)
  • Electronic Switches (AREA)

Abstract

本发明提供一种有噪声等混入了输入信号输出电压也不降低的运算放大器及数字信号传递电路。本发明包括：由集电极接地的第1晶体管和发射极连接第1晶体管的发射极的第2晶体管构成的差动对晶体管；集电极连接在该差动对晶体管的第3晶体管；由基极连接在第3晶体管的基极上的第4晶体管构成的电流镜电路；集电极连接输出端而基极连接电流镜电路的输出结点的第5晶体管；以及连接在电流镜电路的输出结点和输出端的电容性元件。

Description

运算放大器及数字信号传输电路
本发明涉及即使有噪声输入，也能使其不影响输出的具有噪声消除功能的运算放大器及使用该运算放大器的数字信号传输电路。
作为即使噪声叠加在数字信号上，也能消除该噪声后输出的电路，也就是具有数字信号滤波器功能的数字信号传输电路，已知有图15所示的电路。
图15所示的电路首先由电阻R和电容器C构成的CR滤波器接收数字输入信号(参照图16(a))，由该CR滤波器消除由高频成分构成的噪声。由CR滤波器消除了噪声的输入信号是以CR滤波器的时间常数使波形迟缓(参照图16(b))，在差动式比较器中进行波形整形后输出消除了噪声的数字信号(参照图16(c))。
然而，这样构成的电路由于使用CR滤波器，为了充分地消除重叠加在输入信号上的噪声，必须加大CR滤波器的电容器c的值。因此，使电容器c与比较器一起形成半导体集成电路有困难，因此不得不将电容器c单独安装，致使零件个数增多，使用不便且价格上也有问题。
本发明的目的在于获得一种即使输入叠加有噪声的数字信号，也能消除噪声后传送数字信号且适合于半导体集成电路化的数字信号传输电路。
本发明的另一目的在于获得一种即使输入信号上叠加了从高到低急剧变化的噪声等，也能抑制该叠加的噪声等的影响的运算放大器。
本发明备有：在其控制极上接收输入信号、其一个主极与第1电源电位结点连接的第1晶体管；具有在其控制极上接收输出信号、其另一主极与第1晶体管的另一主极连接的第2晶体管且该第2晶体管的一个主极成为输出结点的差动对晶体管；其一个主极和控制电极与该差动对晶体管的输出结点连接、另一主极与第1电源电位结点连接的第3晶体管；具有其控制极与第3晶体管的控制极连接、其一个主极与第1电源电位结点连接的第4晶体管且该第4晶体管的一个主极成为输出结点的电流反射镜电路；其一个主极与输出端连接、另一主极与第1电源电位结点连接、控制极与电流反射镜电路的输出结点连接的第5晶体管；以及连接在电流反射镜电路的输出结点和输出端之间的电容性元件。
另外，本发明在备有在其同相输入端接收数字输入信号的运算放大器、及在其同相输入端接收该运算放大器的输出、而在反相输入端接收基准电压的比较器的数字信号传输电路中：该运算放大器备有其控制极与同相输入端连接的第1晶体管；具有在其控制极上接收基准电压、其另一主极与第1晶体管的另一主极连接的第2晶体管的差动对晶体管；其一个主极和控制极与第2晶体管的一个主极连接、其另一主极与第1电源电位结点连接的第3晶体管；具有其控制极与第3晶体管的控制极连接、其一个主极与第1晶体管的一个主极连接、另一主极与第1电源电位结点连接的第4晶体管且该第4晶体管的一个主极成为输出结点的电流反射镜电路；其一个主极与输出端连接、另一主极与第1电源电位结点连接、控制极与电流镜电路的输出结点连接的第5晶体管；以及连接在电流反射镜电路的输出结点和输出端之间的电容性元件。
图1是表示本发明的实施形态1的运算放大器的图。
图2是表示本发明的实施形态2的运算放大器的图。
图3是表示本发明的实施形态3的运算放大器的图。
图4是表示本发明的实施形态4的运算放大器的图。
图5是表示本发明的实施形态5的运算放大器的图。
图6是表示本发明的实施形态6的运算放大器的图。
图7是表示本发明的实施形态7的数字信号传输电路图。
图8是表示本发明的实施形态8的数字信号传输电路图。
图9是表示图8中的运算放大器10的详细电路图。
图10是表示本发明的实施形态9的数字信号传输电路图。
图11是表示本发明的实施形态10的数字信号传输电路图。
图12是表示本发明的实施形态11的数字信号传输电路图。
图13是表示图1所示电路中输入了脉冲状的噪声时运算放大器的输入输出关系的时间图。
图14是表示图9所示电路中输入了脉冲状的噪声时运算放大器的输入输出关系的时间图。
图15是表示现有技术的数字信号传输电路图。
图16是表示现有技术的运算放大器的数字信号传输电路的输入输出关系的时间图。
图17是表示现有电路中输入了脉冲状的噪声时运算放大器的输入输出关系的时间图。
符号说明：
10运算放大器
20比较器
Q1-Q8晶体管
C、C1电容器
I1-I5恒流源
Vref1、Vref2基准电压
实施形态1：
图1表示本发明的实施形态1的运算放大器。具体地说，是表示构成电流反馈型和电压反馈形混合的运算放大器，能获得即使输入叠加有噪声的数字信号，也能消除噪声后传送数字信号且适合于半导体集成电路化的数字信号传输电路。而且可作为一般的运算放大器使用，这时，能获得即使输入信号上叠加了从高到低急剧变化的噪声等，也能抑制该叠加的噪声等的影响的运算放大器，还能作为噪声消除电路使用。
图1中，晶体管Q1是基极连接接收输入信号的同相输入端、集电极接地的PNP晶体管，I1是连接在电源电位结点VCC与晶体管Q1的发射极之间、向PNP晶体管Q1的发射极供给恒定电流i1的恒流源。如所周知，由场效应管构成，与PNP晶体管Q1组合构成第1输入缓冲器。
Q6是基极连接输出端、集电极接地的PNP晶体管，是具有与PNP晶体管Q1相同特性的晶体管。13是连接在电源电位结点VCC与晶体管Q6的发射极之间、向PNP晶体管Q6的发射极供给恒定电流i3的恒流源。如所周知，由场效应管构成，与PNP晶体管Q6组合构成第2输入缓冲器。
一种运算放大器具有：在其控制极上接收输入信号、其一个主极与第1电源电位结点连接的第1晶体管Q2；具有在其控制极上接收输出信号、其另一主极与第1晶体管的另一主极连接的第2晶体管Q3且该第2晶体管的另一主极成为输出结点的差动对晶体管；一个主极和控制极与该差动对晶体管的输出结点连接、另一主极与第1电源电位结点连接的第3晶体管Q5；具有其控制极与第3晶体管的控制极连接、其另一主极与第1电源电位结点连接的第4晶体管Q7且该第4晶体管的一个主极成为输出结点的电流反射镜电路；其一个主极与输出端连接、另一主极与第1电源电位结点连接、控制电极与电流反射镜电路的输出结点连接的第5晶体管Q8；以及连接在电流镜电路的输出结点和输出端之间的电容性元件。
Q2是在基极通过上述第1缓冲器接收向同相输入端+输入的信号、集电极接地的PNP晶体管，其基极与Q1的发射极连接。Q3是在基极通过上述第2缓冲器接收在上述输出端(与输出端直接连接的反相输入端)上出现的信号、其发射极连接PNP晶体管Q2的发射极的PNP晶体管，其基极与PNP晶体管Q6的发射极连接，与PNP晶体管Q2组合构成差动对晶体管，集电极成为差动对晶体管的输出结点。该晶体管Q3具有与PNP晶体管Q2相同的特性，加在基极上的电位与加在PNP晶体管Q2的基极上的电位相同时，集电极电流即差动对晶体管Q3的输出电流具有与PNP晶体管Q2的集电极电流相同的值。
I2是连接在上述电源电位结点VCC和PNP晶体管Q2及Q3公共连接的发射极之间、向PNP晶体管Q2及Q3的发射极供给恒定电流i2的恒流源。如所周知，由场效应管构成。
Q5是集电极连接上述差动对晶体管的输出结点即PNP晶体管Q3的集电极、基极连接集电极的NPN晶体管，R1是连接在该NPN晶体管Q5的发射极和接地结点之间的电阻元件。
Q7是基极与NPN晶体管Q5的基极连接的NPN晶体管，它与NPN晶体管Q5构成电流反射镜电路，集电极成为电流反射镜电路的输出结点，与NPN晶体管Q5的集电极电流比为n∶1，就是说，与NPN晶体管Q5的集电极电流对应流过1/n的集电极电流。R2是连接在NPN晶体管Q7的发射极的接地结点之间电阻元件，电阻比为1∶n，即，是电阻元件R1的电阻值的n倍。
I4是连接在上述电源电位结点VCC和NPN晶体管Q7的集电极之间、向NPN晶体管Q7的集电极供给恒定电流i4的恒流源。如所周知，由场效应管构成，当同相输入端+的电位和晶体管Q6的基极所连接的反相输入端的电位相同时，为了不抵消，设定恒定电流i4为恒流源I2的恒定电流i2的1/2n倍，即i2＝2×i2’＝2×n×i4。
Q8是基极连接电流反射镜电路的输出结点、即NPN晶体管的集电极、集电极连接上述输出端、发射极接地的作为输出用晶体管的NPN晶体管，I5是连接在上述电源电位结点VCC和该NPN晶体管Q8的集电极之间、向NPN晶体管Q8的集电极供给恒定电流i5的恒流源。如所周知，由场效应管构成。
C1是连接在电流反射镜电路的输出结点即NPN晶体管Q7的集电极和上述输出端即NPN晶体管Q8的集电极之间的电容性元件。
其次，说明这样构成的运算放大器的工作情况。首先说明当同相输入端+的电位和输出端(即晶体管Q3的基极)的电位相同时即工作稳定时的情况。这时，数值相同的电位加在构成差动对晶体管的PNP晶体管Q2及Q3的基极上，PNP晶体管Q2及Q3的集电极电流值相同、即为由恒流源I2供给的恒定电流i2的1/2的电流。
因PNP晶体管Q3的集电极电流i2’为1/2×i2，所以NPN晶体管Q5的集电极电流也为1/2×i2，NPN晶体管Q7的集电极电流为1/2×i2×1/n。
流过NPN晶体管Q7的集电极的电流为i2的1/2n倍，从恒流源I4供给的恒定电流i4也为i2的1/2n倍，因此，既不从恒流源I4向NPN晶体管Q8及电容性元件C1流入电流，也不从NPN晶体管Q7流出电流。
因此，NPN晶体管Q7持续保持同一状态、保持输出端的电位，同时输出端既无输出的电流，也无输入的电流。
在这种状态下，当收到输入信号、同相输入端+的电位突然比输出端的电位高时，即输入信号为数字信号而从低变为高时，动作如下。
即，同相输入端+的电位从低变为高时，该电位变化通过第1输入缓冲器传给构成差动对晶体管的PNP晶体管Q2的基极。其结果，PNP晶体管Q2的基极的电位变得比PNP晶体管Q3的基极的电位高，所以PNP晶体管Q2的导通度比PNP晶体管Q3的导通度低，流入PNP晶体管Q2的集电极电流变为比1/2×i2小的(1/2×i2-a)，流入PNP晶体管Q3的集电极电流变为比1/2×i2大的(1/2×i2+a)。这里，a表示电流的增减量。
因PNP晶体管Q3的集电极电流i2’为(1/2×i2+a)，所以NPN晶体管Q5的集电极电流也为(1/2×i2+a)，NPN晶体管Q7的集电极电流变为(1/2×i2+a)×1/n。
因流过NPN晶体管Q7的集电极的电流为(1/2×i2+a)×1/n，所以流过NPN晶体管Q7的集电极的电流比从恒流源I4供给的恒定电流i4大a/n，构成该差值a/n的电流由NPN晶体管Q8的基极及电容性元件C1流出的电流补充。
其结果，NPN晶体管Q8的导通度变低，输出端的电位上升，同时从恒流源I5供给的恒定电流i5的一部分从输出端流出。伴随该输出端电位的上升，该电位的变化通过第2输入缓冲器传给构成差动对晶体管的PNP晶体管Q3的基极。上述动作一直进行到PNP晶体管Q3的基极的电位与PNP晶体管Q2的基极电位相同为止。
PNP晶体管Q3的基极电位和PNP晶体管Q2的基极电位相同后，变成以上说明过的状态，同相输入端+的电位和输出端的电位变得相同，输出端的电位保持与同相输入端+的电位即与输入信号的电位相同的值，从输出端流出的电流也变成流入输入端的电流。因此，输入信号从低变为高，从输出端以规定的通过速率输出从低变为高的数字信号，输入信号作为输出信号传输。
另一方面，接收输入信号后，同相输入端+的电位比输出端的电位低时，即输入信号为数字信号，从高变为低时，如下动作。即，同相输入端+的电位从高变低后，该电位变化通过第1输入缓冲器传给构成差动对晶体管的PNP晶体管Q2的基极。其结果是PNP晶体管Q2的基极电位变得比PNP晶体管Q3的基极电位高，因此PNP晶体管Q2的导通度变得比PNP晶体管Q3的导通度高，流过PNP晶体管Q2的集电极电流变为比1/2×i2大的(1/2×i2+a)，流过PNP晶体管Q3的集电极电流变为比1/2×i2小的(1/2×i2-a)。
PNP晶体管Q2的集电极电流i2’为(1/2×i2-a)，所以NPN晶体管Q5的集电极电流也变为(1/2×i2-a)NPN晶体管Q7的集电极电流变为(1/2×i2-a)×1/n。
因流过NPN晶体管Q7的集电极的电流变为(1/2×i2-a)×1/n×i2，所以流过NPN晶体管Q7的集电极的电流比从恒流源I4供给的恒定电流i4小a/n，构成该差值a/n的电流成为从恒流源I4流入NPN晶体管Q8的基极及电容性元件C1的电流。
其结果，NPN晶体管Q8的导通度变高，使输出端的电位下降，同时从输出端流入电流。伴随该输出端电位的下降，该电位的变化通过第2输入缓冲器传给构成差动对晶体管的PNP晶体管Q3的基极。上述动作一直进行到PNP晶体管Q3的基极电位与PNP晶体管Q2的基极电位相同为止。
当PNP晶体管Q3的基极电位与PNP晶体管Q2的基极电位相同时变成以上说明过的状态，变成同相输入端+的电位和输出端的电位相同，输出端的电位保持与同相输入端+的电位即输入信号的电位相同的值，从输出端流出的电流成为流入输出端的电流。因此，输入信号从高变低时，从输出端以规定的通过速率输出从高变低后的数字信号。
这样，输入信号从高变低时，PNP晶体管Q2的发射极电位暂时下降，在PNP晶体管Q3的基极—发射极之间及PNP晶体管Q6的基极—发射极之间加一反向偏压，则瞬时流过由PNP晶体管Q3产生的反向偏流，但因该反向偏流通过PNP晶体管Q2流入接地结点，因此对作为差动对晶体管及输出晶体管的NPN晶体管Q8没有任何影响，所以对应于输入信号从高变低，输出端从高变低。
在这样构成的运算放大器中，由于能具有通过速率，所以即使比规定频率高的频率输入同相输入端+，也能不输出，因而能消除高频噪声。
具体地说，这样构成的运算放大器中的截止频率f可由下式求出。
f＝I4/{2CV·exp(-3/20)}
式中，V为输入电压，C为电容器C1的电容量，且设R1＝R2＝0Ω，晶体管Q5的尺寸和晶体管Q7的尺寸相同(n＝1时)。
这时，为了获得低截止频率，必须使PNP晶体管Q1、Q2、Q3及Q6的开关速度比通过速率快。因此，在上述运算放大器中，设定来自恒流源I1、I2及I3的恒流i1、i2及i3的值，以使PNP晶体管Q1、Q2、Q3及Q6的开关速度比通过速率快。
如使构成电流反射镜电路的晶体管Q5与晶体管Q7的电流反射镜比率n∶1的n大于1，则恒流源I4的恒定电流i4的值减小，因而即使截止频率减低，但可以加大恒流源I2的恒定电流i2的值，所以能使PNP晶体管Q1、Q2、Q3及Q6的开关速度比通过速率更快。
由上述可知，在上述运算放大器中，能将在输入到同相输入端+上的数字输入信号上叠加的比规定的频率高的频率除去后作为数字输出信号从输出端输出，而且，不需要具有大容量值的电容器，所以能除去噪声，传输数字信号。该运算放大器能适合于半导体集成电路化的数字信号传递电路及消除噪声电路，而且，即使输入信号从高到低急剧变化，也能使输出端不受来自输入端的该变化的影响。
而且，在上述运算放大器中，即使在将模拟信号输入同相输入端+的情况下，即使该输入信号上叠加了噪声，如图13所示，不受噪声的影响，能从输出端输出除去噪声后的模拟信号，因此该运算放大器能直接用作噪声滤波器或噪声消除电路。
实施形态2：
图2是表示本发明的实施形态2的运算放大器的图。图2是将图1中的PNP晶体管Q2、Q3换成NPN晶体管后构成的运算放大器。由于将PNP晶体管换成NPN晶体管，所以电路中其它PNP晶体管也被换成NPN晶体管，电源的位置从电源侧移到接地侧，这是专业人员所熟知的，说明从略。
在该实施形态2中，构成差动对晶体管的晶体管由NPN晶体管构成，因此也可除去实施形态1中的第1及第2输入缓冲电路，NPN晶体管Q2的基极直接连接同相输入端+，NPN晶体管Q3的基极直接连接输出端(反相输入端)。
这样构成的运算放大器与实施形态1所示的运算放大器的动作相同，有同样的效果。在表示实施形态2的图2中，与表示实施形态1的图1中的符号相同的符号表示同一或相当的部分，具有同样的功能。
实施形态3：
图3是表示本发明的实施形态3的运算放大器的图。图3是将图1中的PNP晶体管Q2、Q3换成P沟道MOS晶体管，而将NPN晶体管Q5、Q7、Q8换成N沟道MOS晶体管的运算放大器。同样，如通常所知，恒流源I2、I4及I5也由MOS晶体管构成。
在该实施形态3中，构成差动对晶体管的晶体管由P沟道MOS晶体管构成，所以可除去实施形态1中的第1及第2输入缓冲电路，P沟道MOS晶体管Q2的基极直接连接同相输入端+，而P沟道MOS晶体管Q3的基极直接连接输出端(反相输入端)。
这样构成的运算放大器与实施形态1所示的运算放大器的动作相同，有同样的效果。在表示实施形态3的图3中，与表示实施形态1的图1中的符号相同的符号表示同一或相当的部分，具有同样的功能。
实施形态4：
图4是表示本发明的实施形态4的运算放大器的图。与实施形态2采用场效应管作为晶体管不同，实施形态4采用MOS晶体管。就是说，将实施形态2中的NPN晶体管Q2及Q3换成N沟道MOS晶体管。同样，如通常所知，恒流源I2、I4及I5也由MOS晶体管构成。
这样构成的运算放大器与实施形态2所示的运算放大器的动作相同，有同样的效果。在表示实施形态4的图4中，与表示实施形态2的图2中的符号相同的符号表示同一或相当的部分，具有同样的功能。
实施形态5：
图5是表示本发明的实施形态5的运算放大器的图。图5是换成具有与图1中的PNP晶体管Q2、Q3相同特性的多个(在该实施形态5中为4个PNP晶体管)并联PNP晶体管，将并联PNP晶体管Q3中的一个PNP晶体管的集电极作为差动对晶体管的输出结点，与NPN晶体管Q5的集电极连接，将其余的全部PNP晶体管的集电极接地。其它方面与图1所示的实施形态1相同。
由于采用这种结构，当同相输入端+的电位和输出端的电位相同时，即工作稳定时，并联PNP晶体管Q2及Q3的集电极电流值相同，即变为由恒流源供给的恒定电流i2的1/2的值。由于流过构成并联PNP晶体管Q3的PNP晶体管的电流均等，所以流过并联PNP晶体管Q3中的NPN晶体管Q5的集电极连接的PNP晶体管的集电极的电流i2’在该实施例5的情况下为1/2×i2的1/4。
因此，NPN晶体管Q5的集电极电流也为1/2×i2的1/4，流过NPN晶体管Q7的集电极电流为1/2×i2×1/4×1/n，恒流源I4的恒定电流i4的值变为1/2×i2×1/4×1/n。
其结果，在该实施例5中，将恒定电流源I2的恒流i2的值和恒流源I4的恒定电流i4的值之比取得较大，为8n比1，使恒流源I4的恒定电流i4的值减小，使截止频率高，而且使恒流源I2的恒流i2的值增大，能使PNP晶体管Q1、Q2、Q3及Q6的开关速度比通过速率快。其它方面具有与实施形态1相同的效果。
实施形态6：
图6是表示本发明的实施形态6的运算放大器的图。图6是将图5中的并联晶体管换成多集电极的晶体管，其动作与图5所示的实施例5的运算放大器相同。在图6中，晶体管Q2、Q3为多集电极的，只将Q3的一个集电极与Q5的集电极连接。在该实施形态6也具有与实施形态5相同的效果。
实施形态7：
图7是表示本发明的实施形态7，表示即使产生叠加了噪声的数字信号也能将噪声除去而传送数字信号的数字信号传输电路。本实施形态7的发明不仅能作为适合于半导体集成电路化的数字信号传输电路用，而且具有作为除噪电路或数字信号滤波器的功能。
在图7中，10是数字输入信号输入到同相输入端+、其反相输入端连接其输出端、具有规定通过速率的有电压输出器功能的运算放大器，将输入信号上叠加的噪声除去。该运算放大器10可使用例如实施形态1至6所示的运算放大器。
20是同相输入端+连接运算放大器10的输出端、基准电压(比较电压)Vref2加在反相输入端-、并在输出端输出除去了噪声的数字输出信号的比较器。该比较器20是具有波形整形功能的通常使用的比较器，运算放大器10由场效应管构成时，比较器就用场效应管构成，而运算放大器10由MOS晶体管构成时，就用MOS晶体管构成，与运算放大器10一起组装在一个半导体集成电路中。
其次，说明这样构成的电路的动作。首先，作为输入信号输入低及高电平的数字信号后，由于运算放大器10是电压输出器式的，所以将与输入信号电位的低及高相同的数字信号输出到输出端。在同相输入端+接收该低及高的数字信号的比较器20，将其与在反相输入端-接收的基准电压Vref2进行电压比较，比基准电压低时，输出低数字信号，高时输出高数字信号，即输出以输入信号为根据的低及高的数字信号。
当输入信号从低到高变化时，运算放大器10如实施形态1至6所述动作，在其输出端以规定的通过速率输出从低到高变化的输出信号。当运算放大器10的输出从低到高变化时，则二当运算放大器10的输出升到基准电压Vref2，则比较器20的输出就急剧地从低升到高，输出高的数字信号。
而当输入信号从高到低变化时，运算放大器10如实施形态1至6所述动作，在其输出端以规定的通过速率输出从高到低变化的输出信号。当运算放大器10的输出从高到低变化时，则一当运算放大器10输出降到基准电压Vref2，比较器20的输出就急剧地从高降到低，输出低的第2数字信号。
而且，如上所述，由于运算放大器10具有规定的通过速率，所以即使例如输入信号高时叠加了变低的噪声、或低时叠加了变高的噪声，如果噪声在规定的频率以上，则噪声对运算放大器10的输出无影响。即使运算放大器10的输出端的输出多少有些变化，但如果变化不超过加在比较器20上的基准电压Vref2，则比较器20的输出不受噪声的影响。
因此，即使产生叠加了噪声的数字信号，即使输入叠加了噪声的数字信号，也能除去噪声后传送数字信号，而且能获得适合于半导体集成电路化的数字信号传输电路。
实施形态8：
图8及图9表示本发明的实施形态8，表示即使输入叠加了噪声的数字信号，也能除去噪声后传送数字信号，而且能获得适合于半导体集成电路化的数字信号传输电路。在图8中，20是其输出端连接其同相输入端+、第2基准电压(比较电压)Vref2加在反相输入端-、除去了噪声的数字输出信号被输出到输出端的比较器。是具有波形整形功能的通常使用的比较器，运算放大器10由场效应管构成时，比较器就用场效应管构成，而运算放大器10由MOS晶体管构成时，就用MOS晶体管构成，与运算放大器10一起组装在一个半导体集成电路中。
运算放大器10的结构如图9所示。即，在图9中，Q2是在基极上接收输入到同相输入端+的输入信号、集电极成为输出结点的接地的PNP晶体管，Q3是在基极上接收加在反向输入端-的第1基准电压Vref1、发射极连接PNP晶体管Q2的发射极的PNP晶体管，与PNP晶体管Q2组合构成差动对晶体管。晶体管Q3具有与PNP晶体管Q2相同的特性，当加在其基极上的电位与加在PNP晶体管Q2的基极上的电位相同时，集电极电流与差动对晶体管的输出电流即PNP晶体管Q2的集电极电流值相同。
I2是连接在上述电源电位结点VCC和PNP晶体管Q2及Q3公共连接的发射极之间、向PNP晶体管Q2及Q3的发射极供给恒定电流i2的恒流源。如通常所知，由场效应管构成。
Q5是集电极连接上述PNP晶体管Q3的集电极、基极连接集电极、发射极接地的NPN晶体管、具有作为电流反射镜电路的输入侧晶体管的功能。Q7的集电极连接差动对晶体管的输出结点即PNP晶体管Q2的集电极、基极NPN晶体管Q5的基极、在与该NPN晶体管Q5之间构成电流发射镜电路、具有作为电流发射镜电路的输出侧晶体管的功能且集电极成为电流镜电路的输出结点。在该实施形态8中，晶体管Q7具有与NPN晶体管Q5相同的特性，电流反射镜比为1∶1。
Q8是基极连接上述电流反射镜电路的输出结点、即NPN晶体管Q7的集电极、集电极连接输出端a、发射极接地的作为输出用晶体管的NPN晶体管。I5是连接在上述电源电位结点VCC和晶体管Q8的集电极之间、向晶体管Q8的集电极供给恒定电流i5的恒流源，如所周知，由场效应管构成。C1是连接在电流反射镜电路的输出结点即NPN晶体管Q7的集电极和上述输出端即NPN晶体管Q8的集电极之间的电容性元件。
其次，说明这样构成的电路的工作情况。首先，作为输入信号输入低数字信号后，运算放大器10对低数字信号和第1基准电压Vref1进行比较，由于输入信号比第1基准电压Vref1低，所以将低数字信号输出到输出端a。
即，低电平电位被供给构成差动对晶体管的PNP晶体管Q2，比低电平电位高的第1基准电压Vref1被供给PNP晶体管Q3的基极，所以PNP晶体管Q2的导通度比PNP晶体管Q3的导通度高，流过PNP晶体管Q2的集电极电流变为比1/2×i2大的(1/2×i2+a)。流过PNP晶体管Q3的集电极电流变为比1/2×i2小的(1/2×i2-a)。
其结果，PNP晶体管Q2的集电极电流为(1/2×i2+a)，NPN晶体管Q7的集电极电流为(1/2×i2-a)，所以两者之差2a的电流是流入NPN晶体管Q8的基极及电容性元件C1的电流。因此，NPN晶体管Q8的导通度变高(电阻值变低)，使输出端a的电位下降，同时从输出端a输入电流。于是，输出端a变成低电平。
在同相输入端+输入来自输入端a的低数字信号的比较器20，将该信号与在反相输入端-接收的比低电平电位高的第2基准电压Vref2进行电压比较，输出低数字信号，即输出以输入信号为基准的低数字信号。
作为输入信号输入高数字信号后，运算放大器10对高数字信号和第1基准电压Vref1进行比较，由于输入信号比第1基准电压Vref1高，所以将高数字信号输出到输出端a。
即，低电平电位被送给构成差动对晶体管的PNP晶体管Q2，比高电平电位低的第1基准电位Vref1被送给PNP晶体管Q3的基极，因此PNP晶体管Q2的导通度比PNP晶体管Q3的导通度低，流过PNP晶体管Q2的集电极电流变为比1/2×i2小的(1/2×i2-a)，流过PNP晶体管Q3的集电极电流变为比1/2×i2大的(1/2×i2+a)。
因流过PNP晶体管Q3的集电极电流成为NPN晶体管Q5的集电极电流，所以NPN晶体管Q7的集电极电流与PNP晶体管Q3的集电极电流值相同，即为1/2×i2+a。
其结果，PNP晶体管Q2的集电极电流为1/2×i2-a，NPN晶体管Q7的集电极电流为1/2×i2+a，其差2a的电流成为从NPN晶体管Q8的基极及电容性元件C1输入的电流。因此，NPN晶体管Q8的导通度变低(电阻值变高)，使输出端a电位上升，同时从输出端a流出电流。于是输出端a变为高电平
同相输入端+输入来自输入端a的高数字信号的比较器20，将该信号与在反相输入端—接收的比高电平电位低的第2基准电压Vref2进行比较，输出高数字信号，即输出以输入信号为基准的高数字信号。
同相端的输入信号从低变高时，运算放大器10对从高变低的信号和第1基准电压Vref1进行比较，伴随输入信号电位的变化，构成差动对晶体管的PNP晶体管Q2的导通度降低，其集电极电流减小，使PNP晶体管Q3的导通度升高，其集电极电流增大。其结果是流入NPN晶体管Q8的基极及电容性元件C1的电流只减小差值2a，最后从NPN晶体管Q8的基极及电容性元件C1输入该差值2a。
因此，NPN晶体管Q8的导通度变低(电阻值变高)，使输出端a电位上升，同时从输出端a流出电流。于是，以规定的通过速率将从低变高的输出信号输出到输出端a，最后输出端a变为高电平。
当运算放大器10的输出从低变高时，一当运算放大器10的输出升到基准电压Vref2，则比较器20的输出就急剧地从低升到高，输出高的数字信号。
而如同相输入信号从高到低变化时，运算放大器10对从高到低变化的输入信号和第1基准电压Vref1进行比较，随着输入信号的电位变化，构成差动对晶体管的PNP晶体管Q2的导通度升高，其集电极电流增大，PNP晶体管Q3的导通度降低，其集电极电流减小。
其结果是，从NPN晶体管Q8及电容性元件C1流入的电流只减小差值2a，最后使差值2a的电流流入NPN晶体管Q8及电容性元件C1。因此，PNP晶体管Q8的导通度变高(电阻值变低)，使输出端a的电位降低，同时从输出端a流入电流。于是，以规定的通过速率将从高变低的输出信号输出到输出端a，最后输出端a变为低电平。
运算放大器10的输出从高变低时，一当运算放大器10的输出降到基准电压Vref2，则比较器20的输出就从高急剧降低，输出低数字信号。而且，由于运算放大器10具有规定的通过速率，所以即使例如输入信号高时叠加了变低的噪声、或低时叠加了变高的噪声，如果噪声在规定的频率以上，则噪声对运算放大器10的输出无影响。即使运算放大器10的输出端的输出多少有些变化，但如果变化不超过加在比较器20上的基准电压Vref2，则比较器20的输出不受噪声的影响。
因此，即使产生叠加了噪声的数字信号，即使输入叠加了噪声的数字信号，也能除去噪声后传送数字信号，而且能获得适合于半导体集成电路化的数字信号传输电路。
这样，关于能消除噪声的问题，用图17(附图)更详细地说明了输入信号高时叠加了变低的噪声的情况。即，如图17(附图)(a)所示，输入信号为高电平时，如果叠加变低的噪声，则如图17(b)所示，伴随输入信号中噪声从高到低的变化，运算放大器10的输出也以规定的通过率从高向低变化，此后，伴随输入信号的噪声从低变为高，运算放大器10的输出也以规定的通过速率从低向高变化。
可是，由运算放大器10的输出中出现的噪声引起的电位变化只要不低于第2基准电压Vref2，比较器20的输出就不会受任何噪声的影响，能获得消除了噪声的输出信号。例如输入了电压为0～5V、频率约为3.5MHz的噪声时，为了将其消除，在图15的现有电路中，必须C×R＝2×10-7，这里如设R＝2KΩ，则电容器的容量必需为C＝100p。在本发明中，图9中如设定I2＝10μ晶体管，则电容器C1的值为0.56即可。这时通过减小比较电路或运算放大器内的偏流I2的值，也能使电容器C1的值小。
实施形态9：
图10是表示本发明的实施形态9的电路图，该实施形态9与实施形态8不同之处在于在实施形态8中的晶体管使用场效应管，而在实施形态9中则使用MOS晶体管。就是说，将实施形态8中的PNP晶体管Q2及Q3换成P沟道MOS晶体管Q2及Q3，将NPN晶体管Q5、Q7及Q8换成N沟道MOS晶体管Q5、Q7及Q8。同样，如通常所知，恒流源I2及I5也由MOS晶体管构成。
在这样的结构中与实施形态8所示的结构的动作相同，有同样的效果。在表示实施形态9的图10中，与表示实施形态8的图9中的符号相同的符号表示同一或相当的部分，具有同样的效果。
实施形态10：
图11是表示本发明的实施形态10，表示即使产生叠加了噪声的数字信号，即使输入叠加了噪声的数字信号，也能将噪声除去而传送数字信号，适合于半导体集成电路化的数字信号传递电路，改变了实施形态8中的运算放大器10的结构，其它方面与实施形态8相同。
在图11中，Q2是在基极接收输入到同相输入端+的输入信号、集电极接地的PNP晶体管，Q3是在基极接收加到反相输入端—的第一基准电压(比较电压)Vref1、发射极与PNP晶体管Q2的发射极连接的PNP晶体管，与PNP晶体管Q2组合构成差动对晶体管，其集电极成为差动对晶体管的输出结点。晶体管Q3具有与PNP晶体管Q2相同的特性，当加在基极上的电位与加在PNP晶体管Q2的基极上的电位相同时，集电极电流即差动对晶体管的输出电流与PNP晶体管Q2的集电极电流值相同。
I2是连接在上述电源电位结点VCC和PNP晶体管Q2及Q3公共连接的发射极之间、向PNP晶体管Q2及Q3的发射极供给恒定电流i2的恒流源。如所周知，由场效应管构成。
Q5是其集电极连接上述差动对晶体管的输出结点即PNP晶体管Q3的集电极、基极连接集电极、发射极接地的NPN晶体管，构成电流反射镜电路的输入侧晶体管。
Q7是基极与NPN晶体管Q5的基极连接、发射极接地的NPN晶体管，与NPN晶体管Q5组合构成电流反射镜电路，构成电流反射镜电路的输出侧晶体管，集电极成为电流镜电路的输出结点，与NPN晶体管Q5的集电极电流比为n∶1，就是说，与NPN晶体管Q5的集电极电流对应流过1/n的集电极电流。
I4是连接在上述电源电位结点VCC和NPN晶体管Q7的集电极之间、向NPN晶体管Q7的集电极供给恒定电流i4的恒流源。如所周知，由场效应管构成，恒定电流i4为恒定电流i2的1/2n倍。
Q8是基极连接电流反射镜电路的输出结点、即NPN晶体管Q7的集电极、集电极连接上述输出端a、发射极接地的作为输出用晶体管的NPN晶体管，I5是连接在上述电源电位结点VCC和该晶体管Q8的集电极之间、向NPN晶体管Q8的集电极供给恒定电流i5的恒流源。如所周知，由场效应管构成。
C1是连接在电流反射镜电路的输出结点即NPN晶体管Q7的集电极和上述输出端a即NPN晶体管Q8的集电极之间的电容性元件。
其次，说明这样构成的电路的工作情况。首先，作为在同相端子上的输入信号输入低数字信号后，运算放大器10对高数字信号和第1基准电压Vref1进行比较，由于晶体管Q2的基极的输入信号比第1基准电压Vref1高，所以将低数字信号输出到输出端a。即，低电平电位被供给构成差动对晶体管的PNP晶体管Q2，比低电平电位高的第1基准电压Vref1被供给PNP晶体管Q3的基极，所以PNP晶体管Q2处于导通状态，PNP晶体管Q3处于非导通状态，集电极电流不流过PNP晶体管Q3，所以电流也不流过NPN晶体管Q5及NPN晶体管Q7。
其结果，恒流源I4的恒定电流i4(＝i2/2n)成为流入NPN晶体管Q8的基极及电容性元件C1的电流。这时的恒定电流i4成为电容性元件C1的充电电流，决定从低到高的通过速率。
因此，NPN晶体管Q8的导通度变高(电阻值变低)，使输出端a电位下降，同时从输出端a流入电流。于是，输出端a变为低电平。在同相输入端+接受来自输入端a的低数字信号的比较器20，将该信号与比在反相输入端—接收的比低电平电位高的第2基准电压Vref2进行比较，输出低数字信号。
作为输入信号将高数字信号输入到同相端后，运算放大器10对晶体管Q2的基极上的低数字信号和第1基准电压Vref1进行比较，由于晶体管Q2的输入信号比第1基准电压Vref1低，所以最后将高数字信号输出到输出端a。
即，低电平电位被送给构成差动对晶体管的PNP晶体管Q2，比高电平电位低的第1基准电位Vref1被送给PNP晶体管Q3的基极，因此PNP晶体管Q2呈非导通状态，PNP晶体管Q3呈导通状态，成为流过PNP晶体管Q3的集电极电流i2。
因流过PNP晶体管Q3的集电极电流成为NPN晶体管Q5的集电极电流，所以NPN晶体管Q7的集电极电流变成PNP晶体管Q3的集电极电流的1/n倍，即为i2×1/n。
其结果，PNP晶体管Q7的集电极电流i2×1/2n成为从NPN晶体管Q8的集电极及电容性元件C1输入的电流。该电流i2×1/2n成为电容性元件C1的放电电流，决定从高到低的通过速率。
因此，NPN晶体管Q8的导通度变低(电阻值变高，也可为非导通状态)，使输出端a的电位上升。于是输出端a变成高电平。
在同相输入端+接收来自输入端a的高数字信号的比较器20，将该信号与在反相输入端—接收的比高电平电位低的第2基准电压Vref2进行电压比较，输出高数字信号，即输出以输入信号为基准的高数字信号。
同相端的输入信号从低变高时，运算放大器10的晶体管Q2的基极电位从高变低的输入信号和第1基准电压Vref1相比较，伴随输入信号电位的变化，使构成差动对晶体管的PNP晶体管Q2从导通状态变为非导通状态，使PNP晶体管Q3从非导通状态变为导通状态。其结果是从NPN晶体管Q8的基极及电容性元件C1输入i2/2n。
因此，NPN晶体管Q8的导通度变低(电阻值变高，也可是非导通状态)，使输出端a电位上升，同时从输出端a流出电流。于是，以规定的通过速率(由电容性元件C1的放电时间决定)将从低变高的输出信号输出到输出端a，最后输出端a变为高电平。
运算放大器10的输出从低变高时，一当运算放大器10的输出升到基准电压Vref2，则比较器20的输出就从低急剧升高，输出高数字信号。
当同相端的输入信号从高变低时，运算放大器10的晶体管Q2的基极电位从高变低的输入信号和第1基准电压Vref1相比较，伴随输入信号电位的变化，使构成差动对晶体管的PNP晶体管Q2从非导通状态变为导通状态，使PNP晶体管Q3从导通状态变为非导通状态。其结果是从NPN晶体管Q8的基极及电容性元件C1输入i2/2n。
因此，晶体管Q8的导通度变高(电阻值变低)，使输出端a电位下降，同时从输出端a流入电流。于是，以规定的通过速率(由电容性元件C1的放电时间决定)将从高变低的输出信号输出到输出端a，最后输出端a变为低电平。
运算放大器10的输出从低变高时，一当运算放大器10的输出降到基准电压Vref2，则比较器20的输出就从高急剧降低，输出低数字信号。
该输入信号从高变低时，在运算放大器10中，PNP晶体管Q2的发射极电位暂时下降，反向偏压加在PNP晶体管Q3的基极—发射极之间，由PNP晶体管Q3产生的反向偏流通过PNP晶体管Q2流入接地结点，因此对电流反射镜电路及作为输出晶体管的NPN晶体管Q8没有任何影响，所以运算放大器10的输出随输入信号从高到低的变化而从高到低变化。
而且，由于运算放大器10具有规定的通过速率，所以即使输入信号高时叠加了变低的噪声、或低时叠加了变高的噪声，如果噪声在规定的频率以上，则噪声对运算放大器10的输出无影响。而且，由于将构成差动对晶体管、用于输入输入信号的PNP晶体管Q2的集电极接地，而将PNP晶体管Q3的集电极作为差动对晶体管的输出结点，所以同相端的输入信号从高变低时能抑制PNP晶体管Q3产生的反向偏流的影响，能充分消除噪声，另外，即使运算放大器10的输出端的输出多少有些变化，但如果变化不超过加在比较器上的基准电压Vref2，则比较器20的输出不受噪声的任何影响。
因此，即使输入叠加了噪声的数字信号，也能除去噪声后传送数字信号，能获得适合于半导体集成电路化的数字信号传输电路。
这样，关于能消除噪声的问题，用图14更详细地说明了输入信号高时叠加了变低的噪声的情况。即，如图14(a)所示，输入信号为高电平时，如果叠加变低的噪声，侧如图14(b)所示，伴随输入信号中噪声从高到低的变化，运算放大器10的输出也受若干影响，以规定的通过率从高向低变化，此后，伴随输入信号的噪声从低变为高，运算放大器10的输出也以规定的通过速率从高向低变化。
这时，噪声的脉冲时间和运算放大器10的输出电压降V如下式所示。
C1×V＝i4×t
例如，设i4＝10μA晶体管，C1＝10pF，t＝10ns时，电压降V为0.01V。因此，第2基准电压的设定非常容易，运算放大器10的输出中出现的由噪声引起的电位变化只要不低于比第2基准电压Vref2，比较器20的输出不受任何噪声的影响，能获得除去了噪声的输出信号。
在运算放大器10中，噪声的截止频率可用与实施形态1中说明过的同一方式求得，从低到高的上升时间和从高到低的下降时间可由恒流源I2的恒定电流i2和恒流源I4的恒定电流i4设定，在实施形态9中，有i4＝2×i2的关系，则下降时间和上升时间相同。
如果使构成电流反射镜电路的晶体管Q5和晶体管Q7的电流反射镜比n∶1中的n大，则能使恒流源I4的恒定流i4的值低，即使截止频率低，也能使恒流源I2的恒定流i2大，则能使PNP晶体管Q1、Q2、Q3及Q6的开关速度比通过速率快。
实施形态11：
图12是表示本发明的实施形态11的电路图，该实施形态11与实施形态10不同之处在于在实施形态10中的晶体管使用场效应管，而在实施形态11中则使用MOS晶体管。就是说，将实施形态10中的NPN晶体管Q5、Q7及Q8换成N沟道MOS晶体管Q5、Q7及Q8。同样，如通常所知，恒流源I2、I4及I5也由MOS晶体管构成。
在这样的结构中与实施形态8所示的结构的动作相同，有同样的效果。在表示实施形态11的图12中，与表示实施形态10的图11中的符号相同的符号表示同一或相当的部分，具有同样的效果。

Claims (15)

1.一种运算放大器，其特征在于：备有：在其控制极上接收输入信号、其一个主极与第1电源电位结点连接的第1晶体管；具有在其控制极上接收输出信号、其另一主极与第1晶体管的另一主极连接的第2晶体管且该第2晶体管的另一主极成为输出结点的差动对晶体管；一个主极和控制极与该差动对晶体管的输出结点连接、另一主极与第1电源电位结点连接的第3晶体管；具有其控制极与第3晶体管的控制极连接、其另一主极与第1电源电位结点连接的第4晶体管且该第4晶体管的一个主极成为输出结点的电流反射镜电路；其一个主极与输出端连接、另一主极与第1电源电位结点连接、控制电极与电流反射镜电路的输出结点连接的第5晶体管；以及连接在电流镜电路的输出结点和输出端之间的电容性元件。
2.根据权利要求1所述的运算放大器，其特征在于：上述第1晶体管的控制极在控制极上接收输入信号，其一个主极与连接在第1电源电位结点上的第6晶体管的另一主极连接，接收上述输入信号；上述第2晶体管的控制极其控制极与输出端连接，其一个主极与连接在第1电源电位结点上的第7晶体管的另一主极连接，接收输出信号。
3.根据权利要求1或2任意一项所述的运算放大器，其特征在于：上述第1及第2晶体管是PNP场效应管，第3至第5晶体管是NPN晶体管，各晶体管的一个主极为集电极，另一主极为发射极，控制极为基极，第1电源电位结点为接地电位。
4.根据权利要求1所述的运算放大器，其特征在于：上述第1及第2晶体管是NPN场效应管，第3至第5晶体管是PNP晶体管，各晶体管的一个主极为集电极，另一主极为发射极，控制极为基极，电源电位加在第1电源电位结点上。
5.根据权利要求1所述的运算放大器，其特征在于：上述第1及第2晶体管是P沟道MOS晶体管，第3至第5晶体管是N沟道MOS晶体管，第1及第2各晶体管的一个主极为漏极，另一主极为源极，控制极为栅极，第3至第5各晶体管的一个主极为漏极，另一主极为源极，控制极为栅极，第1电源电位结点为接地电位。
6.根据权利要求1所述的运算放大器，其特征在于：上述第1及第2晶体管是N沟道MOS晶体管，第3至第5晶体管是P沟道MOS晶体管，第1及第2各晶体管的一个主极为漏极，另一主极为源极，控制极是栅极，第3至第5各晶体管的一个主极为漏极，另一主极为源极，控制极为栅极，第1电源电位结点为接地电位。
7.一种数字信号传输电路，具有在其同相输入端接收数字输入信号的运算放大器、及在其同相输入端接收该运算放大器的输出、而在反相输入端接收基准电压的比较器，其中所述运算放大器包括：
在其控制极上接收输入信号、其一个主极与第1电源电位结点连接的第1晶体管；具有在其控制极上接收输出信号、其另一主极与第1晶体管的另一主极连接的第2晶体管且该第2晶体管的另一主极成为输出结点的差动对晶体管；一个主极和控制极与该差动对晶体管的输出结点连接、另一主极与第1电源电位结点连接的第3晶体管；具有其控制极与第3晶体管的控制极连接、其另一主极与第1电源电位结点连接的第4晶体管且该第4晶体管的一个主极成为输出结点的电流反射镜电路；其一个主极与输出端连接、另一主极与第1电源电位结点连接、控制电极与电流反射镜电路的输出结点连接的第5晶体管；以及连接在电流镜电路的输出结点和输出端之间的电容性元件。
8.根据权利要求7所述的数字信号传输电路，其特征在于：上述运算放大器是其输出端与反相输入端连接的电压输出器。
9.根据权利要求7所述的数字信号传输电路，其特征在于：上述运算放大器，其反相输入端接收基准电压，具有比较器的功能。
10.一种数字信号传输电路，具有在其同相输入端接收数字输入信号的运算放大器、及在其同相输入端接收该运算放大器的输出，而在反相输入端接收基准电压的比较器，其中上述运算放大器备有：其控制极与同相输入端连接的第1晶体管；具有在其控制极上接收基准电压、其另一主极与第1晶体管的另一主极连接的第2晶体管的差动对晶体管；其一个主极和控制极与第2晶体管的一个主极连接、其另一主极与第1电源电位结点连接的第3晶体管；具有其控制极与第3晶体管的控制极连接、其一个主极与第1晶体管的一个主极连接、另一主极与第1电源电位结点连接的第4晶体管且该第4晶体管的一个主极成为输出结点的电流反射镜电路；其一个主极与输出端连接、另一主极与第1电源电位结点连接、控制极与电流反射镜电路的输出结点连接的第5晶体管；以及连接在电流反射镜电路的输出结点和输出端之间的电容性元件。
11.根据权利要求10所述的数字信号传递电路，其特征在于：第1及第2晶体管PNP场效应管，第3至第5晶体管是NPN晶体管，各晶体管的一个主极为集电极，另一主极为发射极，控制极为基极，第1电源电位结点为接地电位。
12.根据权利要求10所述的数字信号传递电路，其特征在于：第1及第2晶体管是P沟道MOS晶体管，第3至第5晶体管是N沟道MOS晶体管，第1及第2各晶体管的一个主极为漏极，另一主极为源极，并且控制极为栅极，第3至第5各晶体管的一个主极为漏极，另一主极为源极，控制极为栅极，第1电源电位结点为接地电位。
13.一种数字信号传输电路具有在其输入端接收数字输入信号的运算放大器，及在同相输入端接收该运算放大器的输出，而在反相输入端接收基准电压的比较，其中，上述运算放大器备有：具有其控制极与同相输入端连接、一个主极与第1电源电位结点连接的第1晶体管和在其控制极上接收基准电压、其另一主极与第1晶体管的另一主极连接的第2晶体管且该第2晶体管的一个主极成为输出结点的差动对晶体管；具有一个主极和控制极连接在该差动对晶体管的输出结点上，另一主极与第1电源电位结点连接的第3晶体管和控制极与第3晶体管的控制极连接、其一个主极与第1电源电位结点连接的第4晶体管且该第4晶体管的一个主极成为输出结点的电流反射镜电路；其一个主极与输出端连接、另一主极与第1电源电位结点连接、控制极与电流反射镜电路的输出结点连接的第5晶体管；以及连接在电流反射镜电路的输出结点和输出端之间的电容性元件。
14.根据权利要求13所述的数字信号传递电路，其特征在于：第1及第2晶体管是PNP场效应管，第3至第5晶体管是NPN晶体管，各晶体管的一个主极为集电极，另一主极为发射极，控制极为栅极，第1电源电位结点为接地电位。
15.根据权利要求13所述的数字信号传递电路，其特征在于：第1及第2晶体管是P沟道MOS晶体管，第3至第5晶体管是N沟道MOS晶体管，第1及第2各晶体管的一个主极为漏极，另一主极为源极，控制极为栅极；第3至第5各晶体管的一个主极为漏极，另一主极为源极，控制极为栅极，第1电源电位结点为接地电位。
CN96107857A 1995-10-31 1996-05-28 运算放大器及数字信号传输电路 Expired - Fee Related CN1074869C (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP7283673A JPH09130218A (ja) 1995-10-31 1995-10-31 演算増幅器およびディジタル信号伝達回路
JP283673/95 1995-10-31
JP283673/1995 1995-10-31

Publications (2)

Publication Number Publication Date
CN1159098A CN1159098A (zh) 1997-09-10
CN1074869C true CN1074869C (zh) 2001-11-14

Family

ID=17668588

Family Applications (1)

Application Number Title Priority Date Filing Date
CN96107857A Expired - Fee Related CN1074869C (zh) 1995-10-31 1996-05-28 运算放大器及数字信号传输电路

Country Status (5)

Country Link
US (1) US5719529A (zh)
JP (1) JPH09130218A (zh)
KR (1) KR0181611B1 (zh)
CN (1) CN1074869C (zh)
DE (1) DE19620839C2 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2884984B1 (fr) * 2005-04-21 2007-08-17 Vincent Jean Sebastie Tamisier Dispositif d'amplification de puissance d'un signal audiophonique et systeme d'amplification symetrique utilisant un tel dispositif
EP1811662B1 (en) * 2006-01-11 2009-12-30 Stmicroelectronics Sa A lowpass biquad VGA filter
JP2010154020A (ja) * 2008-12-24 2010-07-08 Elpida Memory Inc 半導体装置、出力回路、及び、半導体装置における入出力バッファ回路の制御方法
US8410824B2 (en) * 2009-05-21 2013-04-02 Qualcomm, Incorporated Buffer with active output impedance matching
US8183892B2 (en) 2009-06-05 2012-05-22 Fairchild Semiconductor Corporation Monolithic low impedance dual gate current sense MOSFET
JP2011061289A (ja) * 2009-09-07 2011-03-24 Elpida Memory Inc 入力バッファ回路
JP2011227953A (ja) * 2010-04-16 2011-11-10 On Semiconductor Trading Ltd レーザ光検出回路
US8656761B2 (en) * 2011-05-27 2014-02-25 General Electric Company Systems and methods for use in providing a sensor signal independent of ground
JP6126419B2 (ja) * 2012-04-30 2017-05-10 株式会社半導体エネルギー研究所 半導体装置、電子機器
US9231565B2 (en) * 2013-05-14 2016-01-05 Infineon Technologies Austria Ag Circuit with a plurality of bipolar transistors and method for controlling such a circuit
US9984624B2 (en) * 2015-12-28 2018-05-29 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, driver IC, and electronic device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5389892A (en) * 1993-11-09 1995-02-14 At&T Corp. Input stages for high voltage operational amplifier

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2243550A1 (en) * 1973-09-12 1975-04-04 Texas Instruments Inc Integrated operational amplifier with input and output stages - with reduced intrinsic transconductance of input stage
JPS57203305A (en) * 1981-06-09 1982-12-13 Nippon Denso Co Ltd Differential amplifier
US4500841A (en) * 1982-09-13 1985-02-19 Rockwell International Corporation Universal instrument flag receiver
IT1217293B (it) * 1985-01-31 1990-03-22 Sgs Thomson Microelectronics Amplificatore operazionale perfezionato con limitazione della dinamica di uscita
US4713625A (en) * 1986-12-15 1987-12-15 Motorola, Inc. Circuit for improving power supply rejection in an operational amplifier with frequency compensation
US5196741A (en) * 1989-01-25 1993-03-23 Hewlett-Packard Company Recycling ramp interpolator
JPH0787314B2 (ja) * 1990-05-10 1995-09-20 株式会社東芝 増幅器
JPH0712857A (ja) * 1993-02-18 1995-01-17 Tokai Rika Co Ltd モータ電流検出回路

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5389892A (en) * 1993-11-09 1995-02-14 At&T Corp. Input stages for high voltage operational amplifier

Also Published As

Publication number Publication date
US5719529A (en) 1998-02-17
CN1159098A (zh) 1997-09-10
KR0181611B1 (ko) 1999-04-15
KR970024513A (ko) 1997-05-30
DE19620839A1 (de) 1997-05-07
DE19620839C2 (de) 1998-10-22
JPH09130218A (ja) 1997-05-16

Similar Documents

Publication Publication Date Title
CN1074869C (zh) 运算放大器及数字信号传输电路
CN1284298C (zh) 功率放大器电路
CN1469216A (zh) 电源电路
CN1112768C (zh) 输出电路
CN1306700C (zh) 脉冲整形电路、脉冲发生电路、光电脉冲转换电路
CN1135701C (zh) 分频器电路和数字锁相环电路
CN1255936C (zh) 功率放大器
CN1906839A (zh) 功率因数改善电路
CN1838529A (zh) 放大电路用偏置电路
CN1841899A (zh) 开关装置和相关操作方法
CN1728547A (zh) 振幅控制电路
CN1801635A (zh) 校准电路及其方法
CN1187890C (zh) 半导体放大器电路与系统
CN1441546A (zh) 光接收电路
CN1236553C (zh) 场效应晶体管带通放大器
CN1087520C (zh) 中间电压发生电路
CN1929568A (zh) 具有低失真性能和低功耗的调谐器电路和数字广播接收器
CN1387314A (zh) 环形振荡电路及延迟电路
CN1591534A (zh) 用于真空荧光显示器的电源电路
CN1751463A (zh) 电抗调整器，使用电抗调整器的收发器和发送装置，适合电抗调整器、收发器和发送装置中使用的信号处理电路，电抗调整方法、发送方法以及接收方法
CN1206805C (zh) 可变增益放大器及滤波电路
CN1527481A (zh) 滤波器
CN1198387C (zh) 恒压电路和使用恒压电路的红外遥控接收机
CN1148007C (zh) 设置车辆用通信装置操作的方法及采用该方法设置的车辆用通信装置
CN1205741C (zh) 高频放大装置

Legal Events

Date Code Title Description
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C06 Publication
PB01 Publication
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20011114