CN101149973A - 半导体器件 - Google Patents

Abstract

本发明提供了一种半导体器件，包括：多个存储器单元，根据其阈值电压存储数据；多个位线，读取信号分别根据存储器单元存储的数据而出现在位线上；多个读出放大器，分别对应于位线布置，并且分别检测已出现在位线上的读取信号、并根据所检测的读取信号从第一和第二节点输出分别具有彼此不同逻辑电平的第一和第二信号；以及确定单元，根据分别从读出放大器的第一和第二节点接收的第一和第二信号来确定存储器单元的阈值电压是否正常。

Description

半导体器件

相关申请的交叉引用

在此通过参考2006年9月21日提交的包括说明书、附图和摘要的日本专利申请公开No.2006-256143全部引入。

技术领域

本发明涉及半导体器件，特别涉及对所存储数据执行校验操作的半导体器件。

背景技术

已经开发了例如能够通过将电子注入浮置栅极之中或者从其中提取电子而将信息存储在浮置栅极(FG)中的闪存的半导体器件。闪存包括存储器单元，其各自具有浮置栅极、控制栅极(CG)、源极、漏极以及阱(基板)。在每个存储器单元中，当将电子注入浮置栅极之中的时候，其阈值电压上升，而当从浮置栅极提取电子的时候阈值电压下降。通常，最低阈值电压的分布称为“每个存储器单元的擦除状态”。高于擦除状态的阈值电压分布称为“每个存储器单元的写状态”。当例如存储器单元在其中存储两个比特数据的时候，最低阈值电压的分布对应于逻辑电平“11”。此状态称为“擦除状态”。通过在每个存储器单元上实施写操作并且使得其阈值电压高于擦除状态，可获得对应于每个逻辑电平“10”、“01”和“00”的阈值电压。此状态称为“写状态”。

尽管通常闪存设置有多个存储器单元，存储器单元的阈值电压由于制造等中的不同而变化。因而，在数据写入和数据擦除以及根据存储器单元是设为导通状态还是截止状态而确定存储器单元的阈值电压分布是否落入期望范围之中(参见，例如专利文献1(日本未审查专利出版No.2002-140899)、专利文献2(日本未审查专利出版No.2004-192780)、专利文献3(日本未审查专利出版No.2000-163977)以及专利文献4(日本未审查专利出版No.Hei 11(1999)-242894))之后，闪存执行校验操作，用于向每个存储器单元的控制栅极提供读取电压。

发明内容

同时，闪存通常包括位线，每个位线上具有微小电压差异，即，读取信号根据每个存储器单元的导通和截止状态而出现。此外，闪存具有读出放大器，其检测在每个位线上已经出现的读取信号，并且基于所检测的读取信号而从两个节点输出互补信号，即，彼此具有不同逻辑电平的两个信号。

通常，根据闪存中的校验来同时确定多个存储器单元的阈值电压。当确定每个存储器单元阈值电压分布的下部边缘的时候，将对应于阈值电压期望范围中最小值的读取电压供应到所有以校验为目标的(verify-targeted)存储器单元。如果所有以校验为目标的存储器单元都处于截止状态，则判断其阈值电压是正常的。

另一方面，关于阈值电压分布的上部边缘的确定还需要达到阈值电压分布的窄带化。当确定阈值电压分布的上部边缘的时候，将对应于阈值电压期望范围中最大值的读取电压提供给所有以校验为目标的存储器单元。如果所有以校验为目标的存储器单元都在导通状态，则判断其阈值电压是正常的。即，在当确定阈值电压分布的下部和上部边缘时阈值电压为正常的情况下，互补信号的逻辑电平彼此相反。

在这里，闪存优选地采用这样的配置，以便实现阈值电压分布的上部边缘确定及其下部边缘确定两者，而不必将用于基于互补信号确定每个存储器单元的阈值电压是否正常的确定电路的配置复杂化。

然而，在专利文献1至4的每个中所述的半导体器件中，上述确定电路耦合到输出互补信号的读出放大器的两个节点的任一节点。由此，在专利文献1至4的每个中所述的半导体器件需要控制读出放大器及其外围电路，由此以基于阈值电压分布的下部边缘确定或者其上部边缘确定的执行来将互补信号的逻辑电平取反，以便执行阈值电压分布上部边缘确定及其下部边缘确定两者，而不使得确定电路的配置复杂化。因而，半导体器件伴随着这样的问题，即，需要花费较长时间以确定每个存储器单元的阈值电压是否正常，并且数据写入时间和数据擦除时间延长。

因而，本发明的一个目的是提供一种半导体器件，其能够防止其中电路配置的复杂化、并且在较短时间段内确定每个存储器的阈值电压是否正常。

为了解决上述问题，根据本发明给定方面的半导体器件包括：多个存储器单元，根据其阈值电压存储数据；多个位线，读取信号分别根据存储器单元存储的数据而出现在位线上；多个读出放大器，分别对应于位线而布置，并且其分别检测已出现在位线上的读取信号、并根据检测的读取信号从第一和第二节点输出分别具有彼此不同逻辑电平的第一和第二信号；以及确定单元，根据分别从读出放大器的第一和第二节点接受的第一和第二信号来确定存储器单元的阈值电压是否正常。

根据本发明，可以防止电路配置的复杂化并且在较短时间段内确定每个存储器单元的阈值电压是否正常。

附图说明

图1是示出根据本发明第一实施方式的半导体器件配置的图示；

图2(a)至图2(e)分别是示出根据本发明第一实施方式的半导体器件的校验操作的波形图；

图3(a)是示出每个存储器单元阈值电压分布的上部边缘确定的图示，而图3(b)是示出每个存储器单元的阈值电压分布的下部边缘确定的图示；

图4(a)至图4(e)分别是示出根据本发明第一实施方式的半导体器件的校验操作的波形图；

图5是示出根据本发明第一实施方式的半导体器件中的电流确定电路及其外围电路的配置的图示；

图6是示出根据本发明第二实施方式的半导体器件配置的图示；

图7是示出根据本发明第二实施方式的半导体器件中的电流确定电路及其外围电路的配置的图示；

图8是示出根据本发明第三实施方式的半导体器件配置的图示；

图9是描述根据本发明第三实施方式的半导体器件中的电流确定电路及其外围电路的配置的图示；以及

图10是示出根据本发明第四实施方式的半导体器件配置的图示。

具体实施方式

在下文中将使用附图解释本发明的优选实施方式。顺便提及，相同标号附着到相同或等效部件或部分，省略了对这些相同或等效部件或部分的描述。

第一优选实施方式

[配置和基本操作]

图1是根据本发明第一实施方式的半导体器件配置的图示。

参考图1，半导体器件101包括读出锁存单元11A至11C、确定单元12、读取单元13、存储器单元阵列MA、电压生成器4、控制器5、全局位线GBLA、GBLB和GBLC。读出锁存单元11A至11C的每个包括读出放大器1、N通道MOS(金属氧化物半导体)晶体管M7至M13。读出放大器1包括P通道MOS晶体管M1至M3、以及N通道MOS晶体管M4至M6。确定单元12包括N通道MOS晶体管(第一晶体管)M21A至M21C、N通道MOS晶体管(第二晶体管)M22A至M22C、电流确定电路2以及切换电路3。切换电路3包括N通道MOS晶体管M14和M15。存储器单元阵列MA包括多个存储器单元，即，存储器单元MC1A至MC5A、存储器单元MC1B和MC5B、以及存储器单元MC1C至MC5C，基于阈值电压将数据存储在这些存储器单元中。

在下文中，存储器单元阵列MA中的存储器单元通常可称为“存储器单元MC”。全局位线GBLA、GBLB和GBLC通常可称为“全局位线GBL”。

基于存储在其对应存储器单元MC中数据的读取信号出现在每个全局位线GBLA、GBLB和GBLC上。

每个读出放大器1是锁存类型读出放大器并且对应于全局位线GBL布置。而读出放大器1检测在对应的全局位线GBL上出现的读取信号并且基于所检测的读取信号而从SLS节点和SLR节点输出互补信号，即，彼此具有不同逻辑电平的检测信号DET1和检测信号DET2。

确定单元12根据分别从读出锁存单元11A至11C的读出放大器1的SLS节点和SLR节点接收的检测信号DET1和检测信号DET2来确定半导体器件101是否有缺陷，即，存储器单元MC1A至MC5A、MC1B至MC5B以及MC1C至MC5C的阈值电压是否是正常的。

N通道MOS晶体管M21A至M21C分别对应于读出锁存单元11A至11C而布置，并且根据从在其对应的读出锁存单元处的读出放大器1的SLS节点所接收的检测信号DET1来在导通和截止状态之间执行切换。

N通道MOS晶体管M22A至M22C分别对应于读出锁存单元11A至11C而布置，并且根据从在其对应读出锁存单元处的读出放大器1的SLR节点所接收的检测信号DET2来在导通和截止状态之间执行切换。

切换电路3对电流确定电路2和N通道MOS晶体管M21A至M21C的连接、或者电流确定电路2和N通道MOS晶体管M22A至M22C的连接进行切换。更具体地说，当N通道MOS晶体管14处于导通状态的时候，电流确定电路2和N通道MOS晶体管M21A至M21C耦合。当N通道MOS晶体管15处于导通状态的时候，电流确定电路2和N通道MOS晶体管M22A至M22C耦合。

电流确定电路2检测经由电流线ECS所接收的N通道MOS晶体管M21A至M21C的输出电流、或者经由电流线ECR所接收的N通道MOS晶体管M22A至M22C的输出电流。然后，电流确定电路2将所检测的输出电流和参考电流彼此比较并且输出比较结果，即，指示每个以校验为目标的存储器单元的阈值电压是否良好或者正常的确定或决定信号CHK。顺便提及，半导体器件101可以采取这样的配置，其中不提供切换电路3，而电流确定电路2同时检测经由电流线ESC接受的N通道MOS晶体管M21A至M21C的输出电流、以及经由电流线ECR所接受的N通道MOS晶体管M22A至M22C的输出电流。

控制器5控制半导体器件101中的各个电路。电压生成器4根据控制器5的控制来向半导体器件101中的节点和控制线等提供电压。

读取单元13耦合到读出锁存单元11A至11C的SLS节点和SLR节点，并根据从读出放大器1的SLS节点和SLR节点所接收的检测信号DET1和检测信号DET2来将存储器单元的所存储数据作为读取数据而输出到外部。

[操作]

下面将描述根据本发明第一实施方式的半导体器件的校验操作。

图2(a)至图2(e)分别是示出根据本发明第一实施方式的半导体器件的校验操作波形的图示。图2(a)至图2(e)是在当每个以校验为目标的存储单元正处于导通状态的时候的波形图示。

图3(a)是示出每个存储器单元阈值电压分布的上部边缘确定的图示。图3(b)是示出每个存储器单元阈值电压分布的下部边缘确定的图示。图3示出了示出对应于两个逻辑电平的阈值电压分布、以及确定由实线所指示的阈值电压分布的方式。

下面将针对以校验为目标的存储器单元是存储器单元MC2A至MC2C的情况进行描述。

参考图1，布置每个N通道MOS晶体管M13以便调整在其对应全局位线GBL上充电的电荷数量。N通道MOS晶体管M13的栅极由对应于预定电荷数量的预定电压供给并且处于导通状态。控制信号PC、TR和FPC中的每个是低电平，并且N通道MOS晶体管M7至M9分别处于截止状态。

参考图2，控制器5将H电平控制信号PCE输出到对应N通道MOS晶体管M12的栅极(t1)。这样做可以将预定数量的电荷充电到对应的全局位线GBL上。

一个未示出的预充电电路以如下方式来将电荷充电到每个SLS和SLR节点上：SLR节点的电势变得高于SLS节点的电势(t2)。

接着，控制器5将读取电压(校验电压)VR供给到以校验为目标的存储器单元MC2A至MC2C的每个。参考图3(a)，控制器5将对应于阈值电压期望范围中最大值的读取电压VR供给到每个存储器单元，其中在该存储器单元处确定每个存储器单元阈值电压分布的上部边缘。

当确定每个存储器单元的阈值电压分布的上部边缘并且其阈值电压是正常的时候，存储器单元变为导通状态。在此情况下，在对应的全局位线GBL上充电的电荷经由保持处于导通状态的存储器单元来放电，使得全局位线GBL的电势降低。这样做可以使得其栅极耦合到其对应全局位线GBL的N通道MOS晶体管M10变为截止状态。因而，SLR节点的电势得以保持并且维持不变。SLS节点的电势也保持并且维持不变(t3)。

接着，控制器5将H电平的控制信号DISE输出到N通道MOS晶体管M11的栅极，以将N通道MOS晶体管M11设为导通状态(t4)。

接着，控制器5将L电平的控制信号SENSE_N输出到P通道MOS晶体管M3的栅极，并且将H电平的控制信号SENSE输出到N通道MOS晶体管M6的栅极。顺便提及，控制信号SENSE_N是将控制信号SENSE取反的信号。这样做可以使得读出放大器1被激活，从而将SLR节点的电平放大到源电压，并且将SLS节点的电平放大到地电压。此外，读出放大器1保持SLR节点的电平以及SLS节点的电平。即，读出放大器1输出H电平检测信号DET2和L电平检测信号DET1(t5)。

图4(a)至图4(e)分别是示出根据本发明第一实施方式的半导体器件的校验操作的波形图。图4(a)至图4(e)是在当每个以校验为目标的存储器单元处于截止状态的时候的波形图。

由于操作中的时间间隔t11和t12类似于在图2中所示的时间间隔t1和t2，将省略其详细描述。

控制器5将读取电压(校验电压)供应到以校验为目标的存储器单元MC2A至MC2C的栅极。参考图3(b)，控制器5将对应于阈值电压期望范围中最小值的读取电压VR供应到存储器单元MC2A至MC2C的每个的栅极，在这里确定每个存储器单元的阈值电压分布的下部边缘。

当确定每个存储器单元的阈值电压分布的下部边缘、并且其中阈值电压正常的时候，每个存储器单元变为截止状态。在此情况下，被充电到对应全局位线GBL上的电荷不放电，从而使得全局位线GBL的电势保持不变。这样，其栅极耦合到对应全局位线GBL的N通道MOS晶体管M10变为导通状态。由于这里的控制信号DISE处于低电平并且N通道MOS晶体管M11处于截止状态，所以SLR节点的电势保持并维持不变。SLS节点的电势保持并维持不变(t13)。

接着，控制器5将H电平控制信号DISE输出到N通道MOS晶体管M11的栅极。这样，被充电到SLR节点的电荷经由N通道MOS晶体管M10和M11而放电，使得SLR节点的电势降低并且变得低于SLS节点的电势(t14)。

接着，控制器5将L电平的控制信号SENSE_N输出到P通道MOS晶体管M3的栅极，并且将H电平的控制信号SENSE输出到N通道MOS晶体管M6的栅极。这样，激活读出放大器1以将SLR节点的电平放大到地电压，并且将SLS节点的电平放大到源电压。此外，读出放大器1保持SLR节点的电平和SLS节点的电平。即，读出放大器1输出L电平的检测信号DET2和H电平的检测信号DET1(t15)。

图5是示出在根据本发明第一实施方式的半导体器件中电流检测电路及其外围电路的配置的图示。为了更方便地提供解释，在图5中示出了其中N通道MOS晶体管M22A至M22C与电流检测电路2彼此进行直接耦合的配置。

由于在电流线ECS和N通道MOS晶体管M21A至M21C、以及电流确定电路2之间的关系类似于在电流线路ECR和N通道MOS晶体管M22A至M22C以及电流确定电路2之间的关系，因此省略对其的详细描述。

参考图5，电流确定电路2包括P通道MOS晶体管M31和M32、以及N通道MOS晶体管M33。

P通道MOS晶体管M31的栅极和漏极、P通道MOS晶体管M32的栅极、以及N通道MOS晶体管M22A至M22C的漏极彼此耦合。

N通道MOS晶体管M33的栅极被供给H电平的电压，并且保持处于导通状态。

当N通道MOS晶体管M22A至M22C的输出电流总和小于参考电流IB时，P通道MOS晶体管M32变为截止状态，从而确定或决定信号CHK变成L电平。另一方面，当N通道MOS晶体管M22A至M22C的输出电流总和大于参考电流IB时，P通道MOS晶体管M32变为导通状态，从而确定信号CHK变成H电平。

假设，例如，确定信号CHK的逻辑电平在每个存储器单元的阈值电压处是L电平。由此，当每个存储单元的阈值电压正常的时候，如果SLR和SLS节点之一被选择并且耦合到电流确定电路2，其中在每个存储器单元的阈值电压正常的地方L电平信号通过该节点从读出放大器1输出，则可以执行每个存储器单元的阈值电压分布的下部和上部边缘的确定，而无需改变电流确定电路2的配置。

在此如上所述，当完成对每个存储器单元的阈值电压分布的上部边缘确定并且该阈值电压正常的时候，读出放大器1输出L电平检测信号DET1和H电平检测信号DET2。当执行对每个存储器单元的阈值电压分布的下部边缘确定并且该阈值电压正常的时候，读出放大器1输出H电平检测信号DET1和L电平检测信号DET2。

因而，当确定每个存储器单元的阈值电压分布的上部边缘的时候，控制器5控制切换电路3以将SLS节点(即对应于检测信号DET1的控制线ESC)耦合到电流确定电路2。当判断每个存储单元的阈值电压分布的下部边缘的时候，控制器5控制切换电路3以将SLR节点(即对应于检测信号DET2的控制线ECR)耦合到电流确定电路2。

在此情况下，确定单元12根据分别从读出锁存单元11A至11C的读出放大器1所接收的检测信号DET1的每个来确定以校验为目标的存储器单元的每个阈值电压是否低于预定范围中的最大值。确定单元12根据分别从读出锁存单元11A至11C的读出放大器1所接收的检测信号DET2的每个来确定以校验为目标的存储器单元的每个阈值电压是否大于或者等于预定范围中的最小值。

当对应于N通道MOS晶体管M33的输出电流的参考电流IB设置为小于N通道MOS晶体管M22A至M22C之一的输出电流的值的时候，电流确定电路2可确定所有以校验为目标的存储器单元的阈值电压是否正常，或者阈值电压异常的存储器单元的数目是否存在一个或多个。

当参考电流IB设置为大于N通道MOS晶体管M22A至M22C之一的输出电流、并且小于两个N通道MOS晶体管的输出电流的值的时候，电流确定电路2可确定阈值电压异常的存储器单元的数目不大于以校验为目标的存储器单元之中的一个，或者阈值电压异常的存储器单元的数目存在两个或多个。

同时，在专利文献1至4的每个中描述的半导体器件伴随着以下问题，当确定每个阈值电压分布的下部或者上部边缘的时候，需要控制读出放大器及其外围电路以取反互补信号的逻辑电平，而数据写入和擦除时间变长。

然而，在根据本发明第一实施方式的半导体器件中，确定单元12根据分别与从读出放大器1(该读出放大器1放置在读出锁存单元11A至11C的每个中)的SLS和SLR节点所接收的互补信号相对应的检测信号DET1和DET2，来确定存储器单元MC1A至MC5A、MC1B至MC5B以及MC1C至MC5C的阈值电压的每个是否都是正常的。由于这样的配置，可以执行每个存储器单元的阈值电压分布的下部边缘确定及其上部边缘确定，而不必复杂化电流确定电路2的配置和通过控制读出放大器及其外围电路来对互补信号的逻辑电平取反。由此，根据本发明第一实施方式的半导体器件可以防止其电路配置复杂化，并在较短时间段内确定每个存储器单元的阈值电压是否正常。

顺便提及，尽管为了便于解释的目的，根据本发明第一实施方式的半导体器件101包括三个读出锁存单元以及与其对应的各个电路，但本发明并不局限于此。半导体器件可以包括数千个读出锁存单元，例如闪存以及与其对应的各个电路。

第二优选实施方式

本实施方式涉及半导体器件，其中相对于根据第一实施方式的半导体器件，确定单元的配置有所改变。

图6是示出根据本发明第二实施方式的半导体器件配置的图示。参考图6，与半导体器件101不同，半导体器件102设置有确定单元21来代替确定单元12。确定单元21包括P通道MOS晶体管(第一晶体管)M23A至M23C、P通道MOS晶体管(第二晶体管)M24A至M24C、电流确定电路22和切换电路3。

图7是示出在根据本发明第二实施方式的半导体器件中的电流确定电路及其外围电路配置的图示。为了便于提供说明的目的，在图7中示出了这样的配置，其中P通道MOS晶体管M24A至M24C以及电流确定电路22彼此直接耦合。

由于在电流线ECS和P通道MOS晶体管M23A至M23C以及电流确定电路22之间的关系类似于在电流线ECR和P通道MOS晶体管M24A至M24C以及电流确定电路22之间的关系，因此省略对其的详细描述。

参考图7，电流确定电路22包括N通道MOS晶体管M41和M42以及P通道MOS晶体管M43。

N通道MOS晶体管M41的栅极和源极、N通道MOS晶体管M42的栅极以及P通道MOS晶体管M24A至M24C的源极彼此耦合。

P通道MOS晶体管M43的栅极供应有L电平电压并且保持处于导通状态。

当P通道MOS晶体管M24A至M24C的输出电流总和小于参考电流IB时，N通道MOS晶体管M42变为截止状态，从而确定或决定信号CHK变成L电平。另一方面，当P通道MOS晶体管M24A至M24C的输出电流总和大于参考电流IB的时候，N通道MOS晶体管M42变为导通状态，使得确定信号CHK变成H电平。

由于本半导体器件在其他配置和操作中类似于根据第一实施方式的半导体器件，所以省略其详细说明。

由此，根据本发明第二实施方式的半导体器件能够防止其电路配置的复杂化，并且在较短时间段内确定每个存储器单元的阈值电压是否正常。

下面将使用附图来解释本发明的另一实施方式。顺便提及，相同标记对应于附图中的相同或者相应部分，省略对这些相同或者相应部分的描述。

第三优选实施方式

本实施方式涉及一种半导体器件，其中与根据第一实施方式的半导体器件相比，确定单元的配置有所改变。除了将要在以下描述的内容以外，本半导体器件类似于根据第一实施方式的半导体器件。

图8是示出根据本发明第三实施方式的半导体器件配置的图示。参考图8，与半导体器件101相比，半导体器件103安装有确定单元31来替换确定单元12。确定单元31包括：N通道MOS晶体管(第一晶体管)M21A至M21C、N通道MOS晶体管(第二晶体管)M22A至M22C、N通道MOS晶体管(第三晶体管)M25A至M25C、N通道MOS晶体管(第四晶体管)M26A至M26C、电流确定电路32以及切换电路3。

N通道MOS晶体管M25A至M25C耦合到其对应N通道MOS晶体管M21A至M21C的输出或者源极。N通道MOS晶体管M26A至M26C耦合到其对应的N通道MOS晶体管M22A至M22C的输出或者源极。

N通道MOS晶体管M25A至M25C将N通道MOS晶体管M21A至M21C的输出电流分别限制至预定值。N通道MOS晶体管M26A至M26C将N通道MOS晶体管M22A至M22C的输出电流分别限制至预定值。

即，供应到N通道MOS晶体管M25A至M25C以及M26A至M26C的栅极的偏置电压BIAS1以这样的方式调整，使得N通道MOS晶体管M25A至M25C以及M26A至M26C的输出电流变得小于N通道MOS晶体管M21A至M21C以及M22A至M22C的N的输出电流。

利用这样的配置，从N通道MOS晶体管M31流到N通道MOS晶体管M21A至M21C以及M22A至M22C的电流值分别保持彼此相等。可以通过与参考电压IB进行比较来准确执行每个阈值电压分布是否正常的确定。即，可以准确确定多少存储器单元的阈值电压是正常的或者异常的。

图9是示出在根据本发明第三实施方式的半导体器件中的电流确定电路及其外围电路配置的图示。为了便于提供解释而在图9中示出了一种配置，其中N通道MOS晶体管M22A至M22C以及电流确定电路32彼此直接连接。

由于在电流线ECS和N通道MOS晶体管M21A至M21C以及电流确定电路32之间的关系类似于在电流线ECR和N通道MOS晶体管M22A至M22C以及电流确定电路32之间的关系，所以省略详细描述。

参考图9，电流确定电路32包括比较器或者比较电路51以及参考电流生成电路52。比较器51包括P通道MOS晶体管M31和M32。参考电流生成电路52包括N通道MOS晶体管(第五晶体管)M33A至M33C、以及N通道MOS晶体管(第六晶体管)M34A至M34C。

比较器51比较N通道MOS晶体管M22A至M22C的输出电路和参考电流IB，并且根据比较结果来输出指示每个以校验为目标的存储器单元的阈值电压是否正常的确定信号CHK。

参考电流生成电路52将参考电流IB供给到比较器51。N通道MOS晶体管M33A至M33C并行耦合并且将参考电流IB输出到比较器51。N通道MOS晶体管M34A至M34C耦合到它们对应的N通道MOS晶体管M33A至M33C的输出或者源极。N通道MOS晶体管M34A至M34C根据供给到它们栅极的偏置电压BIAS1分别将N通道MOS晶体管M33A至M33C的输出电流限制至预定值。即，以某方式调整偏置电压BIAS1使得N通道MOS晶体管M34A至M34C的输出电流变得小于N通道MOS晶体管M33A至M33C的输出电流。

例如，在N通道MOS晶体管M34A至M34C中，N通道MOS晶体管M34A在尺寸上小于N通道MOS晶体管M34B和M34C。例如，N通道MOS晶体管M34A的栅极宽度等于每个N通道MOS晶体管M34B和M34C的栅极宽度的1/2。N通道MOS晶体管M34B和M34C的尺寸与N通道MOS晶体管M26A至M26C的尺寸相同。N通道MOS晶体管M33A至M33C的尺寸与N通道MOS晶体管M22A至M22C的尺寸相同。

偏置电压BIAS1供给至N通道MOS晶体管M34A至M34C的栅极(控制电极)以及N通道MOS晶体管M26A至M26C的栅极。

参考电流IB导致了N通道MOS晶体管M33A至M33C的输出电流总和。

因为N通道MOS晶体管M33A的栅极被供给H电平的电压，所以它总是处于导通状态。改变供给到N通道MOS晶体管M33B和M33C的栅极的电压使得可能改变决定的数目，其中该决定的数目是关于在多个以校验为目标的存储器单元中有多少存储器单元的阈值电压是异常的。

现在，假设N通道MOS晶体管M22A至M22C的输出电流以及N通道MOS晶体管M33B和M33C的输出电流通过N通道MOS晶体管M26A至M26C以及N通道MOS晶体管M34B和M34C而限制至IBIAS。另外，假设N通道MOS晶体管M34A的栅极宽度等于每个N通道MOS晶体管M34B和M34C栅极宽度的1/2，并且因而N通道MOS晶体管M33A的输出电流限制至IBIAS的1/2。

例如，当确定阈值电压异常的存储器单元的数目是否小于或者等于一、或者大于或等于二的时候，例如N通道MOS晶体管M33B的栅极被供给H电平电压，而N通道MOS晶体管M33C的栅极被供给L电平电压。在此情况下，参考电流IB导致1.5×IBIAS。这样，当阈值电压异常的存储器单元的数目小于或者等于一的时候，经由电流线ECR接受的N通道MOS晶体管M22A至M22C的输出电流导致小于或者等于1.0×IBIAS，并且确定信号CHK变为L电平。另一方面，当阈值电压异常的存储器单元的数目大于或者等于二的时候，经由电流线ECR接收的N通道MOS晶体管M22A至M22C的输出电流导致大于或者等于2.0×IBIAS，而确定信号CHK变为H电平。

利用这种配置，可能防止由于在N通道MOS晶体管M21A至M21C和M22A至M22C、以及N通道MOS晶体管M33A至M33C的产品中的差异而不正确地做出关于每个阈值电压分布是否正常的决定。

下面将使用附图解释本发明的又一实施方式。顺便提及，相同标号对应于附图中的相同或者相应部分，省略对这些相同或者相应部分的描述。

第四优选实施方式

本实施方式涉及一种半导体器件，其中与根据第三实施方式的半导体器件相比，确定单元的配置有所改变。除了将要在以下描述的内容以外，本半导体器件类似于根据第三实施方式的半导体器件。

图10是示出根据本发明第四实施方式的半导体器件配置的图示。参考图10，与半导体器件103相比，半导体器件104安装有确定单元41来替换确定单元13。确定单元41包括：N通道MOS晶体管(第一晶体管)M21A至M21C、N通道MOS晶体管(第二晶体管)M22A至M22C、电流确定电路32、切换电路3以及电压切换电路42。

电压切换电路42将偏置电压(控制电压)BIAS的输出切换到N通道MOS晶体管M25A至M25C以及M26A至M26C的栅极，或者将源电压(控制电压)VDD的输出切换到N通道MOS晶体管M25A至M25C以及M26A至M26C的栅极。

在这里，因为电流线ECR和ECS沿其上布置有存储器单元阵列MA的存储器块(mat)而长路由，通常它们电容值和电阻值较大。由此，这在使得在电流线ECR和ECS的电平稳定之前需要花费时间，因而增加了校验时间。当确定所有以校验为目标的存储器单元的阈值电压是否正常的时候，可以确定耦合到电流线ECR或者ECS并且输出电流到电流确定电路32的多个N通道MOS晶体管是否都处于截止状态。因而，在经由电流线ECR或者ECS所接收的每个电流与参考电流IB之间的比较不必具有高准确性。另一方面，当确定在多个以校验为目标的存储器单元中，阈值电压异常的存储器单元的数目是否小于或者等于预定值(在这里其大于或者等于2)的时候，在经由电流线ECR或者ECS所接收的每个电流与参考电流IB之间的比较需要高准确性。

为此，根据本发明第四实施方式的半导体器件设置有电压切换电路42。由此，当校验不需要高准确性时，源电压VDD输出到N通道MOS晶体管M25A至M25C以及M26至M26C的栅极，用以去除或者撤销关于N通道MOS晶体管M21A至M21C以及M22A至M22C的输出电流的限制。利用这种配置，使得大电流流过电流线ECR和ECS的每个，从而较早地稳定其电平，并且可以缩短校验时间。

当不需要缩短校验时间的时候，偏置电压BIAS输出到N通道MOS晶体管M25A至M25C以及M26A至M26C，用以将N通道MOS晶体管M21A至M21C以及M22A至M22C的输出电流限制至公共预定值，因而使得可以增强校验的准确性。

应该认识到，现在公布的实施方式是用于在所有方面示例的目的，并不意味着对本发明的限制。本发明的范围旨在于由权利要求书而不是上述描述所限定，并且包含权利要求书以及等效范围和含义之内的所有变化。

Claims (6)

1.一种半导体器件，包括：

多个存储器单元，根据其阈值电压存储数据；

多个位线，读取信号分别根据所述存储器单元存储的数据而出现在所述位线上；

多个读出放大器，分别对应于所述位线而布置，并且所述读出放大器分别检测已出现在所述位线上的读取信号并根据所述检测的读取信号来从第一和第二节点输出分别具有彼此不同逻辑电平的第一和第二信号；以及

确定单元，根据分别从所述读出放大器的所述第一和第二节点接受的第一和第二信号来确定所述存储器单元的阈值电压是否正常。

2.根据权利要求1所述的半导体器件，其中所述确定单元根据分别从所述读出放大器的所述第一节点接收的第一信号来确定所述存储器单元的阈值电压是否分别小于预定范围中的最大值，并且根据从所述读出放大器的所述第二节点接收的第二信号来确定所述存储器单元的阈值电压是否分别大于或者等于所述预定范围中的最小值。

3.根据权利要求1所述的半导体器件，其中所述确定单元包括：

多个第一晶体管，分别对应于所述读出放大器布置，并且根据从所述读出放大器的所述第一节点接收的所述第一信号来分别将状态改变至导通或者截止；

多个第二晶体管，分别对应于所述读出放大器布置，并且根据从所述读出放大器的所述第二节点接收的所述第二信号来分别将状态改变至导通或者截止；以及

电流确定电路，检测所述第一晶体管的输出电流和所述第二晶体管的输出电流，并且根据所述检测结果来输出指示所述存储器单元的所述阈值是否正常的信号。

4.根据权利要求3所述的半导体器件，其中所述确定单元进一步包括：

多个第三晶体管，电耦合到它们对应的所述第一晶体管的输出，并且分别将所述第一晶体管的输出电流限制至预定值；以及

多个第四晶体管，电耦合到它们对应的所述第二晶体管的输出，并且分别将所述第二晶体管的输出电流限制至预定值。

5.根据权利要求4所述的半导体器件，其中所述确定单元进一步包括电压切换电路，其将第一控制电压的输出切换至所述第三晶体管和所述第四晶体管，或者将第二控制电压的输出切换到所述第三晶体管和所述第四晶体管，

其中根据从所述电压切换电路接收的控制电压，所述第三晶体管分别切换是否将所述第一晶体管的输出电流限制至预定值，以及

其中根据从所述电压切换电路接收的控制电压，所述第四晶体管分别切换是否将所述第二晶体管的输出电流限制至预定值。

6.根据权利要求3所述的半导体器件，其中所述确定单元进一步包括多个第三晶体管，其电耦合到它们对应的所述第一晶体管的输出，并且将所述第一晶体管的输出电流分别限制至预定值，

其中所述电流确定电路包括：比较器，将所述第一晶体管的输出电流与参考电流比较，并且根据所述比较结果来输出指示所述存储器单元的阈值电压是否正常的信号；以及参考电流生成电路，向所述比较器供给参考电流，

其中所述参考电流生成电路包括：多个第五晶体管，并行耦合并且分别向所述比较器输出参考电流；以及多个第六晶体管，电耦合到它们对应的所述第五晶体管的输出并且分别将所述第五晶体管的输出电流限制到预定值，

其中所述第六晶体管的控制电极以及所述第三晶体管的控制电极分别提供有预定电压，以及

其中所述第六晶体管的所述一个第六晶体管的尺寸小于其他第六晶体管，并且其余第六晶体管与第三晶体管的尺寸彼此相同。

Images