KR20000044681A - 반도체 장치의 기준 전압 발생 회로 - Google Patents

Abstract

본 발명은 1차 온도 계수뿐만 아니라 2차 온도 계수도 영(0)으로 조절함으로써 온도에 대한 변화가 극히 적어 매우 안정적인 기준 전압 발생 회로에 관한 것으로, 1차 온도 계수가 영으로 조정되고 음의 2차 온도 계수를 갖는 제1 예비 기준 전압을 발생하는 밴드갭 기준 전압 발생부; 1차 온도 계수가 영으로 조정되고 양의 2차 온도 계수를 갖는 제2 예비 기준 전압을 발생하는 스케일용 기준 전압 발생부; 및 2차 온도 계수가 영이 되도록 상기 제1 예비 기준 전압 및 상기 제2 예비 기준 전압을 크기 조절 및 가산하여 출력하는 기준 전압 조정/가산부를 포함한다. 이러한 기준 전압 발생 회로에 의해 아날로그/디지털 변환기, 전압 조정기(voltage regulator), 디씨-투-디씨(DC-to-DC) 변환기 등과 같은 반도체 장치에 채용될 때 당해 장치에서 아날로그 관련 회로의 동작 정밀도를 높이는 이점이 있다.

Description

반도체 장치의 기준 전압 발생 회로

본 발명은 기준 전압 발생 회로에 관한 것으로, 특히 낮은 2차 온도 계수를 갖는 반도체 장치의 기준 전압 발생 회로에 관한 것이다.

기준 전압 발생 회로는 일정한 전위를 갖는 신호를 지속적으로 출력하는 회로로서 아날로그 디지털 변환기(ADC :Analog to Digital Converter), 디지털 아날로그 변환기(DAC : Digital to Analog Converter), 위상 동기 루프(PLL : Phase Locked Loop), 전압 조정기(Voltage Regulator), 디씨-투-디씨(DC-to-DC) 변환기, 배터리 제어기 등에서 기준 전압을 발생하기 위해서 사용된다. 기준 전압을 발생하는 방식에 따라 여러 가지가 제안되어 있는데, 그 중에서 온도 계수가 낮은 밴드갭 기준 전압 발생기가 정밀한 기준 전압이 요구되는 기술 분야에서 널리 사용되고 있다.

밴드갭 기준 전압 발생기는 1차 온도 계수가 음(-)인 전압(예를 들어, 다이오드 양단에 걸리는 전압 또는 바이폴라 트랜지스터의 베이스-에미터간의 전압)과 1차 온도 계수가 양인 전압이 직렬로 연결함으로써, 상호간의 온도 계수가 상쇄되어 1차 온도 계수가 실질적으로 제로가 되도록 한 것이다. 그리하여, 온도에 대한 기준 전압의 변화를 줄이도록 한 것이다.

그러나 이러한 밴드갭 기준 전압 발생기에서 1차 온도 계수는 상쇄되어 없어지지만 다이오드의 전압 또는 베이스-에미터간 전압(Vbe)이 가지는 2차 온도 계수는 여전히 남아 있기 때문에, 발생되는 기준 전압은 온도에 대하여 곡률(curvature) 형태(대개, 포물선 형태를 가짐)의 의존성을 나타낸다. 기준 전압이 온도에 대하여 이러한 곡률 형태의 의존성을 갖더라도, 밴드갭 기준 전압 발생기의 각 구성 성분의 매칭 정도에 따라서 20ppm/C 이하의 변화 오차를 갖는 기준 전압을 생성할 수는 있다. 그러나, 반도체 장치가 고집적화, 고정밀화 됨에 따라 발생되는 기준 전압의 온도에 대한 변화율을 5ppm/C 이하로 낮출 필요가 있다.

따라서, 본 발명의 목적은 보다 낮은 온도 계수를 갖는 기준 전압 발생 회로를 제공하는 것이며, 특히 2차 온도 계수를 제로로 하여 보다 고정밀의 기준 전압 발생이 가능한 반도체 장치의 기준 전압 발생 회로를 제공하는 것이다.

도 1은 본 발명에 따른 기준 전압 발생 회로의 전체적인 구성을 나타내는 블록도.

도 2는 도 1에 나타낸 밴드갭 기준 전압 발생부(100)의 구체적인 회로의 일 예를 나타낸 도면.

도 3은 도 1에 나타낸 스케일용 기준 전압 발생부(200)의 바람직한 일실시예를 나타내는 도면.

도 4는 도 1에 나타낸 기준 전압 조정/가산부(300)의 바람직한 일실시예를 나타낸 회로도.

도 5는 도 2 내지 도 4에 나타낸 밴드갭 기준 전압 발생부(100), 스케일용 기준 전압 발생부(200) 및 기준 전압 조정/가산부(300)를 통합하여 나타낸 도면.

도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 기준 전압 발생 회로를 나타내는 회로도.

도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 기준 전압 발생 회로를 나타내는 회로도.

* 도면의 주요 부분에 대한 부호의 설명

100…밴드갭 기준 전압 발생부

200…스케일용 기준 전압 발생부

300…기준 전압 조정/가산부

A2, A4, A12, A14, A22, A24…연산 증폭기

상기 목적을 달성하기 위하여, 본 발명의 일 실시예에 따르면, 1차 온도 계수가 영으로 조정되고 음의 2차 온도 계수를 갖는 제1 예비 기준 전압을 발생하는 밴드갭 기준 전압 발생부; 1차 온도 계수가 영으로 조정되고 양의 2차 온도 계수를 갖는 제2 예비 기준 전압을 발생하는 스케일용 기준 전압 발생부; 및 2차 온도 계수가 영이 되도록 상기 제1 예비 기준 전압 및 상기 제2 예비 기준 전압을 크기 조절 및 가산하여 출력하는 기준 전압 조정/가산부를 포함하는 반도체 장치의 기준 전압 발생 회로가 제공된다. 스케일용 기준 전압 발생부는 전원 전압(VDD)과 접지 사이에 병렬로 연결된 3개의 브랜치와 2개의 연산 증폭기를 포함하여 구성된다. 제1 및 제2 브랜치는 각각 바이폴라 트랜지스터를 포함하여 구성되며 각 브랜치에 포함된 소정 노드들간의 전압차가 연산 증폭기에 의해 증폭되며 연산 증폭기의 출력에 의해 제1 및 제2 브랜치의 전류가 제어되도록 한다. 여기서, 연산 증폭기로 인가되는 노드에 걸리는 전압의 크기는 각 브랜치에 포함되는 저항들의 저항값을 조절함으로써 조절할 수 있다. 다른 하나의 연산 증폭기는 제2 브랜치와 제3 브랜치에 포함된 노드들간의 전압차를 증폭하여 제3 브랜치에 흐르는 전류를 제어한다. 또한, 상기 제1 브랜치에 포함된 노드들중 어느 한 노드로부터 상기 제2 예비 기준 전압이 출력된다.

상기 기준 전압 조정/가산부는. 상기 제1 예비 기준 전압을 크기 조정하여 제1 예비 전류로 변환하는 제1 전압-전류 변환기; 상기 제2 예비 기준 전압을 크기 조정하여 제2 예비 전류로 변환하는 제2 전압-전류 변환기; 출력 전류가 흐르며 적어도 하나의 부하 소자를 포함하는 출력 브랜치; 상기 제1 예비 전류를 상기 출력 브랜치로 전달하는 제1 전류 미러; 상기 제2 예비 전류를 상기 출력 브랜치로 전달하는 제2 전류 미러를 포함하여, 상기 제1 예비 전류 및 상기 제2 예비 전류가 상기 출력 브랜치에 가산되어 흐르도록 하여 상기 출력 부하의 걸리는 전압을 기준 전압(VREF)으로서 출력한다. 제1 및 제2 전압-전류 변환기는 각각 변환된 예비 전류가 흐르는 브랜치의 전압을 스케일하여 부 입력 단자로 입력하고 해당하는 예비 전압을 정 입력 단자로 입력하는 연산 증폭기를 포함한다. 상기 기준 전압 조정/가산부는 제1 및 제2 예비 전류가 흐르는 브랜치 내에 해당하는 상기 연산 증폭기의 출력에 의해 게이팅되는 엔모스 트랜지스터들을 더 포함할 수 있다.

또한, 상기 밴드갭 기준 전압 발생부는, 전원 전압(VDD)과 접지(VSS) 사이에 병렬로 결합되고 각각 바이폴라 트랜지스터의 에미터-콜렉터 경로를 포함하여 구성된 2개의 브랜치와; 각각의 브랜치 내에 포함되는 노드간의 전압차를 증폭하여 상기 각 브랜치에 흐르는 전류를 제어하는 연산 증폭기를 포함한다.

본 발명의 다른 실시예에 따르면, 밴드갭 기준 전압 발생부와-여기서, 밴드갭 기준 전압 발생부는, 전원 전압(VDD)과 접지(VSS) 사이에 병렬로 결합되고 각각 바이폴라 트랜지스터의 에미터-콜렉터 경로를 포함하여 구성된 제1 및 제2 브랜치; 상기 제1 브랜치 내의 제1 노드 및 제2 브랜치 내의 제2 노드간의 전압차를 증폭하여 상기 제1 및 제2 브랜치에 흐르는 전류를 제어하는 연산 증폭기를 포함함-; 상기 제1 및 제2 브랜치와 병렬로 연결된 제3 브랜치-여기서 제3 브랜치는 상기 연산 증폭기에 의해 흐르는 전류가 제어되고 그 안에 포함된 제3 노드의 전압이 상기 제1 및 제2 브랜치에 포함된 바이폴라 트랜지스터들의 베이스에 인가됨-와; 상기 제1 브랜치 내에 포함된 노드들중 어느 하나로부터 인출된 기준 전압 출력 단자를 포함하여, 상기 밴드갭 기준 전압 발생부에 의한 전압과 상기 제3 노드에 의한 전압이 가산되어 기준 전압으로서 출력되는 반도체 장치의 기준 전압 발생 회로가 제공된다.

본 발명의 또 다른 실시예에 따르면, 밴드갭 기준 전압 발생부와 밴드갭 기준 전압 발생부 내에 포함되는 바이폴라 트랜지스터들의 베이스와 접지 사이에 결합된 스케일용 부하를 포함하여 기준 전압의 2차 온도 계수가 보정되어 출력되는 반도체 장치의 기준 전압 발생 회로가 제공된다.

요컨대, 2차 온도 계수를 제로로 함으로서 음의 2차 온도 계수를 가지는 기존의 밴드갭 기준 전압 발생기 보다 더욱 정밀한 기준 전압 생성을 가능하게 한 것이다.

이어서, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 설명하기로 한다.

먼저 본 발명의 원리를 살펴보면, 음의 1차 온도 계수를 갖는다고 알려진 다이오드 양단간의 전압 또는 바이폴라 트랜지스터의 베이스-에미터간 전압(Vbe)은 음의 1차 온도 계수를 가질 뿐만 아니라 음의 2차 온도 계수도 갖는다. 따라서, 양의 1차 온도 계수를 갖는 전압 외에 양의 2차 온도 계수를 갖는 전압을 추가로 연결함으로써 전체적인 온도 계수의 1차 및 2차 성분이 모두 제로가 되도록 한 것이다.

도 1은 본 발명에 따른 기준 전압 발생 회로의 전체적인 구성을 나타내는 블록도이다.

도 1을 참조하면, 기준 전압 발생 회로는 밴드갭 기준 전압 발생부(100), 스케일용 기준 전압 발생부(200) 및 기준 전압 조정/가산부(300)를 포함한다. 밴드갭 기준 전압 발생부(100)는 1차 온도 계수는 제로이지만 음의 2차 온도 계수를 갖는 제1 예비 기준 전압(VN)을 발생한다. 스케일용 기준 전압 발생부(200)는 1차 온도 계수는 제로이지만 양의 2차 온도 계수를 갖는 제2 예비 기준 전압(VP)을 발생한다. 기준 전압 조정/가산부(300)는 제1 예비 기준 전압(VN) 및 제2 예비 기준 전압(VP)의 크기를 조정 및 가산하여 원하는 크기를 갖는 기준 전압(VREF)을 출력한다.

도 2는 도 1에 나타낸 밴드갭 기준 전압 발생부(100)의 구체적인 회로의 일 예를 나타낸 것이다.

도 2를 참조하면, 밴드갭 기준 전압 발생부(100)는 피모스(PMOS) 트랜지스터(P2, P4), 저항(R2, R4, R6), 피엔피 바이폴라 트랜지스터(Q2, Q4) 및 연산 증폭기(A2)를 포함하여 구성된다. 피모스 트랜지스터(P2)의 드레인-소스 경로, 저항(R2, R6) 및 바이폴라 트랜지스터(Q2)의 에미터-콜렉터 경로가 전원 전압(VDD)과 접지(VSS) 사이에 직렬로 연결되어 하나의 브랜치(branch)를 형성하고, 피모스 트랜지스터(P4)의 드레인-소스 경로, 저항(R4) 및 바이폴라 트랜지스터(Q4)의 에미터-콜렉터 경로가 전원 전압(VDD)과 접지(VSS) 사이에 직렬로 연결되어 다른 하나의 브랜치를 형성하며, 바이폴라 트랜지스터(Q2, Q4)의 베이스는 접지(VSS)에 결합되어 있다. 또한, 노드(X1, X2)의 전위차는 연산 증폭기(A2)를 통해 증폭 및 피드백되어 피모스 트랜지스터(P2, P4)의 스위칭을 제어한다. 따라서, 연산 증폭기의 출력에 의해 각 브랜치에 흐르는 전류가 제어된다.

이러한 구성을 갖는 밴드갭 기준 전압 발생부(100)에서 1차 온도 계수는 3개의 저항(R2, R4, R6)의 저항값을 조절함으로서 제로가 될 수 있다. 즉 연산 증폭기의 정입력 단자 및 부 입력 단자로 인가되는 전압의 크기를 조절함으로서 밴드갭 기준 전압 발생부(100)의 출력인 제1 예비 기준 전압(VN)의 1차 온도 계수를 제로(0)로 할 수 있다. 그러나, 이러한 구성을 갖는 밴드갭 기준 전압 발생부(100)는 피엔피 바이폴라 트랜지스터(Q2, Q4)의 베이스-에미터간 전압(Vbe)의 특성상 제1 예비 기준 전압(VN)은 항상 음(-)의 2차 온도 계수를 갖게 된다. 따라서, 밴드갭 기준 전압 발생부(100)만으로 발생된 제1 예비 기준 전압(VN)은 위에서 설명한 바와 같은 곡률 형태의 온도 특성을 나타낸다.

도 3은 도 1에 나타낸 스케일용 기준 전압 발생부(200)의 바람직한 일 실시예를 나타내는 도면이다.

도 3을 참조하면, 스케일용 기준 전압 발생부(200)는 피모스 트랜지스터(P12, P14, P16), 저항(R12, R14, R16, R18, R20), 연산 증폭기(A12, A14) 및 바이폴라 트랜지스터(Q12, Q14)를 포함하여 구성되어 있다. 바이폴라 트랜지스터(Q12, Q14)는 피엔피 바이폴라 트랜지스터로 구성될 수 있다. 피모스 트랜지스터(P12)의 드레인-소스 경로, 저항(R18, R20)이 전원 전압(VDD)과 접지(VSS) 사이에 직렬로 연결되어 하나의 브랜치를 형성하고 있고, 피모스 트랜지스터(P14)의 드레인-소스 경로, 저항(R12) 및 피엔피 바이폴라 트랜지스터(Q12)의 에미터-콜렉터 경로가 전원 전압(VDD)과 접지(VSS) 사이에 직렬로 연결되어 다른 하나의 브랜치를 형성하고 있으며, 피모스 트랜지스터(P16)의 드레인-소스 경로, 저항(R14, R16) 및 피엔피 바이폴라 트랜지스터(Q14)의 에미터-콜렉터 경로가 전원 전압(VDD)과 접지(VSS) 사이에 직렬로 연결되어 또 다른 하나의 브랜치를 형성하고 있다. 또한, 노드(X3, X4)의 전위차는 연산 증폭기(A12)를 통해 증폭 및 피드백되어 피모스 트랜지스터(P14, P16)의 스위칭을 제어하고, 노드(X3, X5)의 전위차가 연산 증폭기(A14)를 통해 증폭되어 피모스 트랜지스터(P12)의 스위칭을 제어한다. 즉 연산 증폭기의 출력에 의해 각 브랜치에 흐르는 전류들이 통제된다. 스케일용 기준 전압 발생부(200)의 출력인 제2 예비 기준 전압(VP)은 피모스 트랜지스터(P16)와 저항(R14)의 연결 노드로부터 출력된다. 스케일용 기준 전압 발생부(200)에서, 저항(R12, R14, R16, R18, R20)의 저항값들을 조절함으로써 제2 예비 기준 전압(VP)의 1차 온도 계수를 제로(0)로 한다. 이와 같이 하면, 스케일용 기준 전압 발생부(200)의 출력인 제2 예비 기준 전압(VP)은 1차 온도 계수는 제로이고 2차 온도 계수는 양(+)인 전압을 출력한다. 즉, 온도가 증가하면 그의 제곱 비례하여 출력인 제2 예비 기준 전압(VP)이 증가하게 된다.

도 4는 도 1에 나타낸 기준 전압 조정/가산부(300)의 바람직한 일 실시예를 나타낸 회로도이다. 기준 전압 조정/가산부(300)는 제1 예비 기준 전압(VN)과 제2 예비 기준 전압(VP)의 크기를 조절하여 가산하는 기능을 수행한다. 제1 예비 기준 전압(VN)과 제2 예비 기준 전압(VP)은 양자 모두 1차 온도 계수가 제로이므로 그 크기를 조절하여 가산하여도 1차 온도 계수는 항상 제로가 된다. 따라서, 2차 온도 계수가 서로 상쇄될 수 있도록 크기를 조절하여 가산하면, 최종적으로 출력되는 기준 전압(VREF)은 1차 온도 계수 및 2차 온도 계수가 모두 제로가 된다.

도 4를 참조하면, 기준 전압 조정/가산부(300)는 피모스 트랜지스터(P22, P24, P26, P28), 엔모스 트랜지스터(N22, N24), 연산 증폭기(A22, A24) 및 저항(R22, R24, R26)을 포함하여 구성된다. 제1 예비 기준 전압(VN)은 연산 증폭기(A22) 및 저항(R26)으로 구성되는 전압-전류 변환기(voltage to current converter)에 의해 제1 예비 전류(IN)로 변환된다. 마찬가지로, 제2 예비 기준 전압(VP)은 연산 증폭기(A24) 및 저항(R22)으로 구성되는 전압-전류 변환기(voltage to current converter)에 의해 제2 예비 전류(IP)로 변환된다. 여기서, 저항(R26, R22)의 저항값을 조절함으로써 크기 조절(scaling)을 수행할 수 있다. 제1 예비 전류(IN)의 값은 다음 수학식 1과 같이 나타낼 수 있고 제2 예비 전류(IP)의 값은 다음 수학식 2와 같이 나타낼 수 있다.

또한, 제1 예비 전류(IN)는 피모스 트랜지스터(P22, P24)로 이루어진 전류 미러에 의해, 제2 예비 전류(IP)는 피모스 트랜지스터(P26, P28)로 이루어진 전류 미러에 의해, 출력 가지(즉, 저항(R24)이 있는 브랜치(branch))로 전달되어 가산된다. 따라서, 저항(R24)을 흐르는 출력 전류(Iout)는 제1 예비 전류(IN)와 제2 예비 전류(IP)의 합, 즉 Iout=IN+IP가 된다. 또한, 출력되는 기준 전압(VREF)은 출력 전류(Iout)와 저항(R24)의 곱으로 나타내어질 수 있다. 그리하여, 출력되는 기준 전압(VREF)은 다음 수학식 3과 같이 나타낼 수 있다.

이와 같이 저항(R24, R22, R26)의 저항값을 조절하여 제1 예비 기준 전압(VN) 및 제2 예비 기준 전압(VP)의 2차 온도 계수가 상쇄되도록 한다. 그리하여, 최종적으로 출력되는 기준 전압(VREF)은 1차 온도 계수 및 2차 온도 계수가 모두 제로가 되도록 함으로써, 온도 변화에 대하여 거의 변화가 없는 안정된 기준 전압을 발생할 수 있게 된다.

도 5는 도 2 내지 도 4에 나타낸 밴드갭 기준 전압 발생부(100), 스케일용 기준 전압 발생부(200) 및 기준 전압 조정/가산부(300)를 통합하여 나타낸 도면으로, 상호 연결 관계를 보여주고 있다.

도 6은 본 발명의 다른 실시예에 따른 반도체 장치의 기준 전압 발생 회로를 나타내는 회로도이다.

도 6을 참조하면, 반도체 장치의 기준 전압 발생 회로는 밴드갭 기준 전압 발생부(100) 및 2차 온도 계수 조절부(400)를 포함하여 구성된다. 2차 온도 계수 조절부(400)는 피모스 트랜지스터(P32) 및 저항(R32)을 포함하여 구성된다. 피모스 트랜지스터(P32)의 드레인-소스 경로 및 저항(R32)은 전원 전압(VDD)과 접지(VSS) 사이에 직렬로 결합되어 있다. 피모스 트랜지스터(P32) 및 저항(R32)의 결합점 노드(X5)는 밴드갭 기준 전압 발생부(100)의 피엔피 바이폴라 트랜지스터(Q2, Q4)의 베이스에 결합된다.

이와 같은 회로에서, 노드(X5)의 전압이 갖는 온도 특성은 바이폴라 트랜지스터(Q2, Q4)가 갖는 전류 이득의 온도 특성에 의해서 결정된다. 그런데, 이 전류 이득의 온도 특성은 1차 온도 계수 및 2차 온도 계수가 모두 양의 값을 가진다. 또한, 출력되는 기준 전압(VREF)은 밴드갭 기준 전압 발생부(100)만 구성된 경우의 출력인 제1 예비 기준 전압(VN)에 노드(X5)의 전압이 가산되므로 2차 온도 계수를 제로로 할 수 있게 된다.

도 7은 본 발명의 또 다른 실시예에 따른 반도체 장치의 기준 전압 발생 회로를 나타내는 회로도이다.

도 7을 참조하면, 기준 전압 발생 회로는 밴드갭 기준 전압 발생부(100) 및 2차 온도 계수 조절부(500)를 포함하며, 2차 온도 계수 조절부(500)는 저항(R40)으로 구성되어 있다. 저항(R42)은 노드(X6)와 접지(VSS) 사이에 결합되어 있으며, 노드(X6)는 밴드갭 기준 전압 발생부(100)의 피엔피 바이폴라 트랜지스터(Q2, Q4)의 베이스에 결합된다. 도 6에서와 마찬가지로, 노드(X6)의 전압은 1차 및 2차 온도 계수가 모두 양의 값을 가지며, 이러한 전압은 기존의 밴드갭 기준 전압 발생부(100)만 구성된 경우의 출력인 제1 예비 기준 전압(VN)에 가산되어, 최종적인 출력 기준 전압(VREF)이 된다. 따라서, 기준 전압(VREF)의 2차 온도 계수를 제로로 조절할 수 있게 된다. 도 6 및 도 7의 실시예에서는 2차 온도 계수 조절부(400, 500)의 노드(X5, X6)의 전압이 가지는 1차 온도 계수 성분은 제로로 조절되지는 않았으나, 그다지 크지 않다. 그러나, 소량의 1차 온도 계수 성분이 기준 전압(VREF)에 반영될 우려가 있으므로, 도 5에 도시된 기준 전압 발생 회로에 비하여 요구되는 칩 면적은 작으나 온도에 대한 안정성이 다소 낮다.

본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 물론이다.

상술한 바와 같은 본 발명의 기준 전압 발생 회로는 단순히 1차 온도 계수만을 제로로 한 것이 아니라, 2차 온도 계수도 제로가 되도록 한 것으로, 발생되는 기준 전압의 온도에 대한 변화율이 매우 낮아지는 이점이 있다. 그리하여, 아날로그/디지털 변환기, 전압 조정기(voltage regulator), 디씨-투-디씨(DC-to-DC) 변환기 등과 같은 반도체 장치에서 아날로그 관련 회로의 동작 정밀도를 높이는 이점이 있다. 특히, 기준 전압 발생 회로 내장형 ADC/DAC 등에서는 기준 전압의 정밀성 및 안정성이 전체 칩의 성능을 좌우하게 된다. 구체적으로, 단순히 1차 온도 계수만을 제로('0')로 보정한 단순 밴드갭 기준 전압 발생기를 사용하여 ADC 또는 DAC를 구현하고자 하는 경우 실질적으로 12비트 이상의 ADC/DAC 설계는 불가능하다. 그러나, 본 발명에서 제안한 것과 같이 2차 온도 계수까지 제로로 보정한 기준 전압 발생 회로를 사용하는 경우에는, 12비트 이상의 ADC/DAC 설계가 가능하다.

또한, 본 발명에서 제안하는 반도체 장치의 기준 전압 발생 회로는 단일 칩으로도 생산이 가능하므로, 이를 사용하는 시스템의 성능을 향상시키는 이점을 갖는다. 예를 들어, 디지털화된 전압계, 전류계는 물론 오실로스코프, 펄스/시그널 생성기 등에 채용될 경우 당해 시스템의 성능을 현격히 향상시키게 되는 이점이 있다.

Claims (10)

1차 온도 계수가 영으로 조정되고 음의 2차 온도 계수를 갖는 제1 예비 기준 전압을 발생하는 밴드갭 기준 전압 발생부;

1차 온도 계수가 영으로 조정되고 양의 2차 온도 계수를 갖는 제2 예비 기준 전압을 발생하는 스케일용 기준 전압 발생부; 및

2차 온도 계수가 영이 되도록 상기 제1 예비 기준 전압 및 상기 제2 예비 기준 전압을 크기 조절 및 가산하여 출력하는 기준 전압 조정/가산부

를 포함하는 반도체 장치의 기준 전압 발생 회로.

제1항에 있어서,

스케일용 기준 전압 발생부는

전원 전압(VDD)과 접지 사이에 병렬로 연결된 제1 브랜치, 제2 브랜치, 제3 브랜치-여기서, 제1 브랜치와 제2 브랜치는 바이폴라 트랜지스터를 포함함-;

상기 제1 브랜치에 포함되어 있는 제1 노드와 상기 제2 브랜치에 포함되어 있는 제2 노드간의 전압차를 증폭하여 제1 브랜치 및 제2 브랜치에 흐르는 전류를 제어하는 제1 연산 증폭기;

상기 제2 노드와 상기 제3 브랜치에 포함되어 있는 제3 노드간의 전압차를 증폭하여 제3 브랜치에 흐르는 전류를 제어하는 제2 연산 증폭기

를 포함하고

상기 제1 브랜치에 포함된 노드들중 어느 한 노드로부터 상기 제2 예비 기준 전압을 출력하는

반도체 장치의 기준 전압 발생 회로.

제2항에 있어서,

상기 제1 브랜치는 전원 전압(VDD)과 접지 사이에 직렬로 결합된 제1 피모스 트랜지스터, 제1 저항 및 제2 저항 및 제1 피엔피 바이폴라 트랜지스터를 포함하고-제1 피엔피 바이폴라 트랜지스터의 콜렉터가 접지됨-;

상기 제2 브랜치는 전원 전압(VDD)과 접지(VSS) 사이에 직렬로 결합된 제2 피모스 트랜지스터, 제3 저항 및 제2 피엔피 바이폴라 트랜지스터를 포함하고-제2 피엔피 바이폴라 트랜지스터의 콜렉터가 접지됨-;

상기 제3 브랜치는 전원 전압(VDD)과 접지(VSS) 사이에 직렬로 결합된 제3 피모스 트랜지스터, 제4 저항 및 제5 저항을 포함하고;

상기 제1 연산 증폭기의 제1 입력 단자는 상기 제1 저항 및 제2 저항의 결합점에 연결되고 제2 입력 단자는 상기 제3 저항과 상기 제2 피엔피 바이폴라 트랜지스터의 에미터에 결합되고 그 출력이 상기 제1 피모스 트랜지스터 및 제2 피모스 트랜지스터의 게이트에 결합되며;

상기 제2 연산 증폭기의 제1 입력 단자는 제4 저항과 제5 저항의 결합점에 결합되고 제2 입력 단자는 상기 제2 피엔피 바이폴라 트랜지스터의 에미터에 연결되며 그 출력 단자는 상기 제3 피모스 트랜지스터의 게이트에 결합되는

반도체 장치의 기준 전압 발생 회로.

제1항에 있어서,

상기 기준 전압 조정/가산부는.

상기 제1 예비 기준 전압을 크기 조정하여 제1 예비 전류로 변환하는 제1 전압-전류 변환기;

상기 제2 예비 기준 전압을 크기 조정하여 제2 예비 전류로 변환하는 제2 전압-전류 변환기;

출력 전류가 흐르며 적어도 하나의 부하 소자를 포함하는 출력 브랜치;

상기 제1 예비 전류를 상기 출력 브랜치로 전달하는 제1 전류 미러;

상기 제2 예비 전류를 상기 출력 브랜치로 전달하는 제2 전류 미러

를 포함하여

상기 제1 예비 전류 및 상기 제2 예비 전류가 상기 출력 브랜치에 가산되어 흐르도록 하여 상기 출력 부하의 걸리는 전압을 기준 전압(VREF)으로서 출력하는

반도체 장치의 기준 전압 발생 회로.

제4항에 있어서,

상기 제1 및 제2 전압-전류 변환기는 각각 변환된 예비 전류가 흐르는 브랜치의 전압을 스케일하여 제2 입력 단자로 입력하고 해당하는 예비 전압을 제1 입력 단자로 입력하는 연산 증폭기를 포함하여 구성되는 것을 특징으로 하는

반도체 장치의 기준 전압 발생 회로.

제5항에 있어서,

상기 기준 전압 조정/가산부는, 제1 및 제2 예비 전류가 흐르는 브랜치 내에 해당하는 상기 연산 증폭기의 출력에 의해 게이팅되는 엔모스 트랜지스터들을 더 포함하는 것을 특징으로 하는

반도체 장치의 기준 전압 발생 회로.

제1항에 있어서,

상기 밴드갭 기준 전압 발생부는,

전원 전압(VDD)과 접지(VSS) 사이에 병렬로 결합되고 각각 바이폴라 트랜지스터의 에미터-콜렉터 경로를 포함하여 구성된 제1 및 제2 브랜치;

상기 제1 브랜치 내의 제1 노드 및 제2 브랜치 내의 제2 노드간의 전압차를 증폭하여 상기 제1 및 제2 브랜치에 흐르는 전류를 제어하는 연산 증폭기

를 포함하는 것을 특징으로 하는

반도체 장치의 기준 전압 발생 회로.

밴드갭 기준 전압 발생부-

여기서, 밴드갭 기준 전압 발생부는

전원 전압(VDD)과 접지(VSS) 사이에 병렬로 결합되고 각각 바이폴라 트랜지스터의 에미터-콜렉터 경로를 포함하여 구성된 제1 및 제2 브랜치;

상기 제1 브랜치 내의 제1 노드 및 제2 브랜치 내의 제2 노드간의 전압차를 증폭하여 상기 제1 및 제2 브랜치에 흐르는 전류를 제어하는 연산 증폭기

를 포함함-;

상기 제1 및 제2 브랜치와 병렬로 연결된 제3 브랜치-여기서 제3 브랜치는 상기 연산 증폭기에 의해 흐르는 전류가 제어되고 그 안에 포함된 제3 노드의 전압이 상기 제1 및 제2 브랜치에 포함된 바이폴라 트랜지스터들의 베이스에 인가됨-;

상기 제1 브랜치 내에 포함된 노드들중 어느 하나로부터 인출된 기준 전압 출력 단자

를 포함하여,

상기 밴드갭 기준 전압 발생부에 의한 전압과 상기 제3 노드에 의한 전압이 가산되어 기준 전압으로서 출력되는 것을 특징으로 하는

반도체 장치의 기준 전압 발생 회로.

제8항에 있어서,

상기 제3 브랜치는,

상기 전원 전압(VDD)에 드레인이 연결되고 게이트가 상기 연산 증폭기의 출력에 결합된 피모스 트랜지스터;

상기 피모스 트랜지스터의 소스와 상기 접지(VSS) 사이에 결합된 저항

을 포함하고,

상기 피모스 트랜지스터의 소스가 상기 제3 노드로서 상기 밴드갭 기준 전압 발생부에 포함된 바이폴라 트랜지스터의 베이스에 연결되는 것을 특징으로 하는

반도체 장치의 기준 전압 발생 회로.

밴드갭 기준 전압 발생부-

여기서, 밴드갭 기준 전압 발생부는

전원 전압(VDD)과 접지(VSS) 사이에 병렬로 결합되고 각각 바이폴라 트랜지스터의 에미터-콜렉터 경로를 포함하여 구성된 제1 및 제2 브랜치;

상기 제1 브랜치 내의 제1 노드 및 제2 브랜치 내의 제2 노드간의 전압차를 증폭하여 상기 제1 및 제2 브랜치에 흐르는 전류를 제어하는 연산 증폭기

를 포함함-;

상기 바이폴라 트랜지스터들의 베이스와 접지 사이에 결합된 스케일용 부하

를 포함하는 것을 특징으로 하는

반도체 장치의 기준 전압 발생 회로.