KR20190072229A - 메모리 시스템 및 그것의 동작 방법 - Google Patents

메모리 시스템 및 그것의 동작 방법 Download PDF

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Abstract

메모리 시스템의 동작 방법은 디스크립터 생성 유닛에 의해, 캐시 디스크립터들을 메모리 인터페이스 유닛으로 전송하고, 캐시 출력 디스크립터들을 소정의 응답 순서로 오더링하여 서스펜딩하는 단계; 상기 메모리 인터페이스 유닛에 의해, 상기 캐시 디스크립터들에 근거하여 캐시 커맨드들을 생성하고 상기 캐시 커맨드들을 메모리 장치들로 전송하는 단계; 상기 디스크립터 생성 유닛에 의해, 각각의 상기 캐시 출력 디스크립터들이 서스펜딩 해제될 때 상기 캐시 출력 디스크립터들을 상기 응답 순서에 따라 상기 메모리 인터페이스 유닛으로 전송하는 단계; 상기 메모리 인터페이스 유닛에 의해, 상기 캐시 출력 디스크립터들에 근거하여 캐시 출력 커맨드들을 생성하고 상기 캐시 출력 커맨드들을 상기 메모리 장치들로 전송하는 단계를 포함한다.

Description

메모리 시스템 및 그것의 동작 방법{MEMORY SYSTEM AND OPERATING METHOD THEREOF}
본 발명은 메모리 시스템에 관한 것으로, 더욱 상세하게는 비휘발성 메모리 장치를 포함하는 메모리 시스템에 관한 것이다.
메모리 시스템은 호스트 장치의 라이트 요청에 응답하여, 호스트 장치로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템은 호스트 장치의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치로 제공하도록 구성될 수 있다. 호스트 장치는 데이터를 처리할 수 있는 전자 장치로서, 컴퓨터, 디지털 카메라 또는 휴대폰 등을 포함할 수 있다. 메모리 시스템은 호스트 장치에 내장되어 동작하거나, 분리 가능한 형태로 제작되어 호스트 장치에 연결됨으로써 동작할 수 있다.
본 발명의 실시 예는 호스트 장치의 리드 요청에 대한 응답 속도를 향상시킨 메모리 시스템 및 그것의 동작 방법을 제공하는 데 있다.
본 발명의 실시 예에 따른 메모리 시스템의 동작 방법은 디스크립터 생성 유닛에 의해, 캐시 디스크립터들을 메모리 인터페이스 유닛으로 전송하고, 캐시 출력 디스크립터들을 소정의 응답 순서로 오더링하여 서스펜딩하는 단계; 상기 메모리 인터페이스 유닛에 의해, 상기 캐시 디스크립터들에 근거하여 캐시 커맨드들을 생성하고 상기 캐시 커맨드들을 메모리 장치들로 전송하는 단계; 상기 디스크립터 생성 유닛에 의해, 각각의 상기 캐시 출력 디스크립터들이 서스펜딩 해제될 때 상기 캐시 출력 디스크립터들을 상기 응답 순서에 따라 상기 메모리 인터페이스 유닛으로 전송하는 단계; 상기 메모리 인터페이스 유닛에 의해, 상기 캐시 출력 디스크립터들에 근거하여 캐시 출력 커맨드들을 생성하고 상기 캐시 출력 커맨드들을 상기 메모리 장치들로 전송하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템은 복수의 메모리 장치들; 캐시 디스크립터들 및 캐시 출력 디스크립터들을 생성하고, 상기 캐시 출력 디스크립터들을 소정의 응답 순서로 오더링하여 서스펜딩하도록 구성된 디스크립터 생성 유닛; 및 상기 캐시 디스크립터들에 근거하여 캐시 커맨드들을 생성하고 상기 캐시 커맨드들을 상기 메모리 장치들로 전송하도록 구성된 메모리 인터페이스 유닛을 포함하되, 상기 디스크립터 생성 유닛은, 각각의 상기 캐시 출력 디스크립터들이 서스펜딩 해제될 때 상기 캐시 출력 디스크립터들을 상기 응답 순서에 따라 상기 메모리 인터페이스 유닛으로 전송하고, 상기 메모리 인터페이스 유닛은, 상기 캐시 출력 디스크립터들에 근거하여 캐시 출력 커맨드들을 생성하고 상기 캐시 출력 커맨드들을 상기 메모리 장치들로 전송할 수 있다.
본 발명의 실시 예에 따른 메모리 시스템 및 그것의 동작 방법은 호스트 장치의 리드 요청에 대한 응답 속도를 향상시킬 수 있다.
도1은 본 발명의 실시 예에 따른 메모리 시스템을 도시한 블록도,
도2는 본 발명의 실시 예에 따라 컨트롤러가 연속적인 리드 액세스들을 제1 메모리 장치에 대해 수행하는 방법을 도시하는 도면,
도3은 본 발명의 실시 예에 따라 후속하는 제2 리드 액세스가 없을 때 컨트롤러가 제1 리드 액세스를 완료하는 방법을 도시하는 도면,
도4는 본 발명의 실시 예에 따른 도1의 메모리 시스템의 동작 방법을 도시하는 도면,
도5는 본 발명의 실시 에에 따른 메모리 시스템의 동작 방법의 효과를 설명하기 위한 도면,
도 6은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면,
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면,
도 10은 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 본 명세서에서 특정한 용어들이 사용되었으나. 이는 본 발명을 설명하기 위한 목적에서 사용된 것이며, 의미 한정이나 특허 청구 범위에 기재된 본 발명의 권리 범위를 제한하기 위하여 사용된 것은 아니다.
본 명세서에서 '및/또는'이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, '연결되는/결합되는'이란 표현은 다른 구성 요소와 직접적으로 연결되거나 다른 구성 요소를 통해서 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 '포함한다' 또는 '포함하는'으로 언급된 구성 요소, 단계, 동작 및 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및 소자의 존재 또는 추가를 의미한다.
이하, 도면들을 참조하여 본 발명의 실시 예에 대해 상세히 설명하기로 한다.
도1은 본 발명의 실시 예에 따른 메모리 시스템(100)을 도시한 블록도이다.
메모리 시스템(100)은 외부의 호스트 장치(1)의 라이트 요청에 응답하여, 호스트 장치(1)로부터 제공된 데이터를 저장하도록 구성될 수 있다. 또한, 메모리 시스템(100)은 호스트 장치(1)의 리드 요청에 응답하여, 저장된 데이터를 호스트 장치(1)로 제공하도록 구성될 수 있다.
메모리 시스템(100)은 PCMCIA(Personal Computer Memory Card International Association) 카드, CF(Compact Flash) 카드, 스마트 미디어 카드, 메모리 스틱, 다양한 멀티 미디어 카드(MMC, eMMC, RS-MMC, MMC-micro), SD(Secure Digital) 카드(SD, Mini-SD, Micro-SD), UFS(Universal Flash Storage) 또는 SSD(Solid State Drive) 등으로 구성될 수 있다.
메모리 시스템(100)은 컨트롤러(110) 및 저장 매체(120)를 포함할 수 있다.
컨트롤러(110)는 메모리 시스템(100)의 제반 동작을 제어할 수 있다. 컨트롤러(110)는 호스트 장치(1)의 라이트 요청 및 리드 요청을 처리하기 위해서 저장 매체(120)를 액세스할 수 있다. 또한, 컨트롤러(110)는 호스트 장치(1)의 요청과 무관하게 메모리 시스템(100)의 내부 관리 동작 또는 백그라운드 동작을 수행하기 위해서 저장 매체(120)를 액세스할 수 있다.
컨트롤러(110)는 호스트 인터페이스 유닛(111), 디스크립터 생성 유닛(112) 및 메모리 인터페이스 유닛(113)을 포함할 수 있다.
호스트 인터페이스 유닛(111)은 호스트 장치(1)로부터 요청을 수신하고 요청을 디스크립터 생성 유닛(112)으로 전송할 수 있다. 호스트 인터페이스 유닛(111)은 호스트 장치(1)로부터 저장 매체(120)에 저장될 데이터를 수신하고, 저장 매체(120)로부터 리드된 데이터를 호스트 장치(1)로 전송할 수 있다.
디스크립터 생성 유닛(112)은 디스크립터를 생성할 수 있다. 디스크립터는 비휘발성 메모리 장치로 전송되어야 할 커맨드에 관한 설명서일 수 있다. 디스크립터 생성 유닛(112)은 호스트 장치(1)의 요청을 처리하기 위해서 또는 백그라운드 동작을 수행하기 위해서, 디스크립터를 생성할 수 있다. 디스크립터 생성 유닛(112)은 생성된 디스크립터를 메모리 인터페이스 유닛(113)으로 전송하거나 서스펜딩 큐(SQ)에 서스펜딩시킬 수 있다.
예를 들어, 디스크립터 생성 유닛(112)은 리드 액세스를 위해, 캐시 디스크립터 및 캐시 출력 디스크립터를 생성할 수 있다. 디스크립터 생성 유닛(112)은 캐시 디스크립터를 메모리 인터페이스 유닛(113)으로 전송하고, 캐시 출력 디스크립터를 서스펜딩 큐(SQ)에 서스펜딩시킬 수 있다.
디스크립터 생성 유닛(112)은 서스펜딩 큐(SQ)를 포함할 수 있다. 디스크립터 생성 유닛(112)은 아직 메모리 인터페이스 유닛(113)으로 전송하지 않을 디스크립터를 서스펜딩 큐(SQ)에 서스펜딩시킬 수 있다. 서스펜딩 큐(SQ)에 서스펜딩된 디스크립터는 소정 조건에 따라 서스펜딩이 해제된 뒤 메모리 인터페이스 유닛(113)으로 전송될 수 있다. 본 발명의 실시 예에 따르면, 서스펜딩 큐(SQ)에 서스펜딩된 디스크립터는 소정 조건에 따라 서스펜딩이 해제된 뒤에도 소정 순서를 더 고려하여 메모리 인터페이스 유닛(113)으로 전송될 수 있고, 이와 관련한 자세한 설명은 후술될 것이다.
실시 예에 따라, 서스펜딩 큐(SQ)는 디스크립터 생성 유닛(112)의 외부에 별도로 위치할 수 있다.
메모리 인터페이스 유닛(113)은 디스크립터 생성 유닛(112)으로부터 전송된 디스크립터를 실행할 수 있다. 디스크립터는 실행되기 전에 실행 큐(EQ)에 저장될 수 있다. 메모리 인터페이스 유닛(113)은 실행 큐(EQ)에 저장된 디스크립터에 근거하여 커맨드를 생성하고, 저장 매체(120)의 타겟 메모리 장치로 전송함으로써 디스크립터를 실행할 수 있다.
예를 들어, 메모리 인터페이스 유닛(113)은 리드 액세스를 위해, 캐시 디스크립터에 근거하여 캐시 커맨드를 생성하고 대응하는 메모리 장치로 전송함으로써 캐시 디스크립터를 실행할 수 있다. 또한, 메모리 인터페이스 유닛(113)은 캐시 출력 디스크립터에 근거하여 캐시 출력 커맨드를 생성하고 대응하는 메모리 장치로 전송함으로써 캐시 출력 디스크립터를 실행할 수 있다.
실행 큐(EQ)는 저장 매체(120)에 포함된 제1 내지 제4 메모리 장치들(D1~D4)에 각각 대응하는 복수의 서브 큐들(미도시)을 포함할 수 있다. 서브 큐들 각각은 대응하는 메모리 장치에 관련된 하나 이상의 디스크립터들을 저장할 수 있다. 메모리 인터페이스 유닛(113)은 서브 큐들 각각에 저장된 디스크립터들을 대응하는 메모리 장치에 대해 순차적으로 실행할 수 있다. 메모리 인터페이스 유닛(113)은 대응하는 메모리 장치의 상태에 따라, 즉, 대응하는 메모리 장치가 커맨드를 수신가능한 상태일 때, 디스크립터를 실행할 수 있다. 메모리 장치가 커맨드를 수신가능한 상태는 아이들 상태일 수 있다. 메모리 인터페이스 유닛(113)은 저장 매체(120) 전체에 대해 디스크립터들을 전송받은 순서대로 처리하지는 않을 수 있다. 대응하는 메모리 장치들의 상태에 따라, 메모리 인터페이스 유닛(113)은 앞서 전송된 디스크립터보다 후속하여 전송된 디스크립터를 먼저 실행할 수도 있다.
실시 예에 따라, 실행 큐(EQ)는 메모리 인터페이스 유닛(113)의 외부에 별도로 위치할 수 있다. 이러한 경우, 디스크립터 생성 유닛(112)은 외부의 실행 큐(EQ)에 디스크립터를 저장하고, 메모리 인터페이스 유닛(113)이 외부의 실행 큐(EQ)에 저장된 디스크립터를 참조하도록 제어할 수 있다. 이하에서, 디스크립터 생성 유닛(112)이 메모리 인터페이스 유닛(113)으로 디스크립터를 전송하는 동작은, 디스크립터를 외부의 실행 큐(EQ)에 저장하고 메모리 인터페이스 유닛(113)으로 하여금 디스크립터를 참조할 수 있도록 제어하는 동작을 의미할 수도 있다.
도2는 본 발명의 실시 예에 따라 컨트롤러(110)가 연속적인 리드 액세스들을 제1 메모리 장치(D1)에 대해 수행하는 방법을 도시하는 도면이다.
컨트롤러(110)는 호스트 장치(1)의 리드 요청에 따라 제1 메모리 장치(D1)를 리드 액세스할 수 있다. 실시 예에 따라 컨트롤러(110)는 백그라운드 동작을 처리하기 위해서 제1 메모리 장치(D1)를 리드 액세스할 수 있다. 특히, 컨트롤러(110)는 연속적인 제1 및 제2 리드 액세스들의 일부 동작들을 오버랩시킴으로써 리드 액세스들의 전체 수행 시간을 단축시킬 수 있다.
구체적으로, 도2를 참조하면, 단계(S21)에서, 디스크립터 생성 유닛(112)은 호스트 장치(1)의 제1 리드 요청(RRQ1)에 따른 제1 리드 액세스를 위해 제1 캐시 디스크립터(CD1) 및 제1 캐시 출력 디스크립터(COD1)를 생성할 수 있다. 그리고, 디스크립터 생성 유닛(112)은 제1 캐시 디스크립터(CD1)를 메모리 인터페이스 유닛(113)으로 전송하고, 제1 캐시 출력 디스크립터(COD1)를 서스펜딩 큐(SQ)에 서스펜딩시킬 수 있다.
단계(S22)에서, 메모리 인터페이스 유닛(113)은 제1 캐시 디스크립터(CD1)에 근거하여 제1 캐시 커맨드(CC1)를 생성하고 제1 메모리 장치(D1)로 전송할 수 있다. 메모리 인터페이스 유닛(113)은 제1 메모리 장치(D1)의 상태에 따라 제1 캐시 커맨드(CC1)를 제1 메모리 장치(D1)로 전송할 수 있다.
단계(S23)에서, 제1 메모리 장치(D1)는 제1 캐시 커맨드(CC1)에 응답하여 메인 영역(MR1)에 저장된 제1 데이터(DT1)를 버퍼 영역(BR1)에 캐시할 수 있다. 이때, 제1 캐시 출력 디스크립터(COD1)가 단계(S21)에서 서스펜딩됨에 따라, 제1 데이터(DT1)는 출력되지 않고 버퍼 영역(BR1)에 캐시된 채로 남아있을 수 있다.
단계(S24)에서, 디스크립터 생성 유닛(112)은 호스트 장치(1)의 제2 리드 요청(RRQ2)에 따른 제2 리드 액세스를 위해 제2 캐시 디스크립터(CD2) 및 제2 캐시 출력 디스크립터(COD2)를 생성할 수 있다. 그리고, 디스크립터 생성 유닛(112)은 제2 캐시 디스크립터(CD2) 및 제1 캐시 출력 디스크립터(COD1)를 메모리 인터페이스 유닛(113)으로 전송하고, 제2 캐시 출력 디스크립터(COD2)를 서스펜딩 큐(SQ)에 서스펜딩시킬 수 있다. 한편, 단계(S24)는 단계(S22) 또는 단계(S23)와 동시에 진행될 수도 있다.
단계(S25)에서, 메모리 인터페이스 유닛(113)은 제2 캐시 디스크립터(CD2) 및 제1 캐시 출력 디스크립터(COD1)에 근거하여 제2 캐시 커맨드(CC2) 및 제1 캐시 출력 커맨드(COC1)를 생성하고 제1 메모리 장치(D1)로 전송할 수 있다. 메모리 인터페이스 유닛(113)은 제1 메모리 장치(D1)의 상태에 따라 제2 캐시 커맨드(CC2) 및 제1 캐시 출력 커맨드(COC1)를 제1 메모리 장치(D1)로 전송할 수 있다.
단계(S26)에서, 제1 메모리 장치(D1)는 제2 캐시 커맨드(CC2)에 응답하여 메인 영역(MR1)에 저장된 제2 데이터(DT2)를 제2 버퍼 영역(BR1)에 캐시하면서 제1 캐시 출력 커맨드(COC1)에 응답하여 버퍼 영역(BR1)에 캐시된 제1 데이터(DT1)를 메모리 인터페이스 유닛(113)으로 출력할 수 있다. 따라서, 제2 데이터(DT2)의 캐시 동작과 제1 데이터(DT1)의 캐시 출력 동작이 서로 오버랩됨으로써, 제1 및 제2 리드 액세스들의 전체 수행 시간이 단축될 수 있다.
도3은 본 발명의 실시 예에 따라 후속하는 제2 리드 액세스가 없을 때 컨트롤러(110)가 제1 리드 액세스를 완료하는 방법을 도시하는 도면이다.
도3을 참조하면, 단계(S31)부터 단계(S33)까지의 절차는 도2의 단계(S21)부터 단계(S23)까지의 절차와 동일할 수 있다.
단계(S34)에서, 디스크립터 생성 유닛(112)은 제1 캐시 출력 디스크립터(COD1)의 서스펜딩 해제 조건이 만족된 것으로 판단할 수 있다. 서스펜딩 해제 조건은, 제1 메모리 장치(D1)에 대해 후속 리드 액세스가 근시간동안 없을 것으로 판단되는 경우일 수 있다. 디스크립터 생성 유닛(112)은 제1 캐시 출력 디스크립터(COD1)를 메모리 인터페이스 유닛(113)으로 단독으로 전송할 수 있다.
단계(S35)에서, 메모리 인터페이스 유닛(113)은 제1 캐시 출력 디스크립터(COD1)에 근거하여 제1 캐시 출력 커맨드(COC1)를 생성하고 제1 메모리 장치(D1)로 전송할 수 있다.
단계(S36)에서, 제1 메모리 장치(D1)는 제1 캐시 출력 커맨드(COC1)에 응답하여 버퍼 영역(BR1)에 캐시된 제1 데이터(DT1)를 메모리 인터페이스 유닛(113)으로 출력할 수 있다.
결과적으로, 단계(S34)에서 디스크립터 생성 유닛(112)이 제1 캐시 출력 디스크립터(COD1)의 서스펜딩을 해제함으로써, 제1 리드 액세스의 완료가 지연되는 것을 방지할 수 있다.
다시 도1을 참조하면, 저장 매체(120)는 제1 내지 제4 메모리 장치들(D1~D4)을 포함할 수 있다. 제1 내지 제4 메모리 장치들(D1~D4)은 컨트롤러(110)와 연결된 신호 전송 라인들(130)을 공유할 수 있다. 따라서, 제1 내지 제4 메모리 장치들(D1~D4)은 신호 전송 라인들(130)을 통해 컨트롤러(110)로 데이터를 동시에 출력할 수 없고, 순차적으로 출력할 수 있다.
이하, 제1 메모리 장치(D1)의 구성 및 동작 방법이 설명될 것이다. 제2 내지 제4 메모리 장치들은 제1 메모리 장치(D1)와 유사하게 구성되고 동작할 수 있다.
제1 메모리 장치(D1)는 메인 영역(MR1)과 버퍼 영역(BR1)을 포함할 수 있다.
메인 영역(MR1)은 데이터가 실질적으로 저장되는 영역일 수 있다. 메인 영역(MR1)은, 미도시되었지만, 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀들 각각은 하나 이상의 데이터 비트들을 저장할 수 있다.
버퍼 영역(BR1)은 메모리 인터페이스 유닛(113)으로부터 전송되고 메인 영역(MR1)에 저장될 데이터, 또는 메인 영역(MR1)으로부터 리드되고 메모리 인터페이스 유닛(113)으로 출력될 데이터가 임시로 저장되는 영역일 수 있다.
제1 메모리 장치(D1)는 메모리 인터페이스 유닛(113)으로부터 전송된 캐시 커맨드에 응답하여 캐시 동작을 수행할 수 있다. 제1 메모리 장치(D1)는 캐시 동작을 수행할 때, 메인 영역(MR1)에 저장된 데이터를 리드하고 버퍼 영역(BR1)에 캐시할 수 있다.
제1 메모리 장치(D1)는 메모리 인터페이스 유닛(113)으로부터 전송된 캐시 출력 커맨드에 응답하여 캐시 출력 동작을 수행할 수 있다. 제1 메모리 장치(D1)는 캐시 출력 동작을 수행할 때, 버퍼 영역(BR1)에 캐시된 데이터를 메모리 인터페이스 유닛(113)으로 출력할 수 있다.
제1 메모리 장치(D1)는 캐시 커맨드와 캐시 출력 커맨드가 연속적으로 전송될 때 캐시 동작 및 캐시 출력 동작을 동시에 수행할 수 있다. 즉, 제1 메모리 장치(D1)는 캐시 커맨드에 응답하여 메인 영역(MR1)에 저장된 데이터를 버퍼 영역(BR1)에 캐시하면서, 캐시 출력 커맨드에 응답하여 버퍼 영역(BR1)에 앞서 캐시된 데이터를 메모리 인터페이스 유닛(113)으로 출력할 수 있다.
비휘발성 메모리 장치는 낸드 플래시(NAND Flash) 또는 노어 플래시(NOR Flash)와 같은 플래시 메모리 장치, FeRAM(Ferroelectrics Random Access Memory), PCRAM(Phase-Change Random Access Memory), MRAM(Magnetic Random Access Memory) 또는 ReRAM(Resistive Random Access Memory) 등을 포함할 수 있다.
도1은 저장 매체(120)가 4개의 제1 내지 제4 메모리 장치(D1~D4)를 포함하는 것으로 도시하나, 저장 매체(120)에 포함되는 메모리 장치들의 개수는 이에 제한되지 않는다.
한편, 각각의 제1 내지 제4 메모리 장치들(D1~D4)에 데이터가 캐시되었고, 제1 내지 제4 메모리 장치들(D1~D4)에 대해 후속 리드 액세스가 존재하지 않는 상황을 가정할 수 있다. 즉, 각각의 제1 내지 제4 메모리 장치들(D1~D4)에 대한 캐시 출력 디스크립터들이 서스펜딩된 상황일 수 있다.
그리고, 제1 내지 제4 메모리 장치들(D1~D4)에 캐시된 데이터는 소정 순서를 가지는 것으로 가정할 수 있다. 소정 순서는 데이터가 호스트 장치(1)로 전송되어야 하는 순서일 수 있다. 예를 들어, 제1 내지 제4 메모리 장치들(D1~D4)에 대한 리드 요청들에 호스트 장치(1)가 소정 순서를 부여했을 때, 호스트 인터페이스 유닛(111)은 소정 순서에 따라 데이터를 호스트 장치(1)로 전송해야만 할 수 있다. 해당 소정 순서는 이하에서 응답 순서로 정의될 수 있다.
이러한 상황에서, 제1 내지 제4 메모리 장치들(D1~D4)에 대해 서스펜딩 해제 조건이 각각 만족할 수 있다. 제1 내지 제4 메모리 장치들(D1~D4)에 대한 캐시 출력 디스크립터들의 서스펜딩이 해제되는 순서는 응답 순서와 무관할 수 있다. 제1 내지 제4 메모리 장치들(D1~D4)에 대해 서스펜딩된 캐시 출력 디스크립터들이 응답 순서와 무관하게 처리됨으로써, 제1 내지 제4 메모리 장치들(D1~D4)은 캐시된 데이터를 각각 메모리 인터페이스 유닛(113)으로 출력할 수 있다.
제1 내지 제4 메모리 장치들(D1~D4)로부터 출력된 데이터는 응답 순서와 무관할 수 있다. 따라서, 일찍 전송된 데이터는 응답 순서에서 늦은 차례에 있을 때, 더 앞선 차례의 데이터가 호스트 장치(1)로 전송될 때까지 기다려야 할 수 있다. 따라서, 호스트 장치(1)에 대한 응답 지연이 유발될 수 있다.
본 발명에 따르면, 제1 내지 제4 메모리 장치들(D1~D4)에 대한 캐시 출력 디스크립터들의 서스펜딩이 해제될 때, 응답 순서를 고려하여 캐시 출력 디스크립터들이 처리될 수 있다. 즉, 캐시 출력 디스크립터는 보다 일찍 서스펜딩 해제되더라도 응답 순서에 따른 차례가 될 때 메모리 인터페이스 유닛(113)으로 전송될 수 있다.
이것은 메모리 인터페이스 유닛(113)이 비록 각각의 제1 내지 제4 메모리 장치들(D1~D4)의 상태들에만 근거하여 캐시 출력 커맨드들을 제1 내지 제4 메모리 장치들(D1~D4)로 전송하더라도, 전송 순서가 응답 순서와 유사하도록 유도할 수 있다. 그 결과, 메모리 인터페이스 유닛(113)은 데이터를 응답 순서에 유사하게 제1 내지 제4 메모리 장치들(D1~D4)로부터 수신할 수 있다.
도4는 본 발명의 실시 예에 따른 도1의 메모리 시스템(100)의 동작 방법을 도시하는 도면이다. 도4는 제1 내지 제4 메모리 장치들(D1~D4)에 대한 후속 리드 액세스들이 없을 때, 제1 내지 제4 메모리 장치들(D1~D4)에 대해 서스펜딩된 캐시 출력 디스크립터들(COD1~COD4)을 처리하는 방법을 도시한다.
도4를 참조하면, 단계(S41)에서, 소정의 응답 순서가 부여된 리드 요청들(RQ1~RQ4)이 호스트 장치(1)로부터 전송될 수 있다. 응답 순서는, 예를 들어, 제4 메모리 장치(D4), 제2 메모리 장치(D2), 제3 메모리 장치(D3), 제1 메모리 장치(D1)의 순서에 대응할 수 있다. 다른 말로 하면, 제4 메모리 장치(D4)로부터 리드된 데이터가 호스트 장치(1)로 가장 먼저 전송되어야 하고, 제1 메모리 장치(D1)로부터 리드된 데이터가 호스트 장치(1)로 가장 마지막에 전송되어야 할 수 있다.
단계(S42)에서, 디스크립터 생성 유닛(112)은 리드 요청들(RQ1~RQ4)에 근거하여 캐시 디스크립터들(CD1~CD4) 및 캐시 출력 디스크립터들(COD1~COD4)을 생성할 수 있다. 디스크립터 생성 유닛(112)은 캐시 디스크립터들(CD1~CD4)을 응답 순서대로 메모리 인터페이스 유닛(113)으로 전송할 수 있다. 즉, 디스크립터 생성 유닛(112)은 제4 메모리 장치(D4)에 대한 캐시 디스크립터(CD4)를 가장 먼저 전송하고, 제1 메모리 장치(D1)에 대한 캐시 디스크립터(CD1)를 가장 마지막으로 전송할 수 있다. 그리고, 디스크립터 생성 유닛(112)은 캐시 출력 디스크립터들(COD1~COD4)을 응답 순서대로 오더링하여 서스펜딩 큐(SQ)에 서스펜딩할 수 있다. 서스펜딩 큐(SQ)는 FIFO 방식의 큐일 수 있다.
단계(S43)에서, 메모리 인터페이스 유닛(113)은 캐시 디스크립터들(CD1~CD4)에 근거하여 캐시 커맨드들(CC1~CC4)을 생성하고 제1 내지 제4 메모리 장치들(D1~D4)로 전송할 수 있다. 메모리 인터페이스 유닛(113)은 제1 내지 제4 메모리 장치들(D1~D4)의 상태들에 근거하여 캐시 커맨드들(CC1~CC4)을 제1 내지 제4 메모리 장치들(D1~D4)로 각각 전송할 수 있다.
단계(S44)에서, 제1 내지 제4 메모리 장치들(D1~D4)은 캐시 커맨드들(CC1~CC4)에 응답하여 캐시 동작들을 각각 수행할 수 있다. 제1 내지 제4 메모리 장치들(D1~D4)은 메인 영역들(MR1~MR4)에 저장된 데이터(DT11~DT14)를 리드하고 버퍼 영역들(BR1~BR4)에 캐시함으로써 캐시 동작들을 수행할 수 있다.
단계(S45)에서, 디스크립터 생성 유닛(112)은 각각의 캐시 출력 디스크립터들(COD1~COD4)에 대해 서스펜딩 해제 조건이 만족한 것으로 판단할 수 있다. 디스크립터 생성 유닛(112)은 서스펜딩 해제된 캐시 출력 디스크립터를 응답 순서에서 메모리 인터페이스 유닛(113)으로 전송될 차례일 때 메모리 인터페이스 유닛(113)으로 전송할 수 있다. 예를 들어, 제2 메모리 장치(D2)에 대한 캐시 출력 디스크립터(COD2)는 서스펜딩 해제되더라도, 제4 메모리 장치(D4)에 대한 캐시 출력 디스크립터(COD4)가 메모리 인터페이스 유닛(113)으로 전송되기 전에는 메모리 인터페이스 유닛(113)으로 전송될 수 없다.
단계(S46)에서, 메모리 인터페이스 유닛(113)은 캐시 출력 디스크립터들(COD1~COD4)에 근거하여 캐시 출력 커맨드들(COC1~COC4)을 생성하고 제1 내지 제4 메모리 장치들(D1~D4)로 전송할 수 있다. 메모리 인터페이스 유닛(113)은 제1 내지 제4 메모리 장치들(D1~D4)의 상태들에 근거하여 캐시 출력 커맨드들(COC1~COC4)을 제1 내지 제4 메모리 장치들(D1~D4)로 전송할 수 있다. 그러하더라도, 캐시 출력 디스크립터들(COD1~COD4)은 응답 순서대로 메모리 인터페이스 유닛(113)으로 전송되었기 때문에, 캐시 출력 커맨드들(COC1~COC4)도 응답 순서대로 제1 내지 제4 메모리 장치들(D1~D4)로 전송되기 쉬울 수 있다. 즉, 메모리 인터페이스 유닛(113)은 캐시 출력 커맨드(COC4)를 제4 메모리 장치(D4)로 가장 먼저 전송하고, 캐시 출력 커맨드(COC1)를 제1 메모리 장치(D1)로 가장 늦게 전송할 수 있다.
단계(S47)에서, 제1 내지 제4 메모리 장치들(D1~D4)은 캐시 출력 커맨드들(COC1~COC4)을 수신한 순서대로 버퍼 영역들(BR1~BR4)에 캐시된 데이터(DT11~DT14)를 메모리 인터페이스 유닛(113)으로 출력할 수 있다. 제1 내지 제4 메모리 장치들(D1~D4)은 캐시 출력 커맨드들(COC1~COC4)을 응답 순서대로 수신할 때, 버퍼 영역들(BR1~BR4)에 캐시된 데이터(DT11~DT14)를 응답 순서대로 메모리 인터페이스 유닛(113)으로 출력할 수 있다.
도5는 본 발명의 실시 에에 따른 메모리 시스템(100)의 동작 방법의 효과를 설명하기 위한 도면이다.
도5를 참조하면, 첫번째 상황(CS1)은, 제1 내지 제4 메모리 장치들(D1~D4)에 캐시된 데이터(DT11~DT14)가 도4에서 설명된 응답 순서에 무관하게 메모리 인터페이스 유닛(113)으로 출력된 경우를 도시할 수 있다. 예를 들어, 데이터(DT11~DT14)는 제1 메모리 장치(D1)부터 제4 메모리 장치(D4)까지의 순서로 메모리 인터페이스 유닛(113)으로 출력될 수 있다.
그러나, 데이터(DT11~DT14)는 호스트 장치(1)로 응답 순서대로 전송되어야 하기 때문에, 제4 메모리 장치(D4)로부터 출력된 데이터(DT14)가 호스트 장치(1)로 전송될 때까지, 먼저 출력된 다른 데이터(DT11~DT13)는 호스트 장치(1)로 전송될 수 없을 것이다. 데이터(DT11~DT14)는 데이터(DT4)가 메모리 인터페이스 유닛(113)으로 출력된 이후에 비로소 응답 순서대로 호스트 장치(1)로 전송될 수 있다.
이와 달리 두번째 상황(CS2)은 본 발명에 따라, 제1 내지 제4 메모리 장치들(D1~D4)에 캐시된 데이터(DT11~DT14)가 응답 순서대로 메모리 인터페이스 유닛(113)으로 출력된 경우를 도시할 수 있다. 이것은, 도4에서 상술한 바와 같이 서스펜딩 해제된 캐시 출력 디스크립터들(COD1~COD4)이 메모리 인터페이스 유닛(113)으로 응답 순서대로 전송됨으로써, 캐시 출력 커맨드들(COC1~COC4)이 제1 내지 제4 메모리 장치들(D1~D4)로 응답 순서대로 전송된 결과일 수 있다. 결과적으로 데이터(DT11~DT14)는 호스트 장치(1)로 응답 순서에 따라 곧바로 전송될 수 있다. 리드 요청들(RQ1~RQ4)에 대한 응답 레이턴시는 첫번째 상황(CS1)보다 시간(RT)만큼 감소할 수 있다.
도 6은 본 발명의 실시 예에 따른 솔리드 스테이트 드라이브(SSD)를 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 6을 참조하면, 데이터 처리 시스템(1000)은 호스트 장치(1100)와 솔리드 스테이트 드라이브(solid state drive)(1200)(이하, SSD라 칭함)를 포함할 수 있다.
SSD(1200)는 컨트롤러(1210), 버퍼 메모리 장치(1220), 비휘발성 메모리 장치들(1231~123n), 전원 공급기(1240), 신호 커넥터(1250) 및 전원 커넥터(1260)를 포함할 수 있다.
컨트롤러(1210)는 SSD(1200)의 제반 동작을 제어할 수 있다. 컨트롤러(1210)는 호스트 인터페이스 유닛(1211), 컨트롤 유닛(1212), 랜덤 액세스 메모리(1213), 에러 정정 코드(ECC) 유닛(1214) 및 메모리 인터페이스 유닛(1215)을 포함할 수 있다.
호스트 인터페이스 유닛(1211)은 신호 커넥터(1250)를 통해서 호스트 장치(1100)와 신호(SGL)를 주고 받을 수 있다. 여기에서, 신호(SGL)는 커맨드, 어드레스, 데이터 등을 포함할 수 있다. 호스트 인터페이스 유닛(1211)은, 호스트 장치(1100)의 프로토콜에 따라서, 호스트 장치(1100)와 SSD(1200)를 인터페이싱할 수 있다. 예를 들면, 호스트 인터페이스 유닛(1211)은, 시큐어 디지털(secure digital), USB(universal serial bus), MMC(multi-media card), eMMC(embedded MMC), PCMCIA(personal computer memory card international association), PATA(parallel advanced technology attachment), SATA(serial advanced technology attachment), SCSI(small computer system interface), SAS(serial attached SCSI), PCI(peripheral component interconnection), PCI-E(PCI Expresss), UFS(universal flash storage)와 같은 표준 인터페이스 프로토콜들 중 어느 하나를 통해서 호스트 장치(1100)와 통신할 수 있다.
호스트 인터페이스 유닛(1211)은 도1의 호스트 인터페이스 유닛(111)을 포함할 수 있다.
컨트롤 유닛(1212)은 호스트 장치(1100)로부터 입력된 신호(SGL)를 분석하고 처리할 수 있다. 컨트롤 유닛(1212)은 SSD(1200)를 구동하기 위한 펌웨어 또는 소프트웨어에 따라서 백그라운드 기능 블럭들의 동작을 제어할 수 있다. 랜덤 액세스 메모리(1213)는 이러한 펌웨어 또는 소프트웨어를 구동하기 위한 동작 메모리로서 사용될 수 있다.
컨트롤 유닛(1212)은 디스크립터 생성 유닛(1216)을 포함할 수 있다. 디스크립터 생성 유닛(1216)은 도1의 디스크립터 생성 유닛(112)을 포함할 수 있다.
에러 정정 코드(ECC) 유닛(1214)은 비휘발성 메모리 장치들(1231~123n)로 전송될 데이터의 패리티 데이터를 생성할 수 있다. 생성된 패리티 데이터는 데이터와 함께 비휘발성 메모리 장치들(1231~123n)에 저장될 수 있다. 에러 정정 코드(ECC) 유닛(1214)은 패리티 데이터에 근거하여 비휘발성 메모리 장치들(1231~123n)로부터 독출된 데이터의 에러를 검출할 수 있다. 만약, 검출된 에러가 정정 범위 내이면, 에러 정정 코드(ECC) 유닛(1214)은 검출된 에러를 정정할 수 있다.
메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)에 커맨드 및 어드레스와 같은 제어 신호를 제공할 수 있다. 그리고 메모리 인터페이스 유닛(1215)은, 컨트롤 유닛(1212)의 제어에 따라서, 비휘발성 메모리 장치들(1231~123n)과 데이터를 주고받을 수 있다. 예를 들면, 메모리 인터페이스 유닛(1215)은 버퍼 메모리 장치(1220)에 저장된 데이터를 비휘발성 메모리 장치들(1231~123n)로 제공하거나, 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 버퍼 메모리 장치(1220)로 제공할 수 있다.
메모리 인터페이스 유닛(1215)은 도1의 메모리 인터페이스 유닛(113)을 포함할 수 있다.
버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(1220)는 비휘발성 메모리 장치들(1231~123n)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(1220)에 임시 저장된 데이터는 컨트롤러(1210)의 제어에 따라 호스트 장치(1100) 또는 비휘발성 메모리 장치들(1231~123n)로 전송될 수 있다.
비휘발성 메모리 장치들(1231~123n)은 SSD(1200)의 저장 매체로 사용될 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 복수의 채널들(CH1~CHn)을 통해 컨트롤러(1210)와 연결될 수 있다. 하나의 채널에는 하나 또는 그 이상의 비휘발성 메모리 장치가 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 동일한 신호 버스 및 데이터 버스에 연결될 수 있다. 하나의 채널에 연결되는 비휘발성 메모리 장치들은 도1의 메모리 장치들(D1~D4)과 유사하게 동작할 수 있다. 비휘발성 메모리 장치들(1231~123n) 각각은 도1의 메인 영역 및 버퍼 영역을 포함할 수 있다.
전원 공급기(1240)는 전원 커넥터(1260)를 통해 입력된 전원(PWR)을 SSD(1200) 백그라운드에 제공할 수 있다. 전원 공급기(1240)는 보조 전원 공급기(1241)를 포함할 수 있다. 보조 전원 공급기(1241)는 서든 파워 오프(sudden power off)가 발생되는 경우, SSD(1200)가 정상적으로 종료될 수 있도록 전원을 공급할 수 있다. 보조 전원 공급기(1241)는 대용량 캐패시터들(capacitors)을 포함할 수 있다.
신호 커넥터(1250)는 호스트 장치(1100)와 SSD(1200)의 인터페이스 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
전원 커넥터(1260)는 호스트 장치(1100)의 전원 공급 방식에 따라서 다양한 형태의 커넥터로 구성될 수 있다.
도 7은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 7을 참조하면, 데이터 처리 시스템(2000)은 호스트 장치(2100)와 메모리 시스템(2200)을 포함할 수 있다.
호스트 장치(2100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(2100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
호스트 장치(2100)는 소켓(socket), 슬롯(slot) 또는 커넥터(connector)와 같은 접속 터미널(2110)을 포함할 수 있다. 메모리 시스템(2200)은 접속 터미널(2110)에 마운트(mount)될 수 있다.
메모리 시스템(2200)은 인쇄 회로 기판과 같은 기판 형태로 구성될 수 있다. 메모리 시스템(2200)은 메모리 모듈 또는 메모리 카드로 불릴 수 있다. 메모리 시스템(2200)은 컨트롤러(2210), 버퍼 메모리 장치(2220), 비휘발성 메모리 장치(2231~2232), PMIC(power management integrated circuit)(2240) 및 접속 터미널(2250)을 포함할 수 있다.
컨트롤러(2210)는 메모리 시스템(2200)의 제반 동작을 제어할 수 있다. 컨트롤러(2210)는 도 6에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(2220)는 비휘발성 메모리 장치들(2231~2232)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(2220)에 임시 저장된 데이터는 컨트롤러(2210)의 제어에 따라 호스트 장치(2100) 또는 비휘발성 메모리 장치들(2231~2232)로 전송될 수 있다.
비휘발성 메모리 장치들(2231~2232)은 메모리 시스템(2200)의 저장 매체로 사용될 수 있다.
PMIC(2240)는 접속 터미널(2250)을 통해 입력된 전원을 메모리 시스템(2200) 백그라운드에 제공할 수 있다. PMIC(2240)는, 컨트롤러(2210)의 제어에 따라서, 메모리 시스템(2200)의 전원을 관리할 수 있다.
접속 터미널(2250)은 호스트 장치의 접속 터미널(2110)에 연결될 수 있다. 접속 터미널(2250)을 통해서, 호스트 장치(2100)와 메모리 시스템(2200) 간에 커맨드, 어드레스, 데이터 등과 같은 신호와, 전원이 전달될 수 있다. 접속 터미널(2250)은 호스트 장치(2100)와 메모리 시스템(2200)의 인터페이스 방식에 따라 다양한 형태로 구성될 수 있다. 접속 터미널(2250)은 메모리 시스템(2200)의 어느 한 변에 배치될 수 있다.
도 8은 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 데이터 처리 시스템을 예시적으로 도시하는 도면이다. 도 8을 참조하면, 데이터 처리 시스템(3000)은 호스트 장치(3100)와 메모리 시스템(3200)을 포함할 수 있다.
호스트 장치(3100)는 인쇄 회로 기판(printed circuit board)과 같은 기판(board) 형태로 구성될 수 있다. 비록 도시되지 않았지만, 호스트 장치(3100)는 호스트 장치의 기능을 수행하기 위한 백그라운드 기능 블럭들을 포함할 수 있다.
메모리 시스템(3200)은 표면 실장형 패키지 형태로 구성될 수 있다. 메모리 시스템(3200)은 솔더 볼(solder ball)(3250)을 통해서 호스트 장치(3100)에 마운트될 수 있다. 메모리 시스템(3200)은 컨트롤러(3210), 버퍼 메모리 장치(3220) 및 비휘발성 메모리 장치(3230)를 포함할 수 있다.
컨트롤러(3210)는 메모리 시스템(3200)의 제반 동작을 제어할 수 있다. 컨트롤러(3210)는 도 6에 도시된 컨트롤러(1210)와 동일하게 구성될 수 있다.
버퍼 메모리 장치(3220)는 비휘발성 메모리 장치(3230)에 저장될 데이터를 임시 저장할 수 있다. 또한, 버퍼 메모리 장치(3220)는 비휘발성 메모리 장치들(3230)로부터 읽혀진 데이터를 임시 저장할 수 있다. 버퍼 메모리 장치(3220)에 임시 저장된 데이터는 컨트롤러(3210)의 제어에 따라 호스트 장치(3100) 또는 비휘발성 메모리 장치(3230)로 전송될 수 있다.
비휘발성 메모리 장치(3230)는 메모리 시스템(3200)의 저장 매체로 사용될 수 있다.
도 9는 본 발명의 실시 예에 따른 메모리 시스템을 포함하는 네트워크 시스템을 예시적으로 도시하는 도면이다. 도 9를 참조하면, 네트워크 시스템(4000)은 네트워크(4500)를 통해서 연결된 서버 시스템(4300) 및 복수의 클라이언트 시스템들(4410~4430)을 포함할 수 있다.
서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)의 요청에 응답하여 데이터를 서비스할 수 있다. 예를 들면, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로부터 제공된 데이터를 저장할 수 있다. 다른 예로서, 서버 시스템(4300)은 복수의 클라이언트 시스템들(4410~4430)로 데이터를 제공할 수 있다.
서버 시스템(4300)은 호스트 장치(4100) 및 메모리 시스템(4200)을 포함할 수 있다. 메모리 시스템(4200)은 도 1의 메모리 시스템(100), 도 6의 SSD(1200), 도 7의 메모리 시스템(2200), 도 8의 메모리 시스템(3200)으로 구성될 수 있다.
도 10은 본 발명의 실시 예에 따른 메모리 시스템에 포함된 비휘발성 메모리 장치를 예시적으로 도시하는 블럭도이다. 도 10을 참조하면, 비휘발성 메모리 장치(300)는 메모리 셀 어레이(310), 행 디코더(320), 데이터 읽기/쓰기 블럭(330), 열 디코더(340), 전압 발생기(350) 및 제어 로직(360)을 포함할 수 있다.
메모리 셀 어레이(310)는 워드 라인들(WL1~WLm)과 비트 라인들(BL1~BLn)이 서로 교차된 영역에 배열된 메모리 셀(MC)들을 포함할 수 있다.
행 디코더(320)는 워드 라인들(WL1~WLm)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 행 디코더(320)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 행 디코더(320)는 외부 장치(도시되지 않음)로부터 제공된 어드레스를 디코딩할 수 있다. 행 디코더(320)는 디코딩 결과에 근거하여 워드 라인들(WL1~WLm)을 선택하고, 구동할 수 있다. 예시적으로, 행 디코더(320)는 전압 발생기(350)로부터 제공된 워드 라인 전압을 워드 라인들(WL1~WLm)에 제공할 수 있다.
데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn)을 통해서 메모리 셀 어레이(310)와 연결될 수 있다. 데이터 읽기/쓰기 블럭(330)은 비트 라인들(BL1~BLn) 각각에 대응하는 읽기/쓰기 회로들(RW1~RWn)을 포함할 수 있다. 데이터 읽기/쓰기 블럭(330)은 제어 로직(360)의 제어에 따라 동작할 수 있다. 데이터 읽기/쓰기 블럭(330)은 동작 모드에 따라서 쓰기 드라이버로서 또는 감지 증폭기로서 동작할 수 있다. 예를 들면, 데이터 읽기/쓰기 블럭(330)은 쓰기 동작 시 외부 장치로부터 제공된 데이터를 메모리 셀 어레이(310)에 저장하는 쓰기 드라이버로서 동작할 수 있다. 다른 예로서, 데이터 읽기/쓰기 블럭(330)은 읽기 동작 시 메모리 셀 어레이(310)로부터 데이터를 독출하는 감지 증폭기로서 동작할 수 있다.
열 디코더(340)는 제어 로직(360)의 제어에 따라 동작할 수 있다. 열 디코더(340)는 외부 장치로부터 제공된 어드레스를 디코딩할 수 있다. 열 디코더(340)는 디코딩 결과에 근거하여 비트 라인들(BL1~BLn) 각각에 대응하는 데이터 읽기/쓰기 블럭(330)의 읽기/쓰기 회로들(RW1~RWn)과 데이터 입출력 라인(또는 데이터 입출력 버퍼)을 연결할 수 있다.
전압 발생기(350)는 비휘발성 메모리 장치(300)의 백그라운드 동작에 사용되는 전압을 생성할 수 있다. 전압 발생기(350)에 의해서 생성된 전압들은 메모리 셀 어레이(310)의 메모리 셀들에 인가될 수 있다. 예를 들면, 프로그램 동작 시 생성된 프로그램 전압은 프로그램 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다. 다른 예로서, 소거 동작 시 생성된 소거 전압은 소거 동작이 수행될 메모리 셀들의 웰-영역에 인가될 수 있다. 다른 예로서, 읽기 동작 시 생성된 읽기 전압은 읽기 동작이 수행될 메모리 셀들의 워드 라인에 인가될 수 있다.
제어 로직(360)은 외부 장치로부터 제공된 제어 신호에 근거하여 비휘발성 메모리 장치(300)의 제반 동작을 제어할 수 있다. 예를 들면, 제어 로직(360)은 비휘발성 메모리 장치(300)의 읽기, 쓰기, 소거 동작을 제어할 수 있다.
본 발명이 속하는 기술분야의 통상의 기술자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 호스트 장치
100: 메모리 시스템
110: 컨트롤러
111: 호스트 IF 유닛
112: 디스크립터 생성 유닛
SQ: 서스펜딩 큐
113: 메모리 IF 유닛
EQ: 실행 큐
120: 저장 매체
D1~D4: 제1 내지 제4 메모리 장치들
MR1~MR4: 메인 영역들
BR1~BR4: 버퍼 영역들
130: 신호 전송 라인들

Claims (18)

  1. 디스크립터 생성 유닛에 의해, 캐시 디스크립터들을 메모리 인터페이스 유닛으로 전송하고, 캐시 출력 디스크립터들을 소정의 응답 순서로 오더링하여 서스펜딩하는 단계;
    상기 메모리 인터페이스 유닛에 의해, 상기 캐시 디스크립터들에 근거하여 캐시 커맨드들을 생성하고 상기 캐시 커맨드들을 메모리 장치들로 전송하는 단계;
    상기 디스크립터 생성 유닛에 의해, 각각의 상기 캐시 출력 디스크립터들이 서스펜딩 해제될 때 상기 캐시 출력 디스크립터들을 상기 응답 순서에 따라 상기 메모리 인터페이스 유닛으로 전송하는 단계;
    상기 메모리 인터페이스 유닛에 의해, 상기 캐시 출력 디스크립터들에 근거하여 캐시 출력 커맨드들을 생성하고 상기 캐시 출력 커맨드들을 상기 메모리 장치들로 전송하는 단계를 포함하는 메모리 시스템의 동작 방법.
  2. 제1항에 있어서,
    상기 캐시 출력 디스크립터들을 상기 메모리 인터페이스 유닛으로 전송하는 단계는,
    상기 디스크립터 생성 유닛에 의해, 서스펜딩 해제된 캐시 출력 디스크립터가 상기 응답 순서에서 상기 메모리 인터페이스 유닛으로 전송될 차례일 때, 상기 서스펜딩 해제된 캐시 출력 디스크립터를 상기 메모리 인터페이스 유닛으로 전송하는 단계를 포함하는 메모리 시스템의 동작 방법.
  3. 제1항에 있어서,
    상기 캐시 출력 디스크립터들을 서스펜딩하는 단계는,
    상기 디스크립터 생성 유닛에 의해, 상기 캐시 출력 디스크립터들을 상기 응답 순서로 FIFO 방식의 큐에 저장하는 단계를 포함하는 메모리 시스템의 동작 방법.
  4. 제1항에 있어서,
    상기 디스크립터 생성 유닛에 의해, 호스트 장치로부터 전송된 리드 요청들에 응답하여 상기 캐시 디스크립터들 및 상기 캐시 출력 디스크립터들을 생성하는 단계를 더 포함하되,
    하나의 리드 요청은 하나의 캐시 디스크립터 및 하나의 캐시 출력 디스크립터에 대응하는 메모리 시스템의 동작 방법.
  5. 제4항에 있어서,
    상기 응답 순서는 상기 리드 요청들에 부여된 순서인 메모리 시스템의 동작 방법.
  6. 제1항에 있어서,
    상기 캐시 출력 커맨드들을 상기 메모리 장치들로 전송하는 단계는,
    상기 메모리 인터페이스 유닛에 의해, 상기 캐시 출력 커맨드들 각각을 대응하는 메모리 장치의 상태에 따라 전송하는 단계를 포함하는 메모리 시스템의 동작 방법.
  7. 제1항에 있어서,
    상기 메모리 인터페이스 유닛에 의해, 상기 메모리 장치들로부터 상기 캐시 출력 커맨드들에 의해 출력된 데이터를 상기 메모리 장치들이 공유하는 데이터 라인들을 통해 순차적으로 수신하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  8. 제7항에 있어서,
    호스트 인터페이스 유닛에 의해, 상기 데이터를 상기 응답 순서에 따라 호스트 장치로 전송하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  9. 제1항에 있어서,
    상기 메모리 장치들 각각에 의해, 캐시 커맨드에 응답하여 메인 영역에 저장된 데이터를 버퍼 영역에 캐싱하는 단계를 더 포함하는 메모리 시스템의 동작 방법.
  10. 복수의 메모리 장치들;
    캐시 디스크립터들 및 캐시 출력 디스크립터들을 생성하고, 상기 캐시 출력 디스크립터들을 소정의 응답 순서로 오더링하여 서스펜딩하도록 구성된 디스크립터 생성 유닛; 및
    상기 캐시 디스크립터들에 근거하여 캐시 커맨드들을 생성하고 상기 캐시 커맨드들을 상기 메모리 장치들로 전송하도록 구성된 메모리 인터페이스 유닛을 포함하되,
    상기 디스크립터 생성 유닛은, 각각의 상기 캐시 출력 디스크립터들이 서스펜딩 해제될 때 상기 캐시 출력 디스크립터들을 상기 응답 순서에 따라 상기 메모리 인터페이스 유닛으로 전송하고,
    상기 메모리 인터페이스 유닛은, 상기 캐시 출력 디스크립터들에 근거하여 캐시 출력 커맨드들을 생성하고 상기 캐시 출력 커맨드들을 상기 메모리 장치들로 전송하는 메모리 시스템.
  11. 제10항에 있어서,
    상기 디스크립터 생성 유닛은, 서스펜딩 해제된 캐시 출력 디스크립터가 상기 응답 순서에서 상기 메모리 인터페이스 유닛으로 전송될 차례일 때, 상기 서스펜딩 해제된 캐시 출력 디스크립터를 상기 메모리 인터페이스 유닛으로 전송하는 메모리 시스템.
  12. 제10항에 있어서,
    상기 디스크립터 생성 유닛은, 상기 캐시 출력 디스크립터들을 상기 응답 순서로 FIFO 방식의 큐에 저장하는 메모리 시스템.
  13. 제10항에 있어서,
    상기 디스크립터 생성 유닛은, 호스트 장치로부터 전송된 리드 요청들에 응답하여 상기 캐시 디스크립터들 및 상기 캐시 출력 디스크립터들을 생성하고,
    하나의 리드 요청은 하나의 캐시 디스크립터 및 하나의 캐시 출력 디스크립터에 대응하는 메모리 시스템.
  14. 제13항에 있어서,
    상기 응답 순서는 상기 리드 요청들에 부여된 순서인 메모리 시스템.
  15. 제10항에 있어서,
    상기 메모리 인터페이스 유닛은, 상기 캐시 출력 커맨드들 각각을 대응하는 메모리 장치의 상태에 따라 전송하는 메모리 시스템.
  16. 제10항에 있어서,
    상기 메모리 인터페이스 유닛은, 상기 메모리 장치들로부터 상기 캐시 출력 커맨드들에 의해 출력된 데이터를 상기 메모리 장치들이 공유하는 데이터 라인들을 통해 순차적으로 수신하는 메모리 시스템.
  17. 제16항에 있어서,
    상기 데이터를 상기 응답 순서에 따라 호스트 장치로 전송하도록 구성된 호스트 인터페이스 유닛을 더 포함하는 메모리 시스템.
  18. 제10항에 있어서,
    상기 메모리 장치들 각각은 메인 영역 및 버퍼 영역을 포함하고, 캐시 커맨드에 응답하여 상기 메인 영역에 저장된 데이터를 상기 버퍼 영역에 캐싱하는 메모리 시스템.
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GB2520729A (en) * 2013-11-29 2015-06-03 Ibm Data processing apparatus and method
KR101694988B1 (ko) 2014-02-26 2017-01-11 한국전자통신연구원 분산 파일시스템에서의 읽기 동작 수행 방법 및 장치
GB2529425A (en) * 2014-08-19 2016-02-24 Ibm Data processing apparatus and method
US9846650B2 (en) 2015-03-09 2017-12-19 Samsung Electronics Co., Ltd. Tail response time reduction method for SSD
US20170147517A1 (en) * 2015-11-23 2017-05-25 Mediatek Inc. Direct memory access system using available descriptor mechanism and/or pre-fetch mechanism and associated direct memory access method
KR102444606B1 (ko) 2017-08-28 2022-09-20 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
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US10298496B1 (en) * 2017-09-26 2019-05-21 Amazon Technologies, Inc. Packet processing cache

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