JP2004103211A - 不揮発性半導体メモリ - Google Patents
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Abstract
【課題】本発明は、四値フラッシュメモリにおいて、ベリファイマージンを安定に保証できるようにすることを最も主要な特徴とする。
【解決手段】たとえば、メモリセルアレイ２１の各メモリセルＭＣからビット線ＢＬ０ 〜ＢＬｋ に流れる電流Ｉｃｅｌｌとの比較のためのリファレンス電流Ｉｒｅｆ０，Ｉｒｅｆ１，Ｉｒｅｆ２を発生させる基準電流発生回路４１に、リファレンスセルに流れる電流を、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比が１よりも大きくなるように増幅する増幅回路４１ａ−３，４１ｂ−３，４１ｃ−３を設けた構成となっている。
【選択図】 図３
【解決手段】たとえば、メモリセルアレイ２１の各メモリセルＭＣからビット線ＢＬ０ 〜ＢＬｋ に流れる電流Ｉｃｅｌｌとの比較のためのリファレンス電流Ｉｒｅｆ０，Ｉｒｅｆ１，Ｉｒｅｆ２を発生させる基準電流発生回路４１に、リファレンスセルに流れる電流を、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比が１よりも大きくなるように増幅する増幅回路４１ａ−３，４１ｂ−３，４１ｃ−３を設けた構成となっている。
【選択図】 図３
Description
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに関するもので、特に、１つのセルに三つ以上の多値レベルを記憶する多値フラッシュメモリに関する。
【０００２】
【従来の技術】
不揮発性半導体メモリとして、レベルの異なる２つのデータ（以後、二値データという）を記憶する二値フラッシュメモリが広く普及している。
【０００３】
図１６は、二値フラッシュメモリ（たとえば、ＮＯＲ型）の構成の要部を示すものである。図１６において、セルアレイ１０１には、複数のメモリセル（本体セル）ＭＣが行列状に配置されている。同一行に配置された複数のメモリセルＭＣの各コントロールゲートは、複数のワード線ＷＬ０ 〜ＷＬｎ のうちの対応する１つのワード線に共通に接続されている。また、同一列に配置された複数のメモリセルＭＣの各ドレイン領域は、複数のビット線ＢＬ０ 〜ＢＬｋ のうちの対応する１つのビット線に共通に接続されている。一般に、セルアレイ１０１は複数のブロックに分割されている。同一ブロック内の複数のメモリセルＭＣの各ソース領域は、複数のソース線（図示していない）のうちの対応する１つのソース線に共通に接続されている。各ビット線ＢＬ０ 〜ＢＬｋ は、複数の選択トランジスタＳＴ０ 〜ＳＴｋ のうちの対応する１つの選択トランジスタを介して、センスアンプ１０２に接続されている。選択トランジスタＳＴ０ 〜ＳＴｋ は、それぞれのゲートに、複数のカラム線ＣＯＬ０ 〜ＣＯＬｍ のうちの対応する１つのカラム線が接続されている。
【０００４】
リファレンス回路１０３は、たとえば、１つのリファレンスセルＲＣと複数のダミーセルＤＣとを含んでいる。１つのリファレンスセルＲＣおよび複数のダミーセルＤＣは、ドレイン領域をそれぞれ共通にして接続されている。リファレンスセルＲＣのコントロールゲートは、リファレンスワード線ＲＷＬに接続されている。また、リファレンスセルＲＣのドレイン領域は、ｎ型ＭＯＳトランジスタ１０３ａを介して、上記センスアンプ１０２に接続されている。ｎ型ＭＯＳトランジスタ１０３ａは、そのゲートに、リファレンスカラム線ＲＣＯＬが接続されている。
【０００５】
センスアンプ１０２は、ｎ型ＭＯＳトランジスタ１０２ａ，１０２ｂ、ｐ型ＭＯＳトランジスタ１０２ｃ，１０２ｄ、および、差動増幅器１０２ｅを含んでいる。ｎ型ＭＯＳトランジスタ１０２ａのソース領域は、上記セルアレイ１０１内の各選択トランジスタＳＴ０ 〜ＳＴｋ のドレイン領域に共通に接続されている。ｎ型ＭＯＳトランジスタ１０２ａのドレイン領域は、ｐ型ＭＯＳトランジスタ１０２ｃのゲートとドレイン領域、および、差動増幅器１０２ｅの反転入力端にそれぞれ接続されている。一方、ｎ型ＭＯＳトランジスタ１０２ｂのソース領域は、上記リファレンス回路１０３内のｎ型ＭＯＳトランジスタ１０３ａのドレイン領域に接続されている。ｎ型ＭＯＳトランジスタ１０２ｂのドレイン領域は、ｐ型ＭＯＳトランジスタ１０２ｄのゲートとドレイン領域、および、差動増幅器１０２ｅの非反転入力端にそれぞれ接続されている。そして、差動増幅器１０２ｅの出力端からは、センスされたセルデータが出力される（Ｄｏｕｔ）。
【０００６】
なお、ｎ型ＭＯＳトランジスタ１０２ａ，１０２ｂは、各ゲートに、バイアス（ＢＩＡＳ）電源が供給されるようになっている。ｐ型ＭＯＳトランジスタ１０２ｃ，１０２ｄは、各ソース領域に、電源Ｖｃｃが供給されるようになっている。
【０００７】
図１７は、上記した構成の二値フラッシュメモリの特性を示すものである。ここでは、メモリセルＭＣおよびリファレンスセルＲＣについて、コンロールゲートに供給されるゲート電圧Ｖｇと負荷電流当りのセル電流（ドレイン電流Ｉｄ）Ｉｃｅｌｌとの関係（Ｖｇ−Ｉｃｅｌｌ（Ｉｄ）特性）を示している。データ読み出し時および書き込みベリファイ時、リファレンスセルＲＣのコントロールゲートには読み出し電圧Ｖｒが印加される。これにより、センスアンプ１０２において、常に、基準電流Ｉｒｅｆに対するセル電流Ｉｃｅｌｌの判定（“０”または“１”）が行われる。
【０００８】
ここで、メモリセルＭＣのＶｇ−Ｉｄ特性としては、フローティングゲートに蓄積される電子の量が比較的に多い状態（すなわち、メモリセルＭＣのしきい値電圧Ｖｔｈが高い状態）を、“０”データとして扱うようになっている。この“０”データを記憶しているメモリセルＭＣを“０”セルと称する。逆に、電子の量が比較的に少ない状態（すなわち、メモリセルＭＣのしきい値電圧Ｖｔｈが低い状態）を、“１”データとして扱うようになっている。この“１”データを記憶しているメモリセルＭＣを“１”セルと称する。
【０００９】
リファレンスセルＲＣのセル電流（基準電流Ｉｒｅｆ）は、メモリセルＭＣのセル電流Ｉｃｅｌｌの半分程度となるように設定される。つまり、ゲート電圧Ｖｇが読み出し電圧Ｖｒのときの、メモリセルＭＣのセル電流ＩｃｅｌｌとリファレンスセルＲＣのセル電流Ｉｒｅｆとの差が、“０”セルと“１”セルとでほぼ等しくなる。
【００１０】
図１８は、各動作モードにおけるメモリセルＭＣのゲート電圧（Ｖｇ−ｈｏｎｔａｉ）を、リファレンスセルＲＣのゲート電圧（Ｖｇ−ｒｅｆ）と対比して示すものである。たとえば、データの書き込み状態“０”を規定するための書き込みベリファイ（ＰＶ）時には、メモリセルＭＣのコントロールゲートに電圧Ｖｐｖ（＝６．５Ｖ）が印加される。この書き込みベリファイ電圧ＶｐｖとリファレンスセルＲＣのコントロールゲートに印加される読み出し電圧Ｖｒ（＝５．５Ｖ）との差が、メモリセルＭＣのしきい値電圧Ｖｔｈに反映される。これにより、“０”セルは、通常、ゲート電圧Ｖｇ＝読み出し電圧Ｖｒのときにカットオフする。同様に、たとえばデータの消去状態“１”を規定するための消去ベリファイ（ＥＶ）時には、メモリセルＭＣのコントロールゲートに電圧Ｖｅｖ（＝４Ｖ）が印加される。この消去ベリファイ電圧Ｖｅｖをリファレンス電圧Ｖｔｒｅｆと同程度にすれば、“１”セルのゲート電圧Ｖｇ＝読み出し電圧Ｖｒのときの電流、すなわち、セル電流Ｉｃｅｌｌはほぼ２Ｉｒｅｆとなる。
【００１１】
つまり、ゲート電圧Ｖｇが読み出し電圧Ｖｒのときの、メモリセルＭＣのセル電流ＩｃｅｌｌとリファレンスセルＲＣのセル電流Ｉｒｅｆとの電流差（＋Ｉｒｅｆ／−Ｉｒｅｆ）を、センスアンプ１０２によって検出する。そして、その電流差を、“０”または“１”のデジタル信号に変換する。これにより、セルデータの読み出しが行われる。
【００１２】
図１９は、二値データ“０”，“１”を記憶可能なメモリセル（二値セル）ＭＣの、ゲート電圧Ｖｇに対するしきい値電圧Ｖｔｈの分布（セル分布）を示すものである。たとえば、データの消去状態“１”に対応するセル分布の下限を補償するための過消去ベリファイ（ＯＥＶ）時には、メモリセルＭＣのコントロールゲートに消去ベリファイ電圧Ｖｅｖよりも低い電圧Ｖｏｅｖ（＝２Ｖ）を印加する。この過消去ベリファイ電圧Ｖｏｅｖを印加した際に“１”となるセルを検出する。そして、セルに対応するビットのしきい値電圧Ｖｔｈが、過消去ベリファイ電圧Ｖｏｅｖを印加したときに“０”となるように書き込みを行う。これにより、消去状態“１”に対応するセル分布は所定の範囲内に収まる。
【００１３】
ところで、ビット当りのセル面積は、フラッシュメモリのコスト指標となる。また、セル面積を縮小する他に、１つのセルに複数ビット分のデータを記憶させて低コスト化を図る多値フラッシュメモリがある。４つのレベル、つまりレベルの異なる４つのデータ（四値データ）を記憶する四値フラッシュメモリが、すでに報告されている（たとえば、非特許文献１参照）。
【００１４】
この四値フラッシュメモリのセル分布は、ゲート電圧に対して離散的となっている。すなわち、ベリファイ時には、二値フラッシュメモリの場合と同様に、メモリセルのゲート電圧を変えて読み出しに対するマージンを確保している。一方、セルデータの読み出しは所定のゲート電圧で行われる。
【００１５】
【非特許文献１】
Ｍ．Ｂａｕｅｒ ｅｔ ａｌ．，“Ａ ｍｕｌｔｉｌｅｖｅｌ−ｃｅｌｌ ３２Ｍｂ Ｆｌａｓｈ ｍｅｍｏｒｙ，”ＩＳＳＣＣ ｄｉｇｅｓｔ ｏｆｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ，ｐｐ．１３２−１３３，１９９５．
【００１６】
【発明が解決しようとする課題】
ここで、メモリセルにトランスコンダクタンス、すなわち、ゲート電圧に対するセル電流の変化率にばらつきがあるとする。すると、読み出し電流の基準電流に対するマージン（読み出しマージン）が減少してしまう。この読み出しマージンの減少は、読み出しアクセス時間に影響をおよぼしたり、読み出し不良を引き起こしたりする要因となる。
【００１７】
上記したように、従来の多値フラッシュメモリでは、ベリファイマージンをゲート電圧によって確保していた。このため、ゲート電圧に対するセル電流の変化率のばらつきが、読み出しマージンを減少させるという問題があった。
【００１８】
そこで、この発明は、ベリファイマージンを安定に保証でき、読み出しマージンの減少を防止することが可能な不揮発性半導体メモリを提供することを目的としている。
【００１９】
【課題を解決するための手段】
本願発明の一態様によれば、ゲート、ドレインおよびソースを有し、しきい値電圧レベルに応じたデータを保持する複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルの各ゲートにそれぞれ接続された複数のワード線と、前記複数の不揮発性メモリセルの各ドレインにそれぞれ接続された複数のビット線と、前記複数の不揮発性メモリセルの各ソースにそれぞれ接続された複数のソース線と、基準電流を発生する基準電流発生回路と、前記基準電流と前記複数の不揮発性メモリセルの中から選択された複数の不揮発性メモリセルを流れる電流とを比較し、前記選択された複数の不揮発性メモリセルによってそれぞれ保持されたデータを読み出すセンスアンプとを具備し、前記基準電流発生回路は、少なくとも１つのリファレンスセルと、そのリファレンスセルに流れる電流を増幅する増幅回路とを含み、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比が１よりも大きいことを特徴とする不揮発性半導体メモリが提供される。
【００２０】
また、本願発明の一態様によれば、ゲート、ドレインおよびソースを有し、しきい値電圧レベルに応じた三つ以上の多値レベルを保持する複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルの各ゲートにそれぞれ接続された複数のワード線と、前記複数の不揮発性メモリセルの各ドレインにそれぞれ接続された複数のビット線と、前記複数の不揮発性メモリセルの各ソースにそれぞれ接続された複数のソース線と、少なくとも第１および第２の基準電流を発生する基準電流発生回路と、前記第１の基準電流と前記複数の不揮発性メモリセルの中から選択された一つの不揮発性メモリセルを流れる電流とを比較し、前記選択された一つの不揮発性メモリセルに保持された多値レベルに応じた信号を読み出す第１のセンスアンプと、前記第２の基準電流と前記複数の不揮発性メモリセルの中から選択された一つの不揮発性メモリセルを流れる電流とを比較し、前記選択された一つの不揮発性メモリセルに保持された多値レベルに応じた信号を読み出す第２のセンスアンプとを具備し、前記基準電流発生回路は、少なくとも第１のリファレンスセルと、この第１のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第２のリファレンスセル、および、前記第１のリファレンスセルに流れる電流を増幅する第１の増幅回路と、前記第２のリファレンスセルに流れる電流を増幅する第２の増幅回路とを含み、前記第１の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第１の電流増幅比が１よりも大きく、前記第２の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第２の電流増幅比が１よりも大きく、前記第１の電流増幅比が前記第２の電流増幅比よりも小さいことを特徴とする不揮発性半導体メモリが提供される。
【００２１】
また、本願発明の一態様によれば、ゲート、ドレインおよびソースを有し、しきい値電圧レベルに応じた三つ以上の多値レベルを保持する複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルの各ゲートにそれぞれ接続された複数のワード線と、前記複数の不揮発性メモリセルの各ドレインにそれぞれ接続された複数のビット線と、前記複数の不揮発性メモリセルの各ソースにそれぞれ接続された複数のソース線と、選択的に、少なくとも第１または第２の基準電流を出力する基準電流発生回路と、前記基準電流発生回路の出力電流と前記複数の不揮発性メモリセルの中から選択された不揮発性メモリセルに流れるセル電流とを比較し、そのセル電流を増幅して出力するセンスアンプとを具備し、前記基準電流発生回路は、少なくとも第１のリファレンスセルと、この第１のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第２のリファレンスセル、および、前記第１のリファレンスセルに流れる電流を増幅する第１の増幅回路と、前記第２のリファレンスセルに流れる電流を増幅する第２の増幅回路とを含み、前記第１の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第１の電流増幅比が１よりも大きく、前記第２の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第２の電流増幅比が１よりも大きく、前記第１の電流増幅比が前記第２の電流増幅比よりも小さいことを特徴とする不揮発性半導体メモリが提供される。
【００２２】
また、本願発明の一態様によれば、ゲート、ドレインおよびソースを有し、しきい値電圧レベルに応じた三つ以上の多値レベルを保持する複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルの各ゲートにそれぞれ接続された複数のワード線と、前記複数の不揮発性メモリセルの各ドレインにそれぞれ接続された複数のビット線と、前記複数の不揮発性メモリセルの各ソースにそれぞれ接続された複数のソース線と、選択的に、少なくとも第１または第２の基準電流を出力する、少なくとも第１のリファレンスセルと、この第１のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第２のリファレンスセル、および、前記第１のリファレンスセルに流れる電流を増幅する第１の増幅回路と、前記第２のリファレンスセルに流れる電流を増幅する第２の増幅回路とを含み、前記第１の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第１の電流増幅比が１よりも大きく、前記第２の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第２の電流増幅比が１よりも大きく、前記第１の電流増幅比が前記第２の電流増幅比よりも小さい基準電流発生回路と、前記基準電流発生回路の出力電流と前記複数の不揮発性メモリセルの中から選択された不揮発性メモリセルに流れるセル電流とを比較し、そのセル電流を増幅して出力するセンスアンプとを具備し、前記基準電流発生回路は、さらに、第３の基準電流を発生するための、前記第２のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第３のリファレンスセル、および、前記第３のリファレンスセルに流れる電流を増幅する第３の増幅回路を含み、前記出力電流が前記第１の基準電流のときの前記センスアンプの出力の論理に応じて、前記第２または第３の基準電流を選択的に出力することを特徴とする不揮発性半導体メモリが提供される。
【００２３】
また、本願発明の一態様によれば、２Ｎ （Ｎは２以上）のレベルを有する複数のメモリセルと、前記複数のメモリセルの各ゲートにそれぞれ接続された複数のワード線と、前記複数のメモリセルの各ドレインにそれぞれ接続された複数のビット線と、前記複数のメモリセルの各ソースにそれぞれ接続された複数のソース線と、（Ｎ−１）個の基準電流から選択的に一つの基準電流を出力する基準電流発生回路と、前記基準電流発生回路の出力電流と前記複数のメモリセルの中から選択されたメモリセルに流れるセル電流とを比較し、そのセル電流を増幅して出力するセンスアンプとを具備し、前記基準電流発生回路は、（Ｎ−１）個のリファレンスセルおよび前記（Ｎ−１）個のリファレンスセルに流れる電流を増幅する（Ｎ−１）個の増幅回路を含み、前記（Ｎ−１）個のリファレンスセルのうち、第Ｉのリファレンスセルのしきい値電圧が第（Ｉ−１）のリファレンスセルのしきい値電圧よりも高く（１≦Ｉ≦Ｎ）、かつ、前記（Ｎ−１）個の増幅回路のうち、第Ｉの増幅回路における、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の第Ｉ増幅率が１よりも大きく、第（Ｉ−１）の増幅回路における第（Ｉ−１）増幅率が前記第Ｉ増幅率よりも小さいことを特徴とする不揮発性半導体メモリが提供される。
【００２４】
さらに、本願発明の一態様によれば、２Ｎ （Ｎは２以上）のレベルを有する複数のメモリセルと、前記複数のメモリセルの各ゲートにそれぞれ接続された複数のワード線と、前記複数のメモリセルの各ドレインにそれぞれ接続された複数のビット線と、前記複数のメモリセルの各ソースにそれぞれ接続された複数のソース線と、（Ｎ−１）個の基準電流を出力する基準電流発生回路と、前記基準電流発生回路の出力電流と前記複数のメモリセルの中から選択されたメモリセルに流れるセル電流とを比較し、そのセル電流を増幅して出力するセンスアンプとを具備し、前記基準電流発生回路は、（Ｎ−１）個のリファレンスセルおよび前記（Ｎ−１）個のリファレンスセルに流れる電流を増幅する（Ｎ−１）個の増幅回路を含み、前記（Ｎ−１）個のリファレンスセルのうち、第Ｉのリファレンスセルのしきい値電圧が第（Ｉ−１）のリファレンスセルのしきい値電圧よりも高く（１≦Ｉ≦Ｎ）、かつ、前記（Ｎ−１）個の増幅回路のうち、第Ｉの増幅回路における、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の第Ｉ増幅率が１よりも大きく、第（Ｉ−１）の増幅回路における第（Ｉ−１）増幅率が前記第Ｉ増幅率よりも小さいことを特徴とする不揮発性半導体メモリが提供される。
【００２５】
上記した構成によれば、データの読み出しとベリファイの基準電流を、同じリファレンスセルから対応する変換率で発生させることが可能になる。これにより、どの分布のセルに対しても同じベリファイマージンを保証できるようになるものである。
【００２６】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００２７】
（第１の実施形態）
図１は、本発明の第１の実施形態にしたがった四値フラッシュメモリの構成例を示すものである。図１において、アドレスラッチ（Ａｄｄｒｅｓｓ ｌａｔｃｈ）１１は、アドレスバス（Ａｄｄｒｅｓｓ ｂｕｓ）からのアドレスをラッチする。アドレスカウンタ（Ａｄｄｒｅｓｓ ｃｏｕｎｔｅｒ）１２は、アドレスラッチ１１のラッチアドレスをカウントする。アドレスバッファ（Ａｄｄｒｅｓｓ ｂｕｆｆｅｒ）１３は、アドレスカウンタ１２のカウント出力を受け、データを読み出しまたは書き込みまたは消去する本体セル（選択された処理対象のメモリセル）に対応した内部アドレスを出力する。ＩＯバッファ（ＩＯ ｂｕｆｆｅｒ）１４は、データバス（Ｄａｔａ ｂｕｓ）とデータラッチ（Ｄａｔａ ｌａｔｃｈ）１５との間の、読み出しデータや書き込みデータの送受を制御する。
【００２８】
メモリセルアレイ（Ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）２１は、複数の本体セル（複数の不揮発性のメモリセル）を有する。また、このメモリセルアレイ２１は、各本体セルに接続されるワード線およびビット線およびソース線を備えている。読み出し回路であるセンスアンプ（Ｓｅｎｓｅ ａｍｐ．）３１は、データの読み出し時に、メモリセルアレイ２１内の本体セルのデータを、カラムゲート（ｃｏｌｕｍｎ ｇａｔｅｓ）回路３２を介して取り込む。そして、その取り込んだデータをセンスし、上記データラッチ１５に出力する。このセンスアンプ３１は、ワード線に読み出し電圧を印加することによりビット線を流れる本体セルの電流と、リファレンスワード線にリファレンス電圧を印加することにより、基準電流発生回路（Ｒｅｆｅｒｅｎｃｅ ｃｕｒｒｅｎｔ ｇｅｎｅｒａｔｉｏｎ ｃｉｒｃｕｉｔ）４１に設けられたリファレンスセルに流れる電流とを比較する。こうして、本体セルのデータを読み出すものである。なお、センスアンプ３１および基準電流発生回路４１の詳細な構成については、後述する。
【００２９】
書き込み回路（Ｐｒｏｇｒａｍ ｃｉｒｃｕｉｔ）３３は、データの書き込み時に、上記データラッチ１５から供給される書き込みデータを取り込むとともに、カラムゲート回路３２を介して、メモリセルアレイ２１内の対応するビット線に書き込み電圧を供給する。この場合、上記書き込み回路３３は、ワード線またはビット線またはソース線またはメモリセルが形成されている半導体領域のいずれか、あるいは、これらのうちの複数に電圧を印加して、セルデータを書き込むことが可能である。
【００３０】
コマンドレジスタ（Ｃｏｍｍａｎｄ ｒｅｇｉｓｔｅｒ）３４は、コントロールバス（Ｃｏｎｔｒｏｌ ｂｕｓ）から入力される書き込みコマンドや消去コマンドなどの各種のコマンドを保持する。コントローラ（Ｃｏｎｔｒｏｌｌｅｒ）３５は、コマンドレジスタ３４で保持されているコマンドを受けて、メモリ内の各回路を制御するための各種の制御信号を発生する。ロウデコーダ（Ｒｏｗ ｄｅｃｏｄｅｒ）３６は、上記アドレスバッファ１３から出力される内部アドレスを受け、メモリセルアレイ２１内の対応するワード線を選択する。カラムデコーダ（Ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）３７は、上記アドレスバッファ１３から出力される内部アドレスを受け、その内部アドレスに応じて、カラムゲート回路３２内のカラムゲートを選択駆動する。これにより、メモリセルアレイ２１内の選択されたビット線が、カラムゲート回路３２を介して、センスアンプ３１と接続される。
【００３１】
昇圧回路であるチャージポンプ（Ｃｈａｒｇｅ ｐｕｍｐｓ）回路３８は、外部電源電圧を昇圧して書き込み用の電圧（たとえば、５Ｖ）や消去用の電圧（たとえば、１０Ｖおよび−７Ｖ）を発生する。このチャージポンプ回路３８で発生された書き込み用の５Ｖの電圧は、上記書き込み回路３３に供給される。また、消去用の−７Ｖの電圧はメモリセルアレイ２１に供給される。また、消去用の１０Ｖの電圧（Ｖｐｐ）はレギュレータ（Ｒｅｇｕｌａｔｏｒ）回路３９に供給される。レギュレータ回路３９は、たとえばＤＡコンバータ回路によって構成されている。このレギュレータ回路３９は、上記チャージポンプ回路３８で発生された電圧Ｖｐｐから、データの書き込み時やデータの読み出し時にワード線に供給するための種々の電圧Ｖｇ−ｈｏｎｔａｉを生成する。このレギュレータ回路３９で発生された電圧Ｖｇ−ｈｏｎｔａｉは、上記ロウデコーダ３６を経由してメモリセルアレイ２１内のワード線、つまり、本体セルのコントロールゲートに供給される。
【００３２】
また、この四値フラッシュメモリには、ワード線またはビット線またはソース線またはメモリセルが形成されている半導体領域のいずれか、あるいは、これらのうちの複数に電圧を印加して、本体セルのデータを消去する消去回路（図示していない）が設けられている。
【００３３】
また、この四値フラッシュメモリには、消去ベリファイ回路（図示していない）が設けられている。本実施形態の場合、消去ベリファイ回路は、所定の電圧（たとえば、Ｖｒ）を消去対象となる本体セルのワード線およびリファレンスセルのワード線に印加する。そして、選択された本体セルのセル電流とリファレンスセルのセル電流とを比較することによって、データの消去が終了したか否かを検出するように構成されている。
【００３４】
また、この四値フラッシュメモリには、書き込みベリファイ回路（図示していない）が設けられている。本実施形態の場合、書き込みベリファイ回路は、所定の電圧（たとえば、Ｖｒ（ＰＶ１），Ｖｒ（ＰＶ２），Ｖｓｗ２（ＰＶ３））を書き込み対象となる本体セルのワード線に印加する。また、所定の電圧（Ｖｒ（ＰＶ１，ＰＶ２，ＰＶ３））をリファレンスセルのワード線に印加する。そして、選択された本体セルのセル電流とリファレンスセルのセル電流とを比較することによって、データの書き込みが終了したか否かを検出するように構成されている。
【００３５】
上記基準電流発生回路４１は、複数のリファレンスセルを含み、各リファレンスセルに流れる電流をそれぞれ増幅するための電圧発生回路（増幅回路）を備えている。
【００３６】
図２は、図１に示したメモリセルアレイ２１を構成する不揮発性メモリセルの、素子断面構造を示すものである。図２において、Ｐ型半導体基板（Ｐ−ｓｕｂｓｔｒａｔｅ）２１ａ内には、Ｎ型ウエル領域（Ｎ−ｗｅｌｌ）２１ｂが形成されている。さらに、このＮ型ウエル領域２１ｂ内には、Ｐ型ウエル領域（Ｐ−ｗｅｌｌ）２１ｃが形成されている。上記Ｐ型ウエル領域２１ｃ内には、ｎ＋ 型のソース領域２１ｄ，ドレイン領域２１ｅが互いに離間して形成されている。そして、このソース領域２１ｄ，ドレイン領域２１ｅの相互間のチャネル領域上には、絶縁膜２１−１を介して、フローティングゲート（Ｆｌｏａｔｉｎｇ ｇａｔｅ）２１ｆが形成されている。さらに、このフローティングゲート２１ｆ上には、絶縁膜２１−２を介して、コントロールゲート（Ｃｏｎｔｒｏｌ ｇａｔｅ）２１ｇが形成されている。
【００３７】
また、上記Ｐ型半導体基板２１ａの表面部には、ｐ＋ 型領域からなるコンタクト領域２１ｈが形成されている。また、上記Ｎ型ウエル領域２１ｂの表面部には、ｎ＋ 型領域からなるコンタクト領域２１ｉが形成されている。また、上記Ｐ型ウエル領域２１ｃの表面部には、ｐ＋ 型領域からなるコンタクト領域２１ｊが形成されている。
【００３８】
本体セルの場合、動作時に、コントロールゲート２１ｇにゲート電圧Ｖｇ−ｈｏｎｔａｉが供給される。また、ドレイン領域２１ｅにはドレイン電圧Ｖｄが供給され、ソース領域２１ｄにはソース電圧Ｖｓが供給される。さらに、上記コンタクト領域２１ｉ，２１ｊには、ソース電圧Ｖｓと同じ電圧が供給される。上記コンタクト領域２１ｈには０Ｖの接地電位が供給される。
【００３９】
本体セルは、フローティングゲート２１ｆに蓄積される電子の量によって、データの“３”レベル、“２”レベル、“１”レベル、“０”レベルを記憶する。その場合、フローティングゲート２１ｆは、記憶するセルデータのレベルに応じて、コントロールゲート２１ｇとしきい値電圧が異なる。
【００４０】
上記メモリセルアレイ２１は、このような構成のメモリセルが複数設けられることによって構成されている。
【００４１】
図３は、四値フラッシュメモリ（たとえば、ＮＯＲ型）の構成の要部を示すものである。図３において、上記メモリセルアレイ２１は、複数のメモリセル（本体セル）ＭＣが行列状に配置されている。同一行に配置された複数の本体セルＭＣの各コントロールゲート（２１ｇ）は、複数のワード線ＷＬ０ 〜ＷＬｎ のうちの対応する１つのワード線に共通に接続されている。また、同一列に配置された複数の本体セルＭＣの各ドレイン領域（２１ｅ）は、複数のビット線ＢＬ０ 〜ＢＬｋ のうちの対応する１つのビット線に共通に接続されている。一般に、メモリセルアレイ２１は複数のブロックに分割されている。同一ブロック内の複数の本体セルＭＣの各ソース領域（２１ｄ）は、複数のソース線（図示していない）のうちの対応する１つのソース線に共通に接続されている。各ビット線ＢＬ０ 〜ＢＬｋ は、複数の選択トランジスタＳＴ０ 〜ＳＴｋ のうちの対応する１つの選択トランジスタを介して、上記センスアンプ３１に接続されている。選択トランジスタＳＴ０ 〜ＳＴｋ は、それぞれのゲートが、複数のカラム線ＣＯＬ０ 〜ＣＯＬｍ のうちの対応する１つのカラム線に接続されている。
【００４２】
上記センスアンプ３１は、たとえば、本体セルＭＣのセル電流Ｉｃｅｌｌと３つのリファレンス電流Ｉｒｅｆ０，Ｉｒｅｆ１，Ｉｒｅｆ２とをそれぞれ比較するための３つの差動増幅器（第１，第２，第３のセンスアンプ）３１−１，３１−２，３１−３を有している。このセンスアンプ３１は、上記各差動増幅器３１−１，３１−２，３１−３の出力Ｄ０ ，Ｄ１ ，Ｄ２ の論理演算によって、セルデータに対応する信号（２ビット）を発生する。
【００４３】
本実施形態の場合、本体セルＭＣのセル電流Ｉｃｅｌｌは、差動増幅器３１−１，３１−２，３１−３の各反転入力端に供給される。上記差動増幅器３１−１，３１−２，３１−３の各反転入力端へのセル電流Ｉｃｅｌｌの供給は、ｐ型ＭＯＳトランジスタ３１ａ、および、ｎ型ＭＯＳトランジスタからなるバイアストランジスタ３１ｂを介して行われる。すなわち、差動増幅器３１−１，３１−２，３１−３の各反転入力端は、ｐ型ＭＯＳトランジスタ３１ａのゲートおよびドレイン領域に共通に接続されている。このｐ型ＭＯＳトランジスタ３１ａのソース領域には、電源Ｖｃｃが接続されている。また、ｐ型ＭＯＳトランジスタ３１ａのドレイン領域は、バイアストランジスタ３１ｂのドレイン領域に接続されている。このバイアストランジスタ３１ｂのゲートには、バイアス電源線ＢＩＡＳが接続されている。そして、このバイアストランジスタ３１ｂのソース領域に、上記セルアレイ２１内の各ビット線ＢＬ０ 〜ＢＬｋ につながる、上記選択トランジスタＳＴ０ 〜ＳＴｋ の各ドレイン領域が共通に接続されている。
【００４４】
一方、上記リファレンス電流Ｉｒｅｆ０，Ｉｒｅｆ１，Ｉｒｅｆ２は、ｐ型ＭＯＳトランジスタ３１−１ａ ，３１−２ａ ，３１−３ａ 、および、ｎ型ＭＯＳトランジスタからなるバイアストランジスタ３１−１ｂ ，３１−２ｂ ，３１−３ｂ を介して、上記差動増幅器３１−１，３１−２，３１−３のそれぞれの非反転入力端に供給される。すなわち、差動増幅器３１−１の非反転入力端は、ｐ型ＭＯＳトランジスタ３１−１ａ のゲートおよびドレイン領域に接続されている。このｐ型ＭＯＳトランジスタ３１−１ａ のソース領域には、電源Ｖｃｃが接続されている。また、ｐ型ＭＯＳトランジスタ３１−１ａ のドレイン領域は、バイアストランジスタ３１−１ｂ のドレイン領域に接続されている。このバイアストランジスタ３１−１ｂ のゲートには、バイアス電源線ＢＩＡＳが接続されている。同様に、差動増幅器３１−２の非反転入力端は、ｐ型ＭＯＳトランジスタ３１−２ａ のゲートおよびドレイン領域に接続されている。このｐ型ＭＯＳトランジスタ３１−２ａ のソース領域には、電源Ｖｃｃが接続されている。また、ｐ型ＭＯＳトランジスタ３１−２ａ のドレイン領域は、バイアストランジスタ３１−２ｂ のドレイン領域に接続されている。このバイアストランジスタ３１−２ｂ のゲートには、バイアス電源線ＢＩＡＳが接続されている。同様に、差動増幅器３１−３の非反転入力端は、ｐ型ＭＯＳトランジスタ３１−３ａ のゲートおよびドレイン領域に接続されている。このｐ型ＭＯＳトランジスタ３１−３ａ のソース領域には、電源Ｖｃｃが接続されている。また、ｐ型ＭＯＳトランジスタ３１−３ａ のドレイン領域は、バイアストランジスタ３１−３ｂ のドレイン領域に接続されている。このバイアストランジスタ３１−３ｂ のゲートには、バイアス電源線ＢＩＡＳが接続されている。
【００４５】
これらバイアストランジスタ３１−１ｂ ，３１−２ｂ ，３１−３ｂ の各ソース領域には、上記リファレンス電流Ｉｒｅｆ０，Ｉｒｅｆ１，Ｉｒｅｆ２が供給される。つまり、バイアストランジスタ３１−１ｂ ，３１−２ｂ ，３１−３ｂ に、リファレンス電流Ｉｒｅｆ０，Ｉｒｅｆ１，Ｉｒｅｆ２を発生させるための基準電流発生回路４１が接続されている。
【００４６】
基準電流発生回路４１は、リファレンス電流Ｉｒｅｆ０，Ｉｒｅｆ１，Ｉｒｅｆ２をそれぞれ発生させるための発生回路４１ａ，４１ｂ，４１ｃを備えて構成されている。発生回路４１ａ，４１ｂ，４１ｃのそれぞれは、リファレンスカラムトランジスタ４１ａ−１，４１ｂ−１，４１ｃ−１、リファレンストランジスタＱＮＲ０，ＱＮＲ１，ＱＮＲ２、および、電圧発生回路４１ａ−３，４１ｂ−３，４１ｃ−３を有している。上記リファレンスカラムトランジスタ４１ａ−１，４１ｂ−１，４１ｃ−１は、それぞれｎ型ＭＯＳトランジスタからなる。上記リファレンスカラムトランジスタ４１ａ−１，４１ｂ−１，４１ｃ−１の各ドレイン領域が、上記センスアンプ３１内のバイアストランジスタ３１−１ｂ ，３１−２ｂ ，３１−３ｂ の各ソース領域に接続されている。リファレンスカラムトランジスタ４１ａ−１，４１ｂ−１，４１ｃ−１の各ゲートには、リファレンスカラム線ＲＣＯＬが接続されている。上記リファレンストランジスタＱＮＲ０，ＱＮＲ１，ＱＮＲ２は、それぞれｎ型ＭＯＳトランジスタからなる。上記リファレンストランジスタＱＮＲ０，ＱＮＲ１，ＱＮＲ２の各ドレイン領域が、上記リファレンスカラムランジスタ４１ａ−１，４１ｂ−１，４１ｃ−１の各ソース領域に接続されている。リファレンストランジスタＱＮＲ０，ＱＮＲ１，ＱＮＲ２の各ゲート（リファレンスワード線ＲＷＬ０，ＲＷＬ１，ＲＷＬ２）には、上記電圧発生回路４１ａ−３，４１ｂ−３，４１ｃ−３が接続されている。リファレンストランジスタＱＮＲ０，ＱＮＲ１，ＱＮＲ２の各ソース領域は、接地電位に接続されている。上記電圧発生回路４１ａ−３，４１ｂ−３，４１ｃ−３は、それぞれ、リファレンストランジスタＱＮＲ０，ＱＮＲ１，ＱＮＲ２の各ゲートに印加される電圧を発生するものである。
【００４７】
図４は、上記電圧発生回路４１ａ−３，４１ｂ−３，４１ｃ−３の構成例を示すものである。ここでは、同図（ａ）〜（ｃ）にそれぞれ示すように、電圧発生回路４１ａ−３，４１ｂ−３，４１ｃ−３の構成は同一とし、各リファレンスセルＲＣ０，ＲＣ１，ＲＣ２のしきい値電圧Ｖｔ０，Ｖｔ１，Ｖｔ２のみが異なるように構成した場合について説明する。
【００４８】
図４（ａ）〜図４（ｃ）において、ＷＳ０，ＷＳ１，ＷＳ２は、電流非変換ｐ型ＭＯＳトランジスタＰＱａ０，ＰＱａ１，ＰＱａ２のトランスコンダクタンスである。ＷＶ０，ＷＶ１，ＷＶ２は、ベリファイ（ＶＦＹＢ＝Ｌ）時電流変換ｐ型ＭＯＳトランジスタＰＱｂ０，ＰＱｂ１，ＰＱｂ２のトランスコンダクタンスである。ＷＲ０，ＷＲ１，ＷＲ２は、読み出し（ＲＤＢ＝Ｌ）時電流変換ｐ型ＭＯＳトランジスタＰＱｃ０，ＰＱｃ１，ＰＱｃ２のトランスコンダクタンスである。ＷＳ０，ＷＳ１，ＷＳ２は、上記ｐ型ＭＯＳトランジスタＰＱａ０，ＰＱａ１，ＰＱａ２の各ソース電極に与えられる。このｐ型ＭＯＳトランジスタＰＱａ０，ＰＱａ１，ＰＱａ２のゲートおよびドレイン領域には、それぞれ、ｎ型ＭＯＳトランジスタからなるバイアストランジスタＮＱａを介して、リファレンスセルＲＣ０，ＲＣ１，ＲＣ２のドレイン領域が接続されている。リファレンスセルＲＣ０，ＲＣ１，ＲＣ２のコントロールゲートには、それぞれ、読み出し電圧に等しいゲート電圧Ｖｒｅａｄが与えられる。リファレンスセルＲＣ０，ＲＣ１，ＲＣ２の各ソース領域は、接地電位にそれぞれ接続されている。
【００４９】
本実施形態の場合、リファレンスセル（第１のリファレンスセル）ＲＣ０のしきい値電圧はＶｔ０であり、リファレンスセル（第２のリファレンスセル）ＲＣ１のしきい値電圧はＶｔ１（Ｖｔ１＞Ｖｔ０）であり、リファレンスセル（第３のリファレンスセル）ＲＣ２のしきい値電圧はＶｔ２（Ｖｔ２＞Ｖｔ１＞Ｖｔ０）となっている。また、上記ｐ型ＭＯＳトランジスタＰＱａ０，ＰＱａ１，ＰＱａ２のゲートおよびドレイン領域には、それぞれ、ｐ型ＭＯＳトランジスタＰＱｂ０，ＰＱｂ１，ＰＱｂ２，ＰＱｃ０，ＰＱｃ１，ＰＱｃ２の各ゲートが接続されている。ｐ型ＭＯＳトランジスタＰＱｂ０，ＰＱｂ１，ＰＱｂ２は、各ソース領域にＷＶ０，ＷＶ１，ＷＶ２が供給される。ｐ型ＭＯＳトランジスタＰＱｂ０，ＰＱｂ１，ＰＱｂ２の各ドレイン領域は、ｐ型ＭＯＳトランジスタＰＱｄの各ソース領域に接続されている。ｐ型ＭＯＳトランジスタＰＱｄの各ゲートは、ベリファイ信号線ＶＦＹＢに接続されている。ｐ型ＭＯＳトランジスタＰＱｃ０，ＰＱｃ１，ＰＱｃ２は、各ソース領域にＷＲ０，ＷＲ１，ＷＲ２が供給される。ｐ型ＭＯＳトランジスタＰＱｃ０，ＰＱｃ１，ＰＱｃ２の各ドレイン領域は、ｐ型ＭＯＳトランジスタＰＱｅのソース領域に接続されている。ｐ型ＭＯＳトランジスタＰＱｅの各ゲートは、読み出し信号線ＲＤＢに接続されている。ｐ型ＭＯＳトランジスタＰＱｄ，ＰＱｅの各ドレイン領域は共通に接続されている。また、ｐ型ＭＯＳトランジスタＰＱｄ，ＰＱｅの各ドレイン領域は、ｎ型ＭＯＳトランジスタからなるバイアストランジスタＮＱｂのドレイン領域、および、ｎ型ＭＯＳトランジスタＮＱｃのゲートに、それぞれ接続されている。バイアストランジスタＮＱｂの各ソース領域は、ｎ型ＭＯＳトランジスタＮＱｃの各ドレイン領域に接続されている。ｎ型ＭＯＳトランジスタＮＱｃの各ソース領域は接地電位に接続され、各ゲートは上記リファレンストランジスタＱＮＲ０，ＱＮＲ１，ＱＮＲ２の各ゲートに接続されている。
【００５０】
このような構成により、電圧発生回路４１ａ−３，４１ｂ−３，４１ｃ−３からは、データの読み出し時およびベリファイ時に、リファレンスセルＲＣ０，ＲＣ１，ＲＣ２のしきい値電圧Ｖｔ０，Ｖｔ１，Ｖｔ２に応じた出力がそれぞれ生成される。電圧発生回路４１ａ−３，４１ｂ−３，４１ｃ−３からの出力は、各リファレンストランジスタＱＮＲ０，ＱＮＲ１，ＱＮＲ２にリファレンス電流Ｉｒｅｆ０，Ｉｒｅｆ１，Ｉｒｅｆ２を流すためのもので、リファレンストランジスタＱＮＲ０，ＱＮＲ１，ＱＮＲ２の各ゲート（リファレンスワード線ＲＷＬ０，ＲＷＬ１，ＲＷＬ２）に与えられる。すなわち、データの読み出し時におけるリファレンス電流Ｉｒｅｆ０，Ｉｒｅｆ１，Ｉｒｅｆ２は、ｐ型ＭＯＳトランジスタＰＱｅがオン、ｐ型ＭＯＳトランジスタＰＱｄがオフとなって、ＷＳ０，ＷＳ１，ＷＳ２とＷＲ０，ＷＲ１，ＷＲ２との比に応じてセル電流Ｉｒｅｆｃｅｌｌ０，Ｉｒｅｆｃｅｌｌ１，Ｉｒｅｆｃｅｌｌ２が増幅されることにより生成される。ベリファイ時におけるリファレンス電流Ｉｒｅｆ０，Ｉｒｅｆ１，Ｉｒｅｆ２は、ｐ型ＭＯＳトランジスタＰＱｄがオン、ｐ型ＭＯＳトランジスタＰＱｅがオフとなって、ＷＳ０，ＷＳ１，ＷＳ２とＷＶ０，ＷＶ１，ＷＶ２との比に応じてセル電流Ｉｒｅｆｃｅｌｌ０，Ｉｒｅｆｃｅｌｌ１，Ｉｒｅｆｃｅｌｌ２が増幅されることにより生成される。
【００５１】
ここで、リファレンスセルＲＣ＿ｉのしきい値電圧をＶｔ＿ｉ、ゲート電圧Ｖｒ印加時のセル電流をＩｒｅｆｃｅｌｌ＿ｉ、ＷＳ＿ｉ：ＷＲ＿ｉ＝１：ａ＿ｉ、ＷＳ＿ｉ：ＷＶ＿ｉ＝１：ｂ＿ｉとする。すると、
となる。よって、Ｖｔ０＜Ｖｔ１＜Ｖｔ２のとき、ｂ０／ａ０＜ｂ１／ａ１＜ｂ２／ａ２とすれば、たとえば図５に示すように、各ベリファイマージンＩｒｅｆ＿ｉ＿ｖ（ｖはベリファイ時を示す），Ｉｒｅｆ＿ｉ＿ｒ（ｒは読み出し時を示す）がほぼ等しくなるような、ａ＿ｉ，ｂ＿ｉの組み合わせが存在する。
【００５２】
本実施形態の場合、基準電流発生回路４１は、少なくともリファレンスセルＲＣ０と、このリファレンスセルＲＣ０に流れるセル電流Ｉｒｅｆｃｅｌｌ０を増幅する電圧発生回路４１ａ−３とを含んで構成されている。また、この基準電流発生回路４１は、少なくとも上記リファレンスセルＲＣ０のしきい値電圧Ｖｔ０よりも高いしきい値電圧Ｖｔ１とされたリファレンスセルＲＣ１と、このリファレンスセルＲＣ１に流れるセル電流Ｉｒｅｆｃｅｌｌ１を増幅する電圧発生回路４１ｂ−３とを含んで構成されている。さらに、この基準電流発生回路４１は、少なくとも上記リファレンスセルＲＣ０，ＲＣ１のしきい値電圧Ｖｔ０，Ｖｔ１よりも高いしきい値電圧Ｖｔ２とされたリファレンスセルＲＣ２と、このリファレンスセルＲＣ２に流れるセル電流Ｉｒｅｆｃｅｌｌ２を増幅する電圧発生回路４１ｃ−３とを含んで構成されている。そして、電圧発生回路４１ａ−３における、データ読み出し時の電流の増幅率（ａ＿ｉ）に対する書き込みベリファイ時の電流の増幅率（ｂ＿ｉ）の比である第１の電流増幅比は「１」よりも大きくなるように設定されている。また、電圧発生回路４１ｂ−３における、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第２の電流増幅比は「１」よりも大きくなるように設定されている。また、電圧発生回路４１ｃ−３における、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第３の電流増幅比は「１」よりも大きくなるように設定されている。
【００５３】
図６は、リファレンス電流Ｉｒｅｆに対するセル分布の一例を示すものである。ただし、ｖはベリファイ時を、ｒは読み出し時を示している。本実施形態の場合、状態“０”に対応するセル分布の下限はリファレンス電流Ｉｒｅｆ０ｖによって補償される。同様に、状態“１”に対応するセル分布の下限はリファレンス電流Ｉｒｅｆ１ｖによって補償される。同様に、状態“２”に対応するセル分布の下限はリファレンス電流Ｉｒｅｆ２ｖによって補償される。そして、リファレンス電流Ｉｒｅｆ０ｒは、状態“０”に対応するセル分布と状態“１”に対応するセル分布との間に位置する。また、リファレンス電流Ｉｒｅｆ１ｒは、状態“１”に対応するセル分布と状態“２”に対応するセル分布との間に位置する。さらに、リファレンス電流Ｉｒｅｆ２ｒは、状態“２”に対応するセル分布と状態“３”に対応するセル分布との間に位置する。
【００５４】
図７は、各動作モードでのリファレンス電流Ｉｒｅｆおよび本体セルＭＣのゲート電圧Ｖｇ−ｈｏｎｔａｉとリファレンスセルＲＣのゲート電圧Ｖｇ−ｒｅｆとを対比して示すものである。なお、過消去ベリファイＯＥＶ時とデータの書き込み状態“２”を規定するための書き込みベリファイ（ＰＶ３）時とにおけるリファレンス電流Ｉｒｅｆは、Ｉｒｅｆ２ｒまたはＩｒｅｆ２ｖを用いればよいことを示している。
【００５５】
本実施形態の場合、たとえば、データの読み出し時（Ｒｅａｄモード）において、リファレンス電流ＩｒｅｆはＩｒｅｆ０ｒ，Ｉｒｅｆ１ｒ，Ｉｒｅｆ２ｒ、本体セルＭＣのゲート電圧Ｖｇ−ｈｏｎｔａｉおよびリファレンスセルＲＣのゲート電圧Ｖｇ−ｒｅｆはそれぞれＶｒ（＝５．５Ｖ）となっている。また、たとえば消去ベリファイ時（ＥＶモード）において、リファレンス電流ＩｒｅｆはＩｒｅｆ０ｖ、本体セルＭＣのゲート電圧Ｖｇ−ｈｏｎｔａｉおよびリファレンスセルＲＣのゲート電圧Ｖｇ−ｒｅｆはそれぞれＶｒとなっている。また、たとえば過消去ベリファイ時（ＯＥＶモード）において、リファレンス電流ＩｒｅｆはＩｒｅｆ２ｒ（または、Ｉｒｅｆ２ｖ）、本体セルＭＣのゲート電圧Ｖｇ−ｈｏｎｔａｉはＶｓｗ１（＝２Ｖ）、リファレンスセルＲＣのゲート電圧Ｖｇ−ｒｅｆはＶｒとなっている。また、たとえばデータの書き込み状態“０”を規定するための書き込みベリファイ時（ＰＶ１モード）において、リファレンス電流ＩｒｅｆはＩｒｅｆ１ｖ、本体セルＭＣのゲート電圧Ｖｇ−ｈｏｎｔａｉおよびリファレンスセルＲＣのゲート電圧Ｖｇ−ｒｅｆはそれぞれＶｒとなっている。また、たとえばデータの書き込み状態“１”を規定するための書き込みベリファイ時（ＰＶ２モード）において、リファレンス電流ＩｒｅｆはＩｒｅｆ２ｖ、本体セルＭＣのゲート電圧Ｖｇ−ｈｏｎｔａｉおよびリファレンスセルＲＣのゲート電圧Ｖｇ−ｒｅｆはそれぞれＶｒとなっている。さらに、たとえばデータの書き込み状態“２”を規定するための書き込みベリファイ時（ＰＶ３モード）において、リファレンス電流ＩｒｅｆはＩｒｅｆ２ｒ（または、Ｉｒｅｆ２ｖ）、本体セルＭＣのゲート電圧Ｖｇ−ｈｏｎｔａｉはＶｓｗ２（＝６．５Ｖ）、リファレンスセルＲＣのゲート電圧Ｖｇ−ｒｅｆはＶｒとなっている。
【００５６】
簡単のため、ａ＿ｉはすべて「１」を用いるのが望ましい。その他の値でももちろん可能である。ａ＿ｉがすべて「１」で、Ｉｒｅｆ＿ｉ＿ｖ−Ｉｒｅｆ＿ｉ＿ｒ＝Ｉ０としたい場合には、図６の特性図をもとに、
（ｂ＿ｉ−１）ｇｍ（Ｖｒ−Ｖｔ＿ｉ）＝Ｉ０
すなわち、
ｂ＿ｉ＝１＋Ｉ０／ｇｍ／（Ｖｒ−Ｖｔ＿ｉ）…（２）
と設定すれば、各分布のベリファイマージンを一定にできる。ただし、ｇｍはセル電流Ｉｒｅｆｃｅｌｌ＿ｉのトランスコンダクタンスである。
【００５７】
また、リファレンスセルＲＣ＿ｉのしきい値電圧Ｖｔ＿ｉを、それぞれ、書き込み時と消去時とで調整すれば、上記式（２）により、ベリファイマージンを保証することができる。
【００５８】
上記したように、読み出し時のリファレンス電流Ｉｒｅｆ＿ｒとベリファイ時のリファレンス電流Ｉｒｅｆ＿ｖとを、同じリファレンスセルＲＣ＿ｉからレベルに応じた変換率（電流比）にもとづいて発生させるようにしている。これにより、ベリファイマージンを安定に保証できる。また、異なる分布のセルのベリファイマージンは、上記変換率をリファレンスセルＲＣ＿ｉごとに設定するようにしている。このため、どの分布のセルに対しても一定のベリファイマージンを保証できる。
【００５９】
特に、１つのリファレンスセルによって２つのリファレンス電流を発生できるようになる。その結果、リファレンスセルの個数の削減が可能となり、メモリの小型化にとっても有用である。
【００６０】
なお、上述した実施形態においては、基準電流発生回路におけるリファレンスセルを３つとした場合（図４参照）について説明した。これに限らず、たとえば２つのリファレンスセルにより構成することも可能である。すなわち、図８は、四値フラッシュメモリにおいて、リファレンスセルを２つとした場合の電圧発生回路の構成例を示すものである。ここでは、リファレンストランジスタＱＮＲ２のゲート（ＲＷＬ２）に印加される電圧を発生させるための電圧発生回路の、リファレンスセルを省略するようにした場合について説明する。
【００６１】
この例において、たとえば電圧発生回路４１ｃ−３’は、電圧発生回路４１ｂ−３のバイアス電圧ＰＢＩＡＳをもとに、リファレンス電流Ｉｒｅｆ２を発生させるように構成されている。こうして、リファレンスセルＲＣ＿ｉの数を減らし、回路の構成を簡略化している。
【００６２】
この例の場合、Ｖｔ０＜Ｖｔ１のとき、ｂ０／ａ０＜ｂ１／ａ１＜ｂ２／ａ２，ｂ１＞ｂ２，ａ１＞ａ２を満たすようなパラメータ設定がなされる。すなわち、電圧発生回路４１ａ−３における、データ読み出し時の電流の増幅率（ａ＿ｉ）に対する書き込みベリファイ時の電流の増幅率（ｂ＿ｉ）の比である第１の電流増幅比は「１」よりも大きくなるように設定されている。また、電圧発生回路４１ｂ−３，４１ｃ−３’における、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第２の電流増幅比は「１」よりも大きく、しかも、第１の電流増幅比が第２の電流増幅比よりも小さくなるように設定されている。
【００６３】
なお、上記した構成におけるＶｇ−Ｉｃｅｌｌ特性を図９に示している。また、図１０は、上記のような構成において、各動作モードでのリファレンス電流Ｉｒｅｆおよびゲート電圧Ｖｇ−ｈｏｎｔａｉ，Ｖｇ−ｒｅｆを対比して示すものである。
【００６４】
（第２の実施形態）
図１１は、本発明の第２の実施形態にしたがった、四値フラッシュメモリにおける構成の要部（センスアンプおよび基準電流発生回路の詳細）を示すものである。ここでは、２つの差動増幅器を有して、センスアンプを構成するようにした場合について説明する。
【００６５】
図１１に示すように、センスアンプ３１’は、２つの差動増幅器３１−１，３１−２、ラッチ（Ｌａｔｃｈ）回路５１ａ、インバータ回路５１ｂ、および、２つのアンド回路５１ｃ，５１ｄを含んでいる。上記差動増幅器３１−１，３１−２の各反転入力端には、それぞれ、抵抗素子Ｒｒａを介して電源Ｖｃｃが接続されるとともに、本体セルＭＣのセル電流Ｉｃｅｌｌが供給されるようになっている。上記差動増幅器３１−１の非反転入力端には基準電流発生回路４１’が接続されて、発生回路（Ｉｒｅｆ変換回路）４１ｂ’からのリファレンス電流Ｉｒｅｆ１が供給されるようになっている。上記差動増幅器３１−２の非反転入力端には基準電流発生回路４１’が接続されて、発生回路（Ｉｒｅｆ変換回路）４１ａ’からのリファレンス電流Ｉｒｅｆ０、または、発生回路（Ｉｒｅｆ変換回路）４１ｃ’からのリファレンス電流Ｉｒｅｆ２が供給されるようになっている。
【００６６】
ラッチ回路５１ａは、上記差動増幅器３１−１の出力Ｄ０ をラッチするもので、そのラッチ信号を上記インバータ回路５１ｂおよび上記アンド回路５１ｃに出力するようになっている。アンド回路５１ｃは、上記ラッチ信号と制御信号２ｎｄｃｏｌとから、リファレンス選択信号ＲＣＯＬ０ を生成するものである。このリファレンス選択信号ＲＣＯＬ０ は、上記発生回路４１ａ’のリファレンスカラムトランジスタ４１ａ−１のゲートに供給されるようになっている。アンド回路５１ｄは、上記ラッチ回路５１ａから出力され、上記インバータ回路５１ｂによって反転された、上記ラッチ信号の反転信号と制御信号２ｎｄｃｏｌとから、リファレンス選択信号ＲＣＯＬ２ を生成するものである。このリファレンス選択信号ＲＣＯＬ２ は、上記発生回路４１ｃ’のリファレンスカラムトランジスタ４１ｃ−１のゲートに供給されるようになっている。
【００６７】
本実施形態の場合、上記各発生回路４１ａ’，４１ｂ’，４１ｃ’はほぼ同一の構成とされ、それぞれ、リファレンスセルＲＣ０，ＲＣ１，ＲＣ２のしきい値電圧Ｖｔ０，Ｖｔ１，Ｖｔ２のみが異なるように構成された上記電圧発生回路４１ａ−３，４１ｂ−３，４１ｃ−３（たとえば、図４参照）、および、電源Ｖｃｃに接続された抵抗素子Ｒｒｂを含んでいる。
【００６８】
リファレンス選択信号ＲＣＯＬ０ ，ＲＣＯＬ１ ，ＲＣＯＬ２ のうち、リファレンス選択信号ＲＣＯＬ１ は常に活性状態（Ｈｉｇｈレベル）となる。このリファレンス選択信号ＲＣＯＬ１ は、上記発生回路４１ｂ’のリファレンスカラムトランジスタ４１ｂ−１のゲートに供給されるようになっている。リファレンス選択信号ＲＣＯＬ０ ，ＲＣＯＬ２ は、上記差動増幅器３１−１の出力Ｄ０ の論理に応じていずれか一方が活性状態となる。なお、上記差動増幅器３１−１の出力Ｄ０ は、４つのしきい値電圧レベルの上二つまたは下二つのどちらかを示す。また、上記差動増幅器３１−２の出力Ｄ１ は、上二つの電圧レベルの高／低または下二つの電圧レベルの高／低を示す。
【００６９】
このような構成によれば、差動増幅器の個数を減らすことができるので、第１の実施形態の場合よりも回路面積の削減が可能である。しかも、差動増幅器３１−１の出力Ｄ０ と差動増幅器３１−２の出力Ｄ１ とを異なるアドレスの別のＩ／Ｏ端子に割り付け、出力Ｄ０ ，出力Ｄ１ の順に出力させるようにする。このような仕様とすることによって、アクセス時間が大きく遅れるのを抑えることが可能である。
【００７０】
図１２は、図１１に示した構成における動作波形を示すものである。なお、図１２（ａ）はデータ“１１（実線）”，“１０（破線）”のときの動作波形図であり、図１２（ｂ）はデータ“０１（実線）”，“００（破線）”のときの動作波形図である。
【００７１】
図１２（ａ）に示すように、たとえば時刻Ｔ０において、選択されたワード線ＷＬおよびリファレンスワード線ＲＷＬの電位とリファレンス選択信号ＲＣＯＬ１ とがハイ（Ｈｉｇｈ）レベルになる。すると、差動増幅器３１−１により、選択された本体セル（以下、選択セル）ＭＣのセル電流Ｉｃｅｌｌが、発生回路４１ｂ’からのリファレンス電流Ｉｒｅｆ１と比較される。選択セルＭＣのセル電流Ｉｃｅｌｌが上記リファレンス電流Ｉｒｅｆ１よりも大きい場合、差動増幅器３１−１の出力Ｄ０ がハイレベルになる（時刻Ｔ１）。これにより、制御信号２ｎｄｃｏｌに同期して、アンド回路５１ｃの出力（ＲＣＯＬ０ ）がハイレベルになる（時刻Ｔ２）。
【００７２】
これに対し、図１２（ｂ）に示すように、たとえば選択セルＭＣのセル電流Ｉｃｅｌｌが上記リファレンス電流Ｉｒｅｆ１よりも小さい場合、差動増幅器３１−２の出力Ｄ１ がロウ（Ｌｏｗ）レベルになる（時刻Ｔ１）。これにより、制御信号２ｎｄｃｏｌに同期して、アンド回路５１ｄの出力（ＲＣＯＬ２ ）がハイレベルになる（時刻Ｔ２）。
【００７３】
この例の場合、差動増幅器３１−１の出力Ｄ０ および差動増幅器３１−２の出力Ｄ１ は、それぞれの大小関係に応じて、４つの状態、つまり、“００”，“０１”，“１０”，“１１”のいずれかになる。すなわち、差動増幅器３１−１の出力Ｄ０ は、たとえば、出力Ｄ０ が決まった時点で、センスアンプ３１’の外部に出力される。一方、選択セルＭＣのセル電流Ｉｃｅｌｌは、差動増幅器３１−２により、リファレンス電流Ｉｒｅｆ０またはリファレンス電流Ｉｒｅｆ２と比較される。この差動増幅器３１−２の出力Ｄ１ は、たとえば、出力Ｄ１ が決まった時点で、出力Ｄ０ に引き続いて外部に出力される。このようにして、４つのレベルを有する、四値フラッシュメモリのデータ読み出しが行われる。
【００７４】
書き込みデータが“００”の場合の書き込みベリファイ動作は、本体セルＭＣのセル電流Ｉｃｅｌｌを、リファレンス電流Ｉｒｅｆ２を増幅した電流と比較する。そして、セル電流Ｉｃｅｌｌがリファレンス電流Ｉｒｅｆ２よりも小さくなった時点で、追加の書き込みデータを“１１”に変える。書き込みデータが“０１”の場合の書き込みベリファイ動作は、本体セルＭＣのセル電流Ｉｃｅｌｌを、リファレンス電流Ｉｒｅｆ１を増幅した電流と比較する。そして、セル電流Ｉｃｅｌｌがリファレンス電流Ｉｒｅｆ１よりも小さくなった時点で、追加の書き込みデータを“１１”に変える。書き込みデータが“１０”の場合の書き込みベリファイ動作は、本体セルＭＣのセル電流Ｉｃｅｌｌを、リファレンス電流Ｉｒｅｆ０を増幅した電流と比較する。そして、セル電流Ｉｃｅｌｌがリファレンス電流Ｉｒｅｆ０よりも小さくなった時点で、追加の書き込みデータを“１１”に変える。
【００７５】
このようにして、データ読み出し時の電流および書き込みベリファイ時の電流の増幅率を変えることにより、ベリファイマージンの確保が可能となる。
【００７６】
図１３は、図１１に示した基準電流発生回路（Ｉｒｅｆ変換回路）の他の構成例を示すものである。ここでは、図１１に示した発生回路４１ｂ’を例に、消去ベリファイ動作のための消去ベリファイ用制御回路を付加するようにした場合について説明する。
【００７７】
発生回路４１ｂ’’において、消去ベリファイ用制御回路６１は、消去ベリファイ時のリファレンス電流を通常のデータ読み出し時のリファレンス電流よりも低減させるためのもので、３つのｎ型ＭＯＳトランジスタＮＱ１，ＮＱ２，ＮＱ３を有している。すなわち、ｎ型ＭＯＳトランジスタＮＱ１のドレイン領域は、ｐ型ＭＯＳトランジスタＰＱｄのドレイン領域、ｐ型ＭＯＳトランジスタＰＱｅのドレイン領域、バイアストランジスタＮＱｂのドレイン領域、ｎ型ＭＯＳトランジスタＮＱｃのゲート、および、ｎ型ＭＯＳトランジスタＮＱ１のゲートに接続されている。ｎ型ＭＯＳトランジスタＮＱ１のゲートにはバイアス電源線ＢＩＡＳが接続され、ソース領域にはｎ型ＭＯＳトランジスタＮＱ２のドレイン領域が接続されている。ｎ型ＭＯＳトランジスタＮＱ２のゲートにはＥＶモード信号線が接続され、ソース領域にはｎ型ＭＯＳトランジスタＮＱ３のドレイン領域が接続されている。ｎ型ＭＯＳトランジスタＮＱ３のソース領域は接地電位に接続されている。
【００７８】
この例の場合、リファレンス電流の大きさが、消去ベリファイ（ＥＶ＝Ｈｉｇｈ，ＲＤＢ＝Ｌｏｗ）時に最小値となり、書き込みベリファイ時に最大値となり、データ読み出し時にそれらの中間値となるように、各トランジスタのサイズが設定されている。このような構成によれば、消去ベリファイ時のリファレンス電流を減らすことが可能となる。発生回路における電流変換比は、ベリファイマージンに対する重要なパラメータである。したがって、すべてのトランジスタを同一サイズとし、その個数によって、つまり、ゲート長やゲート幅が同一とされたトランジスタの個数によって、電流変換比を調整できるようにするのが望ましい。
【００７９】
（第３の実施形態）
図１４は、本発明の第３の実施形態にしたがった、四値フラッシュメモリにおける構成の要部（センスアンプおよび基準電流発生回路の詳細）を示すものである。ここでは、１つの差動増幅器を有して、センスアンプを構成するようにした場合について説明する。
【００８０】
図１４に示すように、センスアンプ３１’’は、差動増幅器３１−１、ラッチ回路５１ａ，５１ｅ、インバータ回路５１ｂ、および、２つのアンド回路５１ｃ，５１ｄを含んでいる。上記差動増幅器３１−１の反転入力端には、抵抗素子Ｒｒａを介して電源Ｖｃｃが接続されるとともに、本体セルＭＣのセル電流Ｉｃｅｌｌが供給されるようになっている。上記差動増幅器３１−１の非反転入力端には基準電流発生回路４１’’が接続されて、発生回路（Ｉｒｅｆ変換回路）４１ｂ’，４１ａ’，４１ｃ’からのリファレンス電流Ｉｒｅｆ１，Ｉｒｅｆ０，Ｉｒｅｆ２のいずれか一つが供給されるようになっている。
【００８１】
ラッチ回路５１ａは、センスアンプ３１’’の出力Ｄｏｕｔとなる上記差動増幅器３１−１の出力を、ラッチ制御信号Ｌａｔ０ に応じてラッチするもので、そのラッチ信号を出力Ｄ０ として出力するようになっている。また、ラッチ回路５１ａのラッチ信号は、上記インバータ回路５１ｂおよび上記アンド回路５１ｃに出力されるようになっている。アンド回路５１ｃは、上記ラッチ回路５１ａからのラッチ信号と制御信号２ｎｄｃｏｌとから、リファレンス選択信号ＲＣＯＬ０ を生成するものである。このリファレンス選択信号ＲＣＯＬ０ は、上記発生回路４１ａ’のリファレンスカラムトランジスタ４１ａ−１のゲートに供給されるようになっている。アンド回路５１ｄは、上記ラッチ回路５１ａから出力され、上記インバータ回路５１ｂによって反転された、上記ラッチ信号の反転信号と制御信号２ｎｄｃｏｌとから、リファレンス選択信号ＲＣＯＬ２ を生成するものである。このリファレンス選択信号ＲＣＯＬ２ は、上記発生回路４１ｃ’のリファレンスカラムトランジスタ４１ｃ−１のゲートに供給されるようになっている。ラッチ回路５１ｅは、上記差動増幅器３１−１の出力（Ｄｏｕｔ）をラッチ制御信号Ｌａｔ１ に応じてラッチするもので、そのラッチ信号を出力Ｄ１ として出力するようになっている。
【００８２】
リファレンス選択信号ＲＣＯＬ０ ，ＲＣＯＬ１ ，ＲＣＯＬ２ のうち、リファレンス選択信号ＲＣＯＬ１ は常に活性状態（ハイレベル）となる。このリファレンス選択信号ＲＣＯＬ１ は、バッファ回路５２への制御信号１ｓｔｃｏｌの供給に応じて、上記発生回路４１ｂ’のリファレンスカラムトランジスタ４１ｂ−１のゲートに供給されるようになっている。リファレンス選択信号ＲＣＯＬ０ ，ＲＣＯＬ２ は、上記ラッチ回路５１ａの出力Ｄ０ の論理に応じていずれか一方が活性状態となる。なお、上記ラッチ回路５１ａの出力Ｄ０ は、４つのしきい値電圧レベルの上二つまたは下二つのどちらかを示す。また、上記ラッチ回路５１ｅの出力Ｄ１ は、上二つの電圧レベルの高／低または下二つの電圧レベルの高／低を示す。
【００８３】
このような構成によれば、差動増幅器の個数をさらに減らすことができるので、第２の実施形態の場合よりも回路面積の削減の効果が大きい。しかも、ラッチ回路５１ａの出力Ｄ０ とラッチ回路５１ｅの出力Ｄ１ とを異なるアドレスの別のＩ／Ｏ端子に割り付け、出力Ｄ０ ，出力Ｄ１ の順に出力させるようにする。このような仕様とすることによって、アクセス時間が大きく遅れるのを抑えることが可能である。
【００８４】
図１５は、図１４に示した構成における動作波形を示すものである。なお、図１５（ａ）はデータ“１１（実線）”，“１０（破線）”のときの動作波形図であり、図１５（ｂ）はデータ“０１（実線）”，“００（破線）”のときの動作波形図である。
【００８５】
図１５（ａ）に示すように、たとえば時刻Ｔ０において、選択されたワード線ＷＬおよびリファレンスワード線ＲＷＬの電位とリファレンス選択信号ＲＣＯＬ１ とがハイレベルになる。すると、差動増幅器３１−１により、選択された本体セル（以下、選択セル）ＭＣのセル電流Ｉｃｅｌｌが、発生回路４１ｂ’からのリファレンス電流Ｉｒｅｆ１と比較される。選択セルＭＣのセル電流Ｉｃｅｌｌが上記リファレンス電流Ｉｒｅｆ１よりも大きい場合、差動増幅器３１−１の出力がハイレベルになる。この差動増幅器３１−１の出力は、ラッチ制御信号Ｌａｔ０ の立ち下がりで、ラッチ回路５１ａにラッチされる（時刻Ｔ２の直前）。これにより、制御信号２ｎｄｃｏｌに同期して、アンド回路５１ｃの出力（ＲＣＯＬ０ ）がハイレベルになる。すると、差動増幅器３１−１の出力が、ラッチ制御信号Ｌａｔ１ の立ち下がりで、ラッチ回路５１ｅにラッチされる（時刻Ｔ３）。
【００８６】
これに対し、図１５（ｂ）に示すように、たとえば選択セルＭＣのセル電流Ｉｃｅｌｌが上記リファレンス電流Ｉｒｅｆ１よりも小さい場合、差動増幅器３１−１の出力がロウレベルになる。この差動増幅器３１−１の出力は、ラッチ制御信号Ｌａｔ０ の立ち下がりで、ラッチ回路５１ａにラッチされる（時刻Ｔ２の直前）。これにより、制御信号２ｎｄｃｏｌに同期して、アンド回路５１ｄの出力（ＲＣＯＬ２ ）がハイレベルになる。すると、差動増幅器３１−１の出力が、ラッチ制御信号Ｌａｔ１ の立ち下がりで、ラッチ回路５１ｅにラッチされる（時刻Ｔ３）。
【００８７】
このような構成とした場合においても、四値フラッシュメモリのデータ読み出し動作、書き込みベリファイ動作、および、消去ベリファイ動作を、上述した第２の実施形態の場合と同様に実施することができる。
【００８８】
なお、上記した各実施形態においては、いずれも四値フラッシュメモリに適用した場合について説明した。これに限らず、たとえば二値フラッシュメモリにも同様に適用できる。二値フラッシュメモリに適用した場合には、消去ベリファイ電圧Ｖｅｖを発生させるための回路が不要となる。その分だけ、二値フラッシュメモリの小型化が可能である。
【００８９】
その他、本発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも一つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも一つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００９０】
【発明の効果】
以上、詳述したようにこの発明によれば、ベリファイマージンを安定に保証でき、読み出しマージンの減少を防止することが可能な不揮発性半導体メモリを提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にしたがった四値フラッシュメモリの構成例を示すブロック図。
【図２】図１の四値フラッシュメモリにおいて、メモリセルの素子構造を模式的に示す断面図。
【図３】図１の四値フラッシュメモリにおける構成の要部（センスアンプおよび基準電流発生回路の詳細）を示す回路図。
【図４】図３の基準電流発生回路における電圧発生回路の構成例を示す回路図。
【図５】電圧発生回路を図４の構成とした場合を例に、四値フラッシュメモリのＶｇ−Ｉｃｅｌｌ特性を示す図。
【図６】図１の四値フラッシュメモリにおいて、リファレンス電流に対するセル分布の一例を示す図。
【図７】電圧発生回路を図４の構成とした場合を例に、各動作モードにおけるリファレンス電流とゲート電圧とを対比して示す図。
【図８】電圧発生回路の他の構成例を示す回路図。
【図９】電圧発生回路を図８の構成とした場合を例に、四値フラッシュメモリのＶｇ−Ｉｃｅｌｌ特性を示す図。
【図１０】電圧発生回路を図８の構成とした場合を例に、各動作モードにおけるリファレンス電流とゲート電圧とを対比して示す図。
【図１１】本発明の第２の実施形態にしたがった、四値フラッシュメモリにおける構成の要部（センスアンプおよび基準電流発生回路の詳細）を示す回路図。
【図１２】センスアンプおよび基準電流発生回路を図１１の構成とした場合の動作波形を示す図。
【図１３】図１１の基準電流発生回路の他の構成例を示す回路図。
【図１４】本発明の第３の実施形態にしたがった、四値フラッシュメモリにおける構成の要部（センスアンプおよび基準電流発生回路の詳細）を示す回路図。
【図１５】センスアンプおよび基準電流発生回路を図１４の構成とした場合の動作波形を示す図。
【図１６】従来技術とその問題点を説明するために、二値フラッシュメモリの構成の要部を示す回路図。
【図１７】図１６の二値フラッシュメモリにおけるＶｇ−Ｉｃｅｌｌ特性を示す図。
【図１８】図１６の二値フラッシュメモリにおいて、各動作モードにおけるゲート電圧を対比して示す図。
【図１９】図１６の二値フラッシュメモリにおいて、ゲート電圧に対するセル分布の一例を示す図。
【符号の説明】
１１…アドレスラッチ、１２…アドレスカウンタ、１３…アドレスバッファ、１４…ＩＯバッファ、１５…データラッチ、２１…メモリセルアレイ、２１ａ…Ｐ型半導体基板、２１ｂ…Ｎ型ウエル領域、２１ｃ…Ｐ型ウエル領域、２１ｄ…ソース領域、２１ｅ…ドレイン領域、２１ｆ…フローティングゲート、２１ｇ…コントロールゲート、２１ｈ，２１ｉ，２１ｊ…コンタクト領域、３１，３１’，３１’’…センスアンプ、３１−１，３１−２，３１−３…差動増幅器、３１−１ａ ，３１−２ａ ，３１−３ａ …ｐ型ＭＯＳトランジスタ、３１−１ｂ ，３１−２ｂ ，３１−３ｂ …バイアストランジスタ（ｎ型ＭＯＳトランジスタ）、３１ａ…ｐ型ＭＯＳトランジスタ、３１ｂ…バイアストランジスタ（ｎ型ＭＯＳトランジスタ）、３２…カラムゲート回路、３３…書き込み回路、３４…コマンドレジスタ、３５…コントローラ、３６…ロウデコーダ、３７…カラムデコーダ、３８…チャージポンプ回路、３９…レギュレータ回路、４１，４１’，４１’’…基準電流発生回路、４１ａ，４１ａ’，４１ｂ，４１ｂ’，４１ｂ’’，４１ｃ，４１ｃ’…発生回路、４１ａ−１，４１ｂ−１，４１ｃ−１…リファレンスカラムトランジスタ（ｎ型ＭＯＳトランジスタ）、４１ａ−３，４１ｂ−３，４１ｃ−３（４１ｃ−３’）…電圧発生回路、５１ａ，５１ｅ…ラッチ回路、５１ｂ…インバータ回路、５１ｃ，５１ｄ…アンド回路、５２…バッファ回路、６１…消去ベリファイ用制御回路、ＭＣ…メモリセル（本体セル）、ＷＬ，ＷＬ０ 〜ＷＬｎ …ワード線、ＢＬ０ 〜ＢＬｋ …ビット線、ＳＴ０ 〜ＳＴｋ …選択トランジスタ、ＣＯＬ０ 〜ＣＯＬｍ …カラム線、Ｉｃｅｌｌ…セル電流、Ｉｒｅｆ０，Ｉｒｅｆ１，Ｉｒｅｆ２…リファレンス電流、Ｖｃｃ…電源、ＢＩＡＳ…バイアス電源線、ＰＢＩＡＳ…バイアス電圧、ＱＮＲ０，ＱＮＲ１，ＱＮＲ２…リファレンストランジスタ（ｎ型ＭＯＳトランジスタ）、ＲＣＯＬ…リファレンスカラム線、ＲＣＯＬ０ ，ＲＣＯＬ１ ，ＲＣＯＬ２ …リファレンス選択信号、ＲＷＬ，ＲＷＬ０，ＲＷＬ１，ＲＷＬ２…リファレンスワード線、ＲＣ０，ＲＣ１，ＲＣ２…リファレンスセル、ＰＱａ０，ＰＱａ１，ＰＱａ２…電流非変換ｐ型ＭＯＳトランジスタ、ＰＱｂ０，ＰＱｂ１，ＰＱｂ２…ベリファイ時電流変換ｐ型ＭＯＳトランジスタ、ＰＱｃ０，ＰＱｃ１，ＰＱｃ２…読み出し時電流変換ｐ型ＭＯＳトランジスタ、Ｉｒｅｆｃｅｌｌ０，Ｉｒｅｆｃｅｌｌ１，Ｉｒｅｆｃｅｌｌ２…セル電流、ＮＱａ，ＮＱｂ…バイアストランジスタ（ｎ型ＭＯＳトランジスタ）、ＮＱｃ…ｎ型ＭＯＳトランジスタ、ＮＱ１，ＮＱ２，ＮＱ３…ｎ型ＭＯＳトランジスタ、ＰＱｄ，ＰＱｅ…ｐ型ＭＯＳトランジスタ、ＶＦＹＢ…ベリファイ信号線、ＲＤＢ…読み出し信号線、Ｒｒａ，Ｒｒｂ…抵抗素子、１ｓｔｃｏｌ，２ｎｄｃｏｌ…制御信号、Ｌａｔ０ ，Ｌａｔ１ …ラッチ制御信号。
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに関するもので、特に、１つのセルに三つ以上の多値レベルを記憶する多値フラッシュメモリに関する。
【０００２】
【従来の技術】
不揮発性半導体メモリとして、レベルの異なる２つのデータ（以後、二値データという）を記憶する二値フラッシュメモリが広く普及している。
【０００３】
図１６は、二値フラッシュメモリ（たとえば、ＮＯＲ型）の構成の要部を示すものである。図１６において、セルアレイ１０１には、複数のメモリセル（本体セル）ＭＣが行列状に配置されている。同一行に配置された複数のメモリセルＭＣの各コントロールゲートは、複数のワード線ＷＬ０ 〜ＷＬｎ のうちの対応する１つのワード線に共通に接続されている。また、同一列に配置された複数のメモリセルＭＣの各ドレイン領域は、複数のビット線ＢＬ０ 〜ＢＬｋ のうちの対応する１つのビット線に共通に接続されている。一般に、セルアレイ１０１は複数のブロックに分割されている。同一ブロック内の複数のメモリセルＭＣの各ソース領域は、複数のソース線（図示していない）のうちの対応する１つのソース線に共通に接続されている。各ビット線ＢＬ０ 〜ＢＬｋ は、複数の選択トランジスタＳＴ０ 〜ＳＴｋ のうちの対応する１つの選択トランジスタを介して、センスアンプ１０２に接続されている。選択トランジスタＳＴ０ 〜ＳＴｋ は、それぞれのゲートに、複数のカラム線ＣＯＬ０ 〜ＣＯＬｍ のうちの対応する１つのカラム線が接続されている。
【０００４】
リファレンス回路１０３は、たとえば、１つのリファレンスセルＲＣと複数のダミーセルＤＣとを含んでいる。１つのリファレンスセルＲＣおよび複数のダミーセルＤＣは、ドレイン領域をそれぞれ共通にして接続されている。リファレンスセルＲＣのコントロールゲートは、リファレンスワード線ＲＷＬに接続されている。また、リファレンスセルＲＣのドレイン領域は、ｎ型ＭＯＳトランジスタ１０３ａを介して、上記センスアンプ１０２に接続されている。ｎ型ＭＯＳトランジスタ１０３ａは、そのゲートに、リファレンスカラム線ＲＣＯＬが接続されている。
【０００５】
センスアンプ１０２は、ｎ型ＭＯＳトランジスタ１０２ａ，１０２ｂ、ｐ型ＭＯＳトランジスタ１０２ｃ，１０２ｄ、および、差動増幅器１０２ｅを含んでいる。ｎ型ＭＯＳトランジスタ１０２ａのソース領域は、上記セルアレイ１０１内の各選択トランジスタＳＴ０ 〜ＳＴｋ のドレイン領域に共通に接続されている。ｎ型ＭＯＳトランジスタ１０２ａのドレイン領域は、ｐ型ＭＯＳトランジスタ１０２ｃのゲートとドレイン領域、および、差動増幅器１０２ｅの反転入力端にそれぞれ接続されている。一方、ｎ型ＭＯＳトランジスタ１０２ｂのソース領域は、上記リファレンス回路１０３内のｎ型ＭＯＳトランジスタ１０３ａのドレイン領域に接続されている。ｎ型ＭＯＳトランジスタ１０２ｂのドレイン領域は、ｐ型ＭＯＳトランジスタ１０２ｄのゲートとドレイン領域、および、差動増幅器１０２ｅの非反転入力端にそれぞれ接続されている。そして、差動増幅器１０２ｅの出力端からは、センスされたセルデータが出力される（Ｄｏｕｔ）。
【０００６】
なお、ｎ型ＭＯＳトランジスタ１０２ａ，１０２ｂは、各ゲートに、バイアス（ＢＩＡＳ）電源が供給されるようになっている。ｐ型ＭＯＳトランジスタ１０２ｃ，１０２ｄは、各ソース領域に、電源Ｖｃｃが供給されるようになっている。
【０００７】
図１７は、上記した構成の二値フラッシュメモリの特性を示すものである。ここでは、メモリセルＭＣおよびリファレンスセルＲＣについて、コンロールゲートに供給されるゲート電圧Ｖｇと負荷電流当りのセル電流（ドレイン電流Ｉｄ）Ｉｃｅｌｌとの関係（Ｖｇ−Ｉｃｅｌｌ（Ｉｄ）特性）を示している。データ読み出し時および書き込みベリファイ時、リファレンスセルＲＣのコントロールゲートには読み出し電圧Ｖｒが印加される。これにより、センスアンプ１０２において、常に、基準電流Ｉｒｅｆに対するセル電流Ｉｃｅｌｌの判定（“０”または“１”）が行われる。
【０００８】
ここで、メモリセルＭＣのＶｇ−Ｉｄ特性としては、フローティングゲートに蓄積される電子の量が比較的に多い状態（すなわち、メモリセルＭＣのしきい値電圧Ｖｔｈが高い状態）を、“０”データとして扱うようになっている。この“０”データを記憶しているメモリセルＭＣを“０”セルと称する。逆に、電子の量が比較的に少ない状態（すなわち、メモリセルＭＣのしきい値電圧Ｖｔｈが低い状態）を、“１”データとして扱うようになっている。この“１”データを記憶しているメモリセルＭＣを“１”セルと称する。
【０００９】
リファレンスセルＲＣのセル電流（基準電流Ｉｒｅｆ）は、メモリセルＭＣのセル電流Ｉｃｅｌｌの半分程度となるように設定される。つまり、ゲート電圧Ｖｇが読み出し電圧Ｖｒのときの、メモリセルＭＣのセル電流ＩｃｅｌｌとリファレンスセルＲＣのセル電流Ｉｒｅｆとの差が、“０”セルと“１”セルとでほぼ等しくなる。
【００１０】
図１８は、各動作モードにおけるメモリセルＭＣのゲート電圧（Ｖｇ−ｈｏｎｔａｉ）を、リファレンスセルＲＣのゲート電圧（Ｖｇ−ｒｅｆ）と対比して示すものである。たとえば、データの書き込み状態“０”を規定するための書き込みベリファイ（ＰＶ）時には、メモリセルＭＣのコントロールゲートに電圧Ｖｐｖ（＝６．５Ｖ）が印加される。この書き込みベリファイ電圧ＶｐｖとリファレンスセルＲＣのコントロールゲートに印加される読み出し電圧Ｖｒ（＝５．５Ｖ）との差が、メモリセルＭＣのしきい値電圧Ｖｔｈに反映される。これにより、“０”セルは、通常、ゲート電圧Ｖｇ＝読み出し電圧Ｖｒのときにカットオフする。同様に、たとえばデータの消去状態“１”を規定するための消去ベリファイ（ＥＶ）時には、メモリセルＭＣのコントロールゲートに電圧Ｖｅｖ（＝４Ｖ）が印加される。この消去ベリファイ電圧Ｖｅｖをリファレンス電圧Ｖｔｒｅｆと同程度にすれば、“１”セルのゲート電圧Ｖｇ＝読み出し電圧Ｖｒのときの電流、すなわち、セル電流Ｉｃｅｌｌはほぼ２Ｉｒｅｆとなる。
【００１１】
つまり、ゲート電圧Ｖｇが読み出し電圧Ｖｒのときの、メモリセルＭＣのセル電流ＩｃｅｌｌとリファレンスセルＲＣのセル電流Ｉｒｅｆとの電流差（＋Ｉｒｅｆ／−Ｉｒｅｆ）を、センスアンプ１０２によって検出する。そして、その電流差を、“０”または“１”のデジタル信号に変換する。これにより、セルデータの読み出しが行われる。
【００１２】
図１９は、二値データ“０”，“１”を記憶可能なメモリセル（二値セル）ＭＣの、ゲート電圧Ｖｇに対するしきい値電圧Ｖｔｈの分布（セル分布）を示すものである。たとえば、データの消去状態“１”に対応するセル分布の下限を補償するための過消去ベリファイ（ＯＥＶ）時には、メモリセルＭＣのコントロールゲートに消去ベリファイ電圧Ｖｅｖよりも低い電圧Ｖｏｅｖ（＝２Ｖ）を印加する。この過消去ベリファイ電圧Ｖｏｅｖを印加した際に“１”となるセルを検出する。そして、セルに対応するビットのしきい値電圧Ｖｔｈが、過消去ベリファイ電圧Ｖｏｅｖを印加したときに“０”となるように書き込みを行う。これにより、消去状態“１”に対応するセル分布は所定の範囲内に収まる。
【００１３】
ところで、ビット当りのセル面積は、フラッシュメモリのコスト指標となる。また、セル面積を縮小する他に、１つのセルに複数ビット分のデータを記憶させて低コスト化を図る多値フラッシュメモリがある。４つのレベル、つまりレベルの異なる４つのデータ（四値データ）を記憶する四値フラッシュメモリが、すでに報告されている（たとえば、非特許文献１参照）。
【００１４】
この四値フラッシュメモリのセル分布は、ゲート電圧に対して離散的となっている。すなわち、ベリファイ時には、二値フラッシュメモリの場合と同様に、メモリセルのゲート電圧を変えて読み出しに対するマージンを確保している。一方、セルデータの読み出しは所定のゲート電圧で行われる。
【００１５】
【非特許文献１】
Ｍ．Ｂａｕｅｒ ｅｔ ａｌ．，“Ａ ｍｕｌｔｉｌｅｖｅｌ−ｃｅｌｌ ３２Ｍｂ Ｆｌａｓｈ ｍｅｍｏｒｙ，”ＩＳＳＣＣ ｄｉｇｅｓｔ ｏｆｔｅｃｈｎｉｃａｌ ｐａｐｅｒｓ，ｐｐ．１３２−１３３，１９９５．
【００１６】
【発明が解決しようとする課題】
ここで、メモリセルにトランスコンダクタンス、すなわち、ゲート電圧に対するセル電流の変化率にばらつきがあるとする。すると、読み出し電流の基準電流に対するマージン（読み出しマージン）が減少してしまう。この読み出しマージンの減少は、読み出しアクセス時間に影響をおよぼしたり、読み出し不良を引き起こしたりする要因となる。
【００１７】
上記したように、従来の多値フラッシュメモリでは、ベリファイマージンをゲート電圧によって確保していた。このため、ゲート電圧に対するセル電流の変化率のばらつきが、読み出しマージンを減少させるという問題があった。
【００１８】
そこで、この発明は、ベリファイマージンを安定に保証でき、読み出しマージンの減少を防止することが可能な不揮発性半導体メモリを提供することを目的としている。
【００１９】
【課題を解決するための手段】
本願発明の一態様によれば、ゲート、ドレインおよびソースを有し、しきい値電圧レベルに応じたデータを保持する複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルの各ゲートにそれぞれ接続された複数のワード線と、前記複数の不揮発性メモリセルの各ドレインにそれぞれ接続された複数のビット線と、前記複数の不揮発性メモリセルの各ソースにそれぞれ接続された複数のソース線と、基準電流を発生する基準電流発生回路と、前記基準電流と前記複数の不揮発性メモリセルの中から選択された複数の不揮発性メモリセルを流れる電流とを比較し、前記選択された複数の不揮発性メモリセルによってそれぞれ保持されたデータを読み出すセンスアンプとを具備し、前記基準電流発生回路は、少なくとも１つのリファレンスセルと、そのリファレンスセルに流れる電流を増幅する増幅回路とを含み、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比が１よりも大きいことを特徴とする不揮発性半導体メモリが提供される。
【００２０】
また、本願発明の一態様によれば、ゲート、ドレインおよびソースを有し、しきい値電圧レベルに応じた三つ以上の多値レベルを保持する複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルの各ゲートにそれぞれ接続された複数のワード線と、前記複数の不揮発性メモリセルの各ドレインにそれぞれ接続された複数のビット線と、前記複数の不揮発性メモリセルの各ソースにそれぞれ接続された複数のソース線と、少なくとも第１および第２の基準電流を発生する基準電流発生回路と、前記第１の基準電流と前記複数の不揮発性メモリセルの中から選択された一つの不揮発性メモリセルを流れる電流とを比較し、前記選択された一つの不揮発性メモリセルに保持された多値レベルに応じた信号を読み出す第１のセンスアンプと、前記第２の基準電流と前記複数の不揮発性メモリセルの中から選択された一つの不揮発性メモリセルを流れる電流とを比較し、前記選択された一つの不揮発性メモリセルに保持された多値レベルに応じた信号を読み出す第２のセンスアンプとを具備し、前記基準電流発生回路は、少なくとも第１のリファレンスセルと、この第１のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第２のリファレンスセル、および、前記第１のリファレンスセルに流れる電流を増幅する第１の増幅回路と、前記第２のリファレンスセルに流れる電流を増幅する第２の増幅回路とを含み、前記第１の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第１の電流増幅比が１よりも大きく、前記第２の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第２の電流増幅比が１よりも大きく、前記第１の電流増幅比が前記第２の電流増幅比よりも小さいことを特徴とする不揮発性半導体メモリが提供される。
【００２１】
また、本願発明の一態様によれば、ゲート、ドレインおよびソースを有し、しきい値電圧レベルに応じた三つ以上の多値レベルを保持する複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルの各ゲートにそれぞれ接続された複数のワード線と、前記複数の不揮発性メモリセルの各ドレインにそれぞれ接続された複数のビット線と、前記複数の不揮発性メモリセルの各ソースにそれぞれ接続された複数のソース線と、選択的に、少なくとも第１または第２の基準電流を出力する基準電流発生回路と、前記基準電流発生回路の出力電流と前記複数の不揮発性メモリセルの中から選択された不揮発性メモリセルに流れるセル電流とを比較し、そのセル電流を増幅して出力するセンスアンプとを具備し、前記基準電流発生回路は、少なくとも第１のリファレンスセルと、この第１のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第２のリファレンスセル、および、前記第１のリファレンスセルに流れる電流を増幅する第１の増幅回路と、前記第２のリファレンスセルに流れる電流を増幅する第２の増幅回路とを含み、前記第１の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第１の電流増幅比が１よりも大きく、前記第２の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第２の電流増幅比が１よりも大きく、前記第１の電流増幅比が前記第２の電流増幅比よりも小さいことを特徴とする不揮発性半導体メモリが提供される。
【００２２】
また、本願発明の一態様によれば、ゲート、ドレインおよびソースを有し、しきい値電圧レベルに応じた三つ以上の多値レベルを保持する複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルの各ゲートにそれぞれ接続された複数のワード線と、前記複数の不揮発性メモリセルの各ドレインにそれぞれ接続された複数のビット線と、前記複数の不揮発性メモリセルの各ソースにそれぞれ接続された複数のソース線と、選択的に、少なくとも第１または第２の基準電流を出力する、少なくとも第１のリファレンスセルと、この第１のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第２のリファレンスセル、および、前記第１のリファレンスセルに流れる電流を増幅する第１の増幅回路と、前記第２のリファレンスセルに流れる電流を増幅する第２の増幅回路とを含み、前記第１の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第１の電流増幅比が１よりも大きく、前記第２の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第２の電流増幅比が１よりも大きく、前記第１の電流増幅比が前記第２の電流増幅比よりも小さい基準電流発生回路と、前記基準電流発生回路の出力電流と前記複数の不揮発性メモリセルの中から選択された不揮発性メモリセルに流れるセル電流とを比較し、そのセル電流を増幅して出力するセンスアンプとを具備し、前記基準電流発生回路は、さらに、第３の基準電流を発生するための、前記第２のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第３のリファレンスセル、および、前記第３のリファレンスセルに流れる電流を増幅する第３の増幅回路を含み、前記出力電流が前記第１の基準電流のときの前記センスアンプの出力の論理に応じて、前記第２または第３の基準電流を選択的に出力することを特徴とする不揮発性半導体メモリが提供される。
【００２３】
また、本願発明の一態様によれば、２Ｎ （Ｎは２以上）のレベルを有する複数のメモリセルと、前記複数のメモリセルの各ゲートにそれぞれ接続された複数のワード線と、前記複数のメモリセルの各ドレインにそれぞれ接続された複数のビット線と、前記複数のメモリセルの各ソースにそれぞれ接続された複数のソース線と、（Ｎ−１）個の基準電流から選択的に一つの基準電流を出力する基準電流発生回路と、前記基準電流発生回路の出力電流と前記複数のメモリセルの中から選択されたメモリセルに流れるセル電流とを比較し、そのセル電流を増幅して出力するセンスアンプとを具備し、前記基準電流発生回路は、（Ｎ−１）個のリファレンスセルおよび前記（Ｎ−１）個のリファレンスセルに流れる電流を増幅する（Ｎ−１）個の増幅回路を含み、前記（Ｎ−１）個のリファレンスセルのうち、第Ｉのリファレンスセルのしきい値電圧が第（Ｉ−１）のリファレンスセルのしきい値電圧よりも高く（１≦Ｉ≦Ｎ）、かつ、前記（Ｎ−１）個の増幅回路のうち、第Ｉの増幅回路における、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の第Ｉ増幅率が１よりも大きく、第（Ｉ−１）の増幅回路における第（Ｉ−１）増幅率が前記第Ｉ増幅率よりも小さいことを特徴とする不揮発性半導体メモリが提供される。
【００２４】
さらに、本願発明の一態様によれば、２Ｎ （Ｎは２以上）のレベルを有する複数のメモリセルと、前記複数のメモリセルの各ゲートにそれぞれ接続された複数のワード線と、前記複数のメモリセルの各ドレインにそれぞれ接続された複数のビット線と、前記複数のメモリセルの各ソースにそれぞれ接続された複数のソース線と、（Ｎ−１）個の基準電流を出力する基準電流発生回路と、前記基準電流発生回路の出力電流と前記複数のメモリセルの中から選択されたメモリセルに流れるセル電流とを比較し、そのセル電流を増幅して出力するセンスアンプとを具備し、前記基準電流発生回路は、（Ｎ−１）個のリファレンスセルおよび前記（Ｎ−１）個のリファレンスセルに流れる電流を増幅する（Ｎ−１）個の増幅回路を含み、前記（Ｎ−１）個のリファレンスセルのうち、第Ｉのリファレンスセルのしきい値電圧が第（Ｉ−１）のリファレンスセルのしきい値電圧よりも高く（１≦Ｉ≦Ｎ）、かつ、前記（Ｎ−１）個の増幅回路のうち、第Ｉの増幅回路における、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の第Ｉ増幅率が１よりも大きく、第（Ｉ−１）の増幅回路における第（Ｉ−１）増幅率が前記第Ｉ増幅率よりも小さいことを特徴とする不揮発性半導体メモリが提供される。
【００２５】
上記した構成によれば、データの読み出しとベリファイの基準電流を、同じリファレンスセルから対応する変換率で発生させることが可能になる。これにより、どの分布のセルに対しても同じベリファイマージンを保証できるようになるものである。
【００２６】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【００２７】
（第１の実施形態）
図１は、本発明の第１の実施形態にしたがった四値フラッシュメモリの構成例を示すものである。図１において、アドレスラッチ（Ａｄｄｒｅｓｓ ｌａｔｃｈ）１１は、アドレスバス（Ａｄｄｒｅｓｓ ｂｕｓ）からのアドレスをラッチする。アドレスカウンタ（Ａｄｄｒｅｓｓ ｃｏｕｎｔｅｒ）１２は、アドレスラッチ１１のラッチアドレスをカウントする。アドレスバッファ（Ａｄｄｒｅｓｓ ｂｕｆｆｅｒ）１３は、アドレスカウンタ１２のカウント出力を受け、データを読み出しまたは書き込みまたは消去する本体セル（選択された処理対象のメモリセル）に対応した内部アドレスを出力する。ＩＯバッファ（ＩＯ ｂｕｆｆｅｒ）１４は、データバス（Ｄａｔａ ｂｕｓ）とデータラッチ（Ｄａｔａ ｌａｔｃｈ）１５との間の、読み出しデータや書き込みデータの送受を制御する。
【００２８】
メモリセルアレイ（Ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）２１は、複数の本体セル（複数の不揮発性のメモリセル）を有する。また、このメモリセルアレイ２１は、各本体セルに接続されるワード線およびビット線およびソース線を備えている。読み出し回路であるセンスアンプ（Ｓｅｎｓｅ ａｍｐ．）３１は、データの読み出し時に、メモリセルアレイ２１内の本体セルのデータを、カラムゲート（ｃｏｌｕｍｎ ｇａｔｅｓ）回路３２を介して取り込む。そして、その取り込んだデータをセンスし、上記データラッチ１５に出力する。このセンスアンプ３１は、ワード線に読み出し電圧を印加することによりビット線を流れる本体セルの電流と、リファレンスワード線にリファレンス電圧を印加することにより、基準電流発生回路（Ｒｅｆｅｒｅｎｃｅ ｃｕｒｒｅｎｔ ｇｅｎｅｒａｔｉｏｎ ｃｉｒｃｕｉｔ）４１に設けられたリファレンスセルに流れる電流とを比較する。こうして、本体セルのデータを読み出すものである。なお、センスアンプ３１および基準電流発生回路４１の詳細な構成については、後述する。
【００２９】
書き込み回路（Ｐｒｏｇｒａｍ ｃｉｒｃｕｉｔ）３３は、データの書き込み時に、上記データラッチ１５から供給される書き込みデータを取り込むとともに、カラムゲート回路３２を介して、メモリセルアレイ２１内の対応するビット線に書き込み電圧を供給する。この場合、上記書き込み回路３３は、ワード線またはビット線またはソース線またはメモリセルが形成されている半導体領域のいずれか、あるいは、これらのうちの複数に電圧を印加して、セルデータを書き込むことが可能である。
【００３０】
コマンドレジスタ（Ｃｏｍｍａｎｄ ｒｅｇｉｓｔｅｒ）３４は、コントロールバス（Ｃｏｎｔｒｏｌ ｂｕｓ）から入力される書き込みコマンドや消去コマンドなどの各種のコマンドを保持する。コントローラ（Ｃｏｎｔｒｏｌｌｅｒ）３５は、コマンドレジスタ３４で保持されているコマンドを受けて、メモリ内の各回路を制御するための各種の制御信号を発生する。ロウデコーダ（Ｒｏｗ ｄｅｃｏｄｅｒ）３６は、上記アドレスバッファ１３から出力される内部アドレスを受け、メモリセルアレイ２１内の対応するワード線を選択する。カラムデコーダ（Ｃｏｌｕｍｎ ｄｅｃｏｄｅｒ）３７は、上記アドレスバッファ１３から出力される内部アドレスを受け、その内部アドレスに応じて、カラムゲート回路３２内のカラムゲートを選択駆動する。これにより、メモリセルアレイ２１内の選択されたビット線が、カラムゲート回路３２を介して、センスアンプ３１と接続される。
【００３１】
昇圧回路であるチャージポンプ（Ｃｈａｒｇｅ ｐｕｍｐｓ）回路３８は、外部電源電圧を昇圧して書き込み用の電圧（たとえば、５Ｖ）や消去用の電圧（たとえば、１０Ｖおよび−７Ｖ）を発生する。このチャージポンプ回路３８で発生された書き込み用の５Ｖの電圧は、上記書き込み回路３３に供給される。また、消去用の−７Ｖの電圧はメモリセルアレイ２１に供給される。また、消去用の１０Ｖの電圧（Ｖｐｐ）はレギュレータ（Ｒｅｇｕｌａｔｏｒ）回路３９に供給される。レギュレータ回路３９は、たとえばＤＡコンバータ回路によって構成されている。このレギュレータ回路３９は、上記チャージポンプ回路３８で発生された電圧Ｖｐｐから、データの書き込み時やデータの読み出し時にワード線に供給するための種々の電圧Ｖｇ−ｈｏｎｔａｉを生成する。このレギュレータ回路３９で発生された電圧Ｖｇ−ｈｏｎｔａｉは、上記ロウデコーダ３６を経由してメモリセルアレイ２１内のワード線、つまり、本体セルのコントロールゲートに供給される。
【００３２】
また、この四値フラッシュメモリには、ワード線またはビット線またはソース線またはメモリセルが形成されている半導体領域のいずれか、あるいは、これらのうちの複数に電圧を印加して、本体セルのデータを消去する消去回路（図示していない）が設けられている。
【００３３】
また、この四値フラッシュメモリには、消去ベリファイ回路（図示していない）が設けられている。本実施形態の場合、消去ベリファイ回路は、所定の電圧（たとえば、Ｖｒ）を消去対象となる本体セルのワード線およびリファレンスセルのワード線に印加する。そして、選択された本体セルのセル電流とリファレンスセルのセル電流とを比較することによって、データの消去が終了したか否かを検出するように構成されている。
【００３４】
また、この四値フラッシュメモリには、書き込みベリファイ回路（図示していない）が設けられている。本実施形態の場合、書き込みベリファイ回路は、所定の電圧（たとえば、Ｖｒ（ＰＶ１），Ｖｒ（ＰＶ２），Ｖｓｗ２（ＰＶ３））を書き込み対象となる本体セルのワード線に印加する。また、所定の電圧（Ｖｒ（ＰＶ１，ＰＶ２，ＰＶ３））をリファレンスセルのワード線に印加する。そして、選択された本体セルのセル電流とリファレンスセルのセル電流とを比較することによって、データの書き込みが終了したか否かを検出するように構成されている。
【００３５】
上記基準電流発生回路４１は、複数のリファレンスセルを含み、各リファレンスセルに流れる電流をそれぞれ増幅するための電圧発生回路（増幅回路）を備えている。
【００３６】
図２は、図１に示したメモリセルアレイ２１を構成する不揮発性メモリセルの、素子断面構造を示すものである。図２において、Ｐ型半導体基板（Ｐ−ｓｕｂｓｔｒａｔｅ）２１ａ内には、Ｎ型ウエル領域（Ｎ−ｗｅｌｌ）２１ｂが形成されている。さらに、このＮ型ウエル領域２１ｂ内には、Ｐ型ウエル領域（Ｐ−ｗｅｌｌ）２１ｃが形成されている。上記Ｐ型ウエル領域２１ｃ内には、ｎ＋ 型のソース領域２１ｄ，ドレイン領域２１ｅが互いに離間して形成されている。そして、このソース領域２１ｄ，ドレイン領域２１ｅの相互間のチャネル領域上には、絶縁膜２１−１を介して、フローティングゲート（Ｆｌｏａｔｉｎｇ ｇａｔｅ）２１ｆが形成されている。さらに、このフローティングゲート２１ｆ上には、絶縁膜２１−２を介して、コントロールゲート（Ｃｏｎｔｒｏｌ ｇａｔｅ）２１ｇが形成されている。
【００３７】
また、上記Ｐ型半導体基板２１ａの表面部には、ｐ＋ 型領域からなるコンタクト領域２１ｈが形成されている。また、上記Ｎ型ウエル領域２１ｂの表面部には、ｎ＋ 型領域からなるコンタクト領域２１ｉが形成されている。また、上記Ｐ型ウエル領域２１ｃの表面部には、ｐ＋ 型領域からなるコンタクト領域２１ｊが形成されている。
【００３８】
本体セルの場合、動作時に、コントロールゲート２１ｇにゲート電圧Ｖｇ−ｈｏｎｔａｉが供給される。また、ドレイン領域２１ｅにはドレイン電圧Ｖｄが供給され、ソース領域２１ｄにはソース電圧Ｖｓが供給される。さらに、上記コンタクト領域２１ｉ，２１ｊには、ソース電圧Ｖｓと同じ電圧が供給される。上記コンタクト領域２１ｈには０Ｖの接地電位が供給される。
【００３９】
本体セルは、フローティングゲート２１ｆに蓄積される電子の量によって、データの“３”レベル、“２”レベル、“１”レベル、“０”レベルを記憶する。その場合、フローティングゲート２１ｆは、記憶するセルデータのレベルに応じて、コントロールゲート２１ｇとしきい値電圧が異なる。
【００４０】
上記メモリセルアレイ２１は、このような構成のメモリセルが複数設けられることによって構成されている。
【００４１】
図３は、四値フラッシュメモリ（たとえば、ＮＯＲ型）の構成の要部を示すものである。図３において、上記メモリセルアレイ２１は、複数のメモリセル（本体セル）ＭＣが行列状に配置されている。同一行に配置された複数の本体セルＭＣの各コントロールゲート（２１ｇ）は、複数のワード線ＷＬ０ 〜ＷＬｎ のうちの対応する１つのワード線に共通に接続されている。また、同一列に配置された複数の本体セルＭＣの各ドレイン領域（２１ｅ）は、複数のビット線ＢＬ０ 〜ＢＬｋ のうちの対応する１つのビット線に共通に接続されている。一般に、メモリセルアレイ２１は複数のブロックに分割されている。同一ブロック内の複数の本体セルＭＣの各ソース領域（２１ｄ）は、複数のソース線（図示していない）のうちの対応する１つのソース線に共通に接続されている。各ビット線ＢＬ０ 〜ＢＬｋ は、複数の選択トランジスタＳＴ０ 〜ＳＴｋ のうちの対応する１つの選択トランジスタを介して、上記センスアンプ３１に接続されている。選択トランジスタＳＴ０ 〜ＳＴｋ は、それぞれのゲートが、複数のカラム線ＣＯＬ０ 〜ＣＯＬｍ のうちの対応する１つのカラム線に接続されている。
【００４２】
上記センスアンプ３１は、たとえば、本体セルＭＣのセル電流Ｉｃｅｌｌと３つのリファレンス電流Ｉｒｅｆ０，Ｉｒｅｆ１，Ｉｒｅｆ２とをそれぞれ比較するための３つの差動増幅器（第１，第２，第３のセンスアンプ）３１−１，３１−２，３１−３を有している。このセンスアンプ３１は、上記各差動増幅器３１−１，３１−２，３１−３の出力Ｄ０ ，Ｄ１ ，Ｄ２ の論理演算によって、セルデータに対応する信号（２ビット）を発生する。
【００４３】
本実施形態の場合、本体セルＭＣのセル電流Ｉｃｅｌｌは、差動増幅器３１−１，３１−２，３１−３の各反転入力端に供給される。上記差動増幅器３１−１，３１−２，３１−３の各反転入力端へのセル電流Ｉｃｅｌｌの供給は、ｐ型ＭＯＳトランジスタ３１ａ、および、ｎ型ＭＯＳトランジスタからなるバイアストランジスタ３１ｂを介して行われる。すなわち、差動増幅器３１−１，３１−２，３１−３の各反転入力端は、ｐ型ＭＯＳトランジスタ３１ａのゲートおよびドレイン領域に共通に接続されている。このｐ型ＭＯＳトランジスタ３１ａのソース領域には、電源Ｖｃｃが接続されている。また、ｐ型ＭＯＳトランジスタ３１ａのドレイン領域は、バイアストランジスタ３１ｂのドレイン領域に接続されている。このバイアストランジスタ３１ｂのゲートには、バイアス電源線ＢＩＡＳが接続されている。そして、このバイアストランジスタ３１ｂのソース領域に、上記セルアレイ２１内の各ビット線ＢＬ０ 〜ＢＬｋ につながる、上記選択トランジスタＳＴ０ 〜ＳＴｋ の各ドレイン領域が共通に接続されている。
【００４４】
一方、上記リファレンス電流Ｉｒｅｆ０，Ｉｒｅｆ１，Ｉｒｅｆ２は、ｐ型ＭＯＳトランジスタ３１−１ａ ，３１−２ａ ，３１−３ａ 、および、ｎ型ＭＯＳトランジスタからなるバイアストランジスタ３１−１ｂ ，３１−２ｂ ，３１−３ｂ を介して、上記差動増幅器３１−１，３１−２，３１−３のそれぞれの非反転入力端に供給される。すなわち、差動増幅器３１−１の非反転入力端は、ｐ型ＭＯＳトランジスタ３１−１ａ のゲートおよびドレイン領域に接続されている。このｐ型ＭＯＳトランジスタ３１−１ａ のソース領域には、電源Ｖｃｃが接続されている。また、ｐ型ＭＯＳトランジスタ３１−１ａ のドレイン領域は、バイアストランジスタ３１−１ｂ のドレイン領域に接続されている。このバイアストランジスタ３１−１ｂ のゲートには、バイアス電源線ＢＩＡＳが接続されている。同様に、差動増幅器３１−２の非反転入力端は、ｐ型ＭＯＳトランジスタ３１−２ａ のゲートおよびドレイン領域に接続されている。このｐ型ＭＯＳトランジスタ３１−２ａ のソース領域には、電源Ｖｃｃが接続されている。また、ｐ型ＭＯＳトランジスタ３１−２ａ のドレイン領域は、バイアストランジスタ３１−２ｂ のドレイン領域に接続されている。このバイアストランジスタ３１−２ｂ のゲートには、バイアス電源線ＢＩＡＳが接続されている。同様に、差動増幅器３１−３の非反転入力端は、ｐ型ＭＯＳトランジスタ３１−３ａ のゲートおよびドレイン領域に接続されている。このｐ型ＭＯＳトランジスタ３１−３ａ のソース領域には、電源Ｖｃｃが接続されている。また、ｐ型ＭＯＳトランジスタ３１−３ａ のドレイン領域は、バイアストランジスタ３１−３ｂ のドレイン領域に接続されている。このバイアストランジスタ３１−３ｂ のゲートには、バイアス電源線ＢＩＡＳが接続されている。
【００４５】
これらバイアストランジスタ３１−１ｂ ，３１−２ｂ ，３１−３ｂ の各ソース領域には、上記リファレンス電流Ｉｒｅｆ０，Ｉｒｅｆ１，Ｉｒｅｆ２が供給される。つまり、バイアストランジスタ３１−１ｂ ，３１−２ｂ ，３１−３ｂ に、リファレンス電流Ｉｒｅｆ０，Ｉｒｅｆ１，Ｉｒｅｆ２を発生させるための基準電流発生回路４１が接続されている。
【００４６】
基準電流発生回路４１は、リファレンス電流Ｉｒｅｆ０，Ｉｒｅｆ１，Ｉｒｅｆ２をそれぞれ発生させるための発生回路４１ａ，４１ｂ，４１ｃを備えて構成されている。発生回路４１ａ，４１ｂ，４１ｃのそれぞれは、リファレンスカラムトランジスタ４１ａ−１，４１ｂ−１，４１ｃ−１、リファレンストランジスタＱＮＲ０，ＱＮＲ１，ＱＮＲ２、および、電圧発生回路４１ａ−３，４１ｂ−３，４１ｃ−３を有している。上記リファレンスカラムトランジスタ４１ａ−１，４１ｂ−１，４１ｃ−１は、それぞれｎ型ＭＯＳトランジスタからなる。上記リファレンスカラムトランジスタ４１ａ−１，４１ｂ−１，４１ｃ−１の各ドレイン領域が、上記センスアンプ３１内のバイアストランジスタ３１−１ｂ ，３１−２ｂ ，３１−３ｂ の各ソース領域に接続されている。リファレンスカラムトランジスタ４１ａ−１，４１ｂ−１，４１ｃ−１の各ゲートには、リファレンスカラム線ＲＣＯＬが接続されている。上記リファレンストランジスタＱＮＲ０，ＱＮＲ１，ＱＮＲ２は、それぞれｎ型ＭＯＳトランジスタからなる。上記リファレンストランジスタＱＮＲ０，ＱＮＲ１，ＱＮＲ２の各ドレイン領域が、上記リファレンスカラムランジスタ４１ａ−１，４１ｂ−１，４１ｃ−１の各ソース領域に接続されている。リファレンストランジスタＱＮＲ０，ＱＮＲ１，ＱＮＲ２の各ゲート（リファレンスワード線ＲＷＬ０，ＲＷＬ１，ＲＷＬ２）には、上記電圧発生回路４１ａ−３，４１ｂ−３，４１ｃ−３が接続されている。リファレンストランジスタＱＮＲ０，ＱＮＲ１，ＱＮＲ２の各ソース領域は、接地電位に接続されている。上記電圧発生回路４１ａ−３，４１ｂ−３，４１ｃ−３は、それぞれ、リファレンストランジスタＱＮＲ０，ＱＮＲ１，ＱＮＲ２の各ゲートに印加される電圧を発生するものである。
【００４７】
図４は、上記電圧発生回路４１ａ−３，４１ｂ−３，４１ｃ−３の構成例を示すものである。ここでは、同図（ａ）〜（ｃ）にそれぞれ示すように、電圧発生回路４１ａ−３，４１ｂ−３，４１ｃ−３の構成は同一とし、各リファレンスセルＲＣ０，ＲＣ１，ＲＣ２のしきい値電圧Ｖｔ０，Ｖｔ１，Ｖｔ２のみが異なるように構成した場合について説明する。
【００４８】
図４（ａ）〜図４（ｃ）において、ＷＳ０，ＷＳ１，ＷＳ２は、電流非変換ｐ型ＭＯＳトランジスタＰＱａ０，ＰＱａ１，ＰＱａ２のトランスコンダクタンスである。ＷＶ０，ＷＶ１，ＷＶ２は、ベリファイ（ＶＦＹＢ＝Ｌ）時電流変換ｐ型ＭＯＳトランジスタＰＱｂ０，ＰＱｂ１，ＰＱｂ２のトランスコンダクタンスである。ＷＲ０，ＷＲ１，ＷＲ２は、読み出し（ＲＤＢ＝Ｌ）時電流変換ｐ型ＭＯＳトランジスタＰＱｃ０，ＰＱｃ１，ＰＱｃ２のトランスコンダクタンスである。ＷＳ０，ＷＳ１，ＷＳ２は、上記ｐ型ＭＯＳトランジスタＰＱａ０，ＰＱａ１，ＰＱａ２の各ソース電極に与えられる。このｐ型ＭＯＳトランジスタＰＱａ０，ＰＱａ１，ＰＱａ２のゲートおよびドレイン領域には、それぞれ、ｎ型ＭＯＳトランジスタからなるバイアストランジスタＮＱａを介して、リファレンスセルＲＣ０，ＲＣ１，ＲＣ２のドレイン領域が接続されている。リファレンスセルＲＣ０，ＲＣ１，ＲＣ２のコントロールゲートには、それぞれ、読み出し電圧に等しいゲート電圧Ｖｒｅａｄが与えられる。リファレンスセルＲＣ０，ＲＣ１，ＲＣ２の各ソース領域は、接地電位にそれぞれ接続されている。
【００４９】
本実施形態の場合、リファレンスセル（第１のリファレンスセル）ＲＣ０のしきい値電圧はＶｔ０であり、リファレンスセル（第２のリファレンスセル）ＲＣ１のしきい値電圧はＶｔ１（Ｖｔ１＞Ｖｔ０）であり、リファレンスセル（第３のリファレンスセル）ＲＣ２のしきい値電圧はＶｔ２（Ｖｔ２＞Ｖｔ１＞Ｖｔ０）となっている。また、上記ｐ型ＭＯＳトランジスタＰＱａ０，ＰＱａ１，ＰＱａ２のゲートおよびドレイン領域には、それぞれ、ｐ型ＭＯＳトランジスタＰＱｂ０，ＰＱｂ１，ＰＱｂ２，ＰＱｃ０，ＰＱｃ１，ＰＱｃ２の各ゲートが接続されている。ｐ型ＭＯＳトランジスタＰＱｂ０，ＰＱｂ１，ＰＱｂ２は、各ソース領域にＷＶ０，ＷＶ１，ＷＶ２が供給される。ｐ型ＭＯＳトランジスタＰＱｂ０，ＰＱｂ１，ＰＱｂ２の各ドレイン領域は、ｐ型ＭＯＳトランジスタＰＱｄの各ソース領域に接続されている。ｐ型ＭＯＳトランジスタＰＱｄの各ゲートは、ベリファイ信号線ＶＦＹＢに接続されている。ｐ型ＭＯＳトランジスタＰＱｃ０，ＰＱｃ１，ＰＱｃ２は、各ソース領域にＷＲ０，ＷＲ１，ＷＲ２が供給される。ｐ型ＭＯＳトランジスタＰＱｃ０，ＰＱｃ１，ＰＱｃ２の各ドレイン領域は、ｐ型ＭＯＳトランジスタＰＱｅのソース領域に接続されている。ｐ型ＭＯＳトランジスタＰＱｅの各ゲートは、読み出し信号線ＲＤＢに接続されている。ｐ型ＭＯＳトランジスタＰＱｄ，ＰＱｅの各ドレイン領域は共通に接続されている。また、ｐ型ＭＯＳトランジスタＰＱｄ，ＰＱｅの各ドレイン領域は、ｎ型ＭＯＳトランジスタからなるバイアストランジスタＮＱｂのドレイン領域、および、ｎ型ＭＯＳトランジスタＮＱｃのゲートに、それぞれ接続されている。バイアストランジスタＮＱｂの各ソース領域は、ｎ型ＭＯＳトランジスタＮＱｃの各ドレイン領域に接続されている。ｎ型ＭＯＳトランジスタＮＱｃの各ソース領域は接地電位に接続され、各ゲートは上記リファレンストランジスタＱＮＲ０，ＱＮＲ１，ＱＮＲ２の各ゲートに接続されている。
【００５０】
このような構成により、電圧発生回路４１ａ−３，４１ｂ−３，４１ｃ−３からは、データの読み出し時およびベリファイ時に、リファレンスセルＲＣ０，ＲＣ１，ＲＣ２のしきい値電圧Ｖｔ０，Ｖｔ１，Ｖｔ２に応じた出力がそれぞれ生成される。電圧発生回路４１ａ−３，４１ｂ−３，４１ｃ−３からの出力は、各リファレンストランジスタＱＮＲ０，ＱＮＲ１，ＱＮＲ２にリファレンス電流Ｉｒｅｆ０，Ｉｒｅｆ１，Ｉｒｅｆ２を流すためのもので、リファレンストランジスタＱＮＲ０，ＱＮＲ１，ＱＮＲ２の各ゲート（リファレンスワード線ＲＷＬ０，ＲＷＬ１，ＲＷＬ２）に与えられる。すなわち、データの読み出し時におけるリファレンス電流Ｉｒｅｆ０，Ｉｒｅｆ１，Ｉｒｅｆ２は、ｐ型ＭＯＳトランジスタＰＱｅがオン、ｐ型ＭＯＳトランジスタＰＱｄがオフとなって、ＷＳ０，ＷＳ１，ＷＳ２とＷＲ０，ＷＲ１，ＷＲ２との比に応じてセル電流Ｉｒｅｆｃｅｌｌ０，Ｉｒｅｆｃｅｌｌ１，Ｉｒｅｆｃｅｌｌ２が増幅されることにより生成される。ベリファイ時におけるリファレンス電流Ｉｒｅｆ０，Ｉｒｅｆ１，Ｉｒｅｆ２は、ｐ型ＭＯＳトランジスタＰＱｄがオン、ｐ型ＭＯＳトランジスタＰＱｅがオフとなって、ＷＳ０，ＷＳ１，ＷＳ２とＷＶ０，ＷＶ１，ＷＶ２との比に応じてセル電流Ｉｒｅｆｃｅｌｌ０，Ｉｒｅｆｃｅｌｌ１，Ｉｒｅｆｃｅｌｌ２が増幅されることにより生成される。
【００５１】
ここで、リファレンスセルＲＣ＿ｉのしきい値電圧をＶｔ＿ｉ、ゲート電圧Ｖｒ印加時のセル電流をＩｒｅｆｃｅｌｌ＿ｉ、ＷＳ＿ｉ：ＷＲ＿ｉ＝１：ａ＿ｉ、ＷＳ＿ｉ：ＷＶ＿ｉ＝１：ｂ＿ｉとする。すると、
【００５２】
本実施形態の場合、基準電流発生回路４１は、少なくともリファレンスセルＲＣ０と、このリファレンスセルＲＣ０に流れるセル電流Ｉｒｅｆｃｅｌｌ０を増幅する電圧発生回路４１ａ−３とを含んで構成されている。また、この基準電流発生回路４１は、少なくとも上記リファレンスセルＲＣ０のしきい値電圧Ｖｔ０よりも高いしきい値電圧Ｖｔ１とされたリファレンスセルＲＣ１と、このリファレンスセルＲＣ１に流れるセル電流Ｉｒｅｆｃｅｌｌ１を増幅する電圧発生回路４１ｂ−３とを含んで構成されている。さらに、この基準電流発生回路４１は、少なくとも上記リファレンスセルＲＣ０，ＲＣ１のしきい値電圧Ｖｔ０，Ｖｔ１よりも高いしきい値電圧Ｖｔ２とされたリファレンスセルＲＣ２と、このリファレンスセルＲＣ２に流れるセル電流Ｉｒｅｆｃｅｌｌ２を増幅する電圧発生回路４１ｃ−３とを含んで構成されている。そして、電圧発生回路４１ａ−３における、データ読み出し時の電流の増幅率（ａ＿ｉ）に対する書き込みベリファイ時の電流の増幅率（ｂ＿ｉ）の比である第１の電流増幅比は「１」よりも大きくなるように設定されている。また、電圧発生回路４１ｂ−３における、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第２の電流増幅比は「１」よりも大きくなるように設定されている。また、電圧発生回路４１ｃ−３における、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第３の電流増幅比は「１」よりも大きくなるように設定されている。
【００５３】
図６は、リファレンス電流Ｉｒｅｆに対するセル分布の一例を示すものである。ただし、ｖはベリファイ時を、ｒは読み出し時を示している。本実施形態の場合、状態“０”に対応するセル分布の下限はリファレンス電流Ｉｒｅｆ０ｖによって補償される。同様に、状態“１”に対応するセル分布の下限はリファレンス電流Ｉｒｅｆ１ｖによって補償される。同様に、状態“２”に対応するセル分布の下限はリファレンス電流Ｉｒｅｆ２ｖによって補償される。そして、リファレンス電流Ｉｒｅｆ０ｒは、状態“０”に対応するセル分布と状態“１”に対応するセル分布との間に位置する。また、リファレンス電流Ｉｒｅｆ１ｒは、状態“１”に対応するセル分布と状態“２”に対応するセル分布との間に位置する。さらに、リファレンス電流Ｉｒｅｆ２ｒは、状態“２”に対応するセル分布と状態“３”に対応するセル分布との間に位置する。
【００５４】
図７は、各動作モードでのリファレンス電流Ｉｒｅｆおよび本体セルＭＣのゲート電圧Ｖｇ−ｈｏｎｔａｉとリファレンスセルＲＣのゲート電圧Ｖｇ−ｒｅｆとを対比して示すものである。なお、過消去ベリファイＯＥＶ時とデータの書き込み状態“２”を規定するための書き込みベリファイ（ＰＶ３）時とにおけるリファレンス電流Ｉｒｅｆは、Ｉｒｅｆ２ｒまたはＩｒｅｆ２ｖを用いればよいことを示している。
【００５５】
本実施形態の場合、たとえば、データの読み出し時（Ｒｅａｄモード）において、リファレンス電流ＩｒｅｆはＩｒｅｆ０ｒ，Ｉｒｅｆ１ｒ，Ｉｒｅｆ２ｒ、本体セルＭＣのゲート電圧Ｖｇ−ｈｏｎｔａｉおよびリファレンスセルＲＣのゲート電圧Ｖｇ−ｒｅｆはそれぞれＶｒ（＝５．５Ｖ）となっている。また、たとえば消去ベリファイ時（ＥＶモード）において、リファレンス電流ＩｒｅｆはＩｒｅｆ０ｖ、本体セルＭＣのゲート電圧Ｖｇ−ｈｏｎｔａｉおよびリファレンスセルＲＣのゲート電圧Ｖｇ−ｒｅｆはそれぞれＶｒとなっている。また、たとえば過消去ベリファイ時（ＯＥＶモード）において、リファレンス電流ＩｒｅｆはＩｒｅｆ２ｒ（または、Ｉｒｅｆ２ｖ）、本体セルＭＣのゲート電圧Ｖｇ−ｈｏｎｔａｉはＶｓｗ１（＝２Ｖ）、リファレンスセルＲＣのゲート電圧Ｖｇ−ｒｅｆはＶｒとなっている。また、たとえばデータの書き込み状態“０”を規定するための書き込みベリファイ時（ＰＶ１モード）において、リファレンス電流ＩｒｅｆはＩｒｅｆ１ｖ、本体セルＭＣのゲート電圧Ｖｇ−ｈｏｎｔａｉおよびリファレンスセルＲＣのゲート電圧Ｖｇ−ｒｅｆはそれぞれＶｒとなっている。また、たとえばデータの書き込み状態“１”を規定するための書き込みベリファイ時（ＰＶ２モード）において、リファレンス電流ＩｒｅｆはＩｒｅｆ２ｖ、本体セルＭＣのゲート電圧Ｖｇ−ｈｏｎｔａｉおよびリファレンスセルＲＣのゲート電圧Ｖｇ−ｒｅｆはそれぞれＶｒとなっている。さらに、たとえばデータの書き込み状態“２”を規定するための書き込みベリファイ時（ＰＶ３モード）において、リファレンス電流ＩｒｅｆはＩｒｅｆ２ｒ（または、Ｉｒｅｆ２ｖ）、本体セルＭＣのゲート電圧Ｖｇ−ｈｏｎｔａｉはＶｓｗ２（＝６．５Ｖ）、リファレンスセルＲＣのゲート電圧Ｖｇ−ｒｅｆはＶｒとなっている。
【００５６】
簡単のため、ａ＿ｉはすべて「１」を用いるのが望ましい。その他の値でももちろん可能である。ａ＿ｉがすべて「１」で、Ｉｒｅｆ＿ｉ＿ｖ−Ｉｒｅｆ＿ｉ＿ｒ＝Ｉ０としたい場合には、図６の特性図をもとに、
（ｂ＿ｉ−１）ｇｍ（Ｖｒ−Ｖｔ＿ｉ）＝Ｉ０
すなわち、
ｂ＿ｉ＝１＋Ｉ０／ｇｍ／（Ｖｒ−Ｖｔ＿ｉ）…（２）
と設定すれば、各分布のベリファイマージンを一定にできる。ただし、ｇｍはセル電流Ｉｒｅｆｃｅｌｌ＿ｉのトランスコンダクタンスである。
【００５７】
また、リファレンスセルＲＣ＿ｉのしきい値電圧Ｖｔ＿ｉを、それぞれ、書き込み時と消去時とで調整すれば、上記式（２）により、ベリファイマージンを保証することができる。
【００５８】
上記したように、読み出し時のリファレンス電流Ｉｒｅｆ＿ｒとベリファイ時のリファレンス電流Ｉｒｅｆ＿ｖとを、同じリファレンスセルＲＣ＿ｉからレベルに応じた変換率（電流比）にもとづいて発生させるようにしている。これにより、ベリファイマージンを安定に保証できる。また、異なる分布のセルのベリファイマージンは、上記変換率をリファレンスセルＲＣ＿ｉごとに設定するようにしている。このため、どの分布のセルに対しても一定のベリファイマージンを保証できる。
【００５９】
特に、１つのリファレンスセルによって２つのリファレンス電流を発生できるようになる。その結果、リファレンスセルの個数の削減が可能となり、メモリの小型化にとっても有用である。
【００６０】
なお、上述した実施形態においては、基準電流発生回路におけるリファレンスセルを３つとした場合（図４参照）について説明した。これに限らず、たとえば２つのリファレンスセルにより構成することも可能である。すなわち、図８は、四値フラッシュメモリにおいて、リファレンスセルを２つとした場合の電圧発生回路の構成例を示すものである。ここでは、リファレンストランジスタＱＮＲ２のゲート（ＲＷＬ２）に印加される電圧を発生させるための電圧発生回路の、リファレンスセルを省略するようにした場合について説明する。
【００６１】
この例において、たとえば電圧発生回路４１ｃ−３’は、電圧発生回路４１ｂ−３のバイアス電圧ＰＢＩＡＳをもとに、リファレンス電流Ｉｒｅｆ２を発生させるように構成されている。こうして、リファレンスセルＲＣ＿ｉの数を減らし、回路の構成を簡略化している。
【００６２】
この例の場合、Ｖｔ０＜Ｖｔ１のとき、ｂ０／ａ０＜ｂ１／ａ１＜ｂ２／ａ２，ｂ１＞ｂ２，ａ１＞ａ２を満たすようなパラメータ設定がなされる。すなわち、電圧発生回路４１ａ−３における、データ読み出し時の電流の増幅率（ａ＿ｉ）に対する書き込みベリファイ時の電流の増幅率（ｂ＿ｉ）の比である第１の電流増幅比は「１」よりも大きくなるように設定されている。また、電圧発生回路４１ｂ−３，４１ｃ−３’における、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第２の電流増幅比は「１」よりも大きく、しかも、第１の電流増幅比が第２の電流増幅比よりも小さくなるように設定されている。
【００６３】
なお、上記した構成におけるＶｇ−Ｉｃｅｌｌ特性を図９に示している。また、図１０は、上記のような構成において、各動作モードでのリファレンス電流Ｉｒｅｆおよびゲート電圧Ｖｇ−ｈｏｎｔａｉ，Ｖｇ−ｒｅｆを対比して示すものである。
【００６４】
（第２の実施形態）
図１１は、本発明の第２の実施形態にしたがった、四値フラッシュメモリにおける構成の要部（センスアンプおよび基準電流発生回路の詳細）を示すものである。ここでは、２つの差動増幅器を有して、センスアンプを構成するようにした場合について説明する。
【００６５】
図１１に示すように、センスアンプ３１’は、２つの差動増幅器３１−１，３１−２、ラッチ（Ｌａｔｃｈ）回路５１ａ、インバータ回路５１ｂ、および、２つのアンド回路５１ｃ，５１ｄを含んでいる。上記差動増幅器３１−１，３１−２の各反転入力端には、それぞれ、抵抗素子Ｒｒａを介して電源Ｖｃｃが接続されるとともに、本体セルＭＣのセル電流Ｉｃｅｌｌが供給されるようになっている。上記差動増幅器３１−１の非反転入力端には基準電流発生回路４１’が接続されて、発生回路（Ｉｒｅｆ変換回路）４１ｂ’からのリファレンス電流Ｉｒｅｆ１が供給されるようになっている。上記差動増幅器３１−２の非反転入力端には基準電流発生回路４１’が接続されて、発生回路（Ｉｒｅｆ変換回路）４１ａ’からのリファレンス電流Ｉｒｅｆ０、または、発生回路（Ｉｒｅｆ変換回路）４１ｃ’からのリファレンス電流Ｉｒｅｆ２が供給されるようになっている。
【００６６】
ラッチ回路５１ａは、上記差動増幅器３１−１の出力Ｄ０ をラッチするもので、そのラッチ信号を上記インバータ回路５１ｂおよび上記アンド回路５１ｃに出力するようになっている。アンド回路５１ｃは、上記ラッチ信号と制御信号２ｎｄｃｏｌとから、リファレンス選択信号ＲＣＯＬ０ を生成するものである。このリファレンス選択信号ＲＣＯＬ０ は、上記発生回路４１ａ’のリファレンスカラムトランジスタ４１ａ−１のゲートに供給されるようになっている。アンド回路５１ｄは、上記ラッチ回路５１ａから出力され、上記インバータ回路５１ｂによって反転された、上記ラッチ信号の反転信号と制御信号２ｎｄｃｏｌとから、リファレンス選択信号ＲＣＯＬ２ を生成するものである。このリファレンス選択信号ＲＣＯＬ２ は、上記発生回路４１ｃ’のリファレンスカラムトランジスタ４１ｃ−１のゲートに供給されるようになっている。
【００６７】
本実施形態の場合、上記各発生回路４１ａ’，４１ｂ’，４１ｃ’はほぼ同一の構成とされ、それぞれ、リファレンスセルＲＣ０，ＲＣ１，ＲＣ２のしきい値電圧Ｖｔ０，Ｖｔ１，Ｖｔ２のみが異なるように構成された上記電圧発生回路４１ａ−３，４１ｂ−３，４１ｃ−３（たとえば、図４参照）、および、電源Ｖｃｃに接続された抵抗素子Ｒｒｂを含んでいる。
【００６８】
リファレンス選択信号ＲＣＯＬ０ ，ＲＣＯＬ１ ，ＲＣＯＬ２ のうち、リファレンス選択信号ＲＣＯＬ１ は常に活性状態（Ｈｉｇｈレベル）となる。このリファレンス選択信号ＲＣＯＬ１ は、上記発生回路４１ｂ’のリファレンスカラムトランジスタ４１ｂ−１のゲートに供給されるようになっている。リファレンス選択信号ＲＣＯＬ０ ，ＲＣＯＬ２ は、上記差動増幅器３１−１の出力Ｄ０ の論理に応じていずれか一方が活性状態となる。なお、上記差動増幅器３１−１の出力Ｄ０ は、４つのしきい値電圧レベルの上二つまたは下二つのどちらかを示す。また、上記差動増幅器３１−２の出力Ｄ１ は、上二つの電圧レベルの高／低または下二つの電圧レベルの高／低を示す。
【００６９】
このような構成によれば、差動増幅器の個数を減らすことができるので、第１の実施形態の場合よりも回路面積の削減が可能である。しかも、差動増幅器３１−１の出力Ｄ０ と差動増幅器３１−２の出力Ｄ１ とを異なるアドレスの別のＩ／Ｏ端子に割り付け、出力Ｄ０ ，出力Ｄ１ の順に出力させるようにする。このような仕様とすることによって、アクセス時間が大きく遅れるのを抑えることが可能である。
【００７０】
図１２は、図１１に示した構成における動作波形を示すものである。なお、図１２（ａ）はデータ“１１（実線）”，“１０（破線）”のときの動作波形図であり、図１２（ｂ）はデータ“０１（実線）”，“００（破線）”のときの動作波形図である。
【００７１】
図１２（ａ）に示すように、たとえば時刻Ｔ０において、選択されたワード線ＷＬおよびリファレンスワード線ＲＷＬの電位とリファレンス選択信号ＲＣＯＬ１ とがハイ（Ｈｉｇｈ）レベルになる。すると、差動増幅器３１−１により、選択された本体セル（以下、選択セル）ＭＣのセル電流Ｉｃｅｌｌが、発生回路４１ｂ’からのリファレンス電流Ｉｒｅｆ１と比較される。選択セルＭＣのセル電流Ｉｃｅｌｌが上記リファレンス電流Ｉｒｅｆ１よりも大きい場合、差動増幅器３１−１の出力Ｄ０ がハイレベルになる（時刻Ｔ１）。これにより、制御信号２ｎｄｃｏｌに同期して、アンド回路５１ｃの出力（ＲＣＯＬ０ ）がハイレベルになる（時刻Ｔ２）。
【００７２】
これに対し、図１２（ｂ）に示すように、たとえば選択セルＭＣのセル電流Ｉｃｅｌｌが上記リファレンス電流Ｉｒｅｆ１よりも小さい場合、差動増幅器３１−２の出力Ｄ１ がロウ（Ｌｏｗ）レベルになる（時刻Ｔ１）。これにより、制御信号２ｎｄｃｏｌに同期して、アンド回路５１ｄの出力（ＲＣＯＬ２ ）がハイレベルになる（時刻Ｔ２）。
【００７３】
この例の場合、差動増幅器３１−１の出力Ｄ０ および差動増幅器３１−２の出力Ｄ１ は、それぞれの大小関係に応じて、４つの状態、つまり、“００”，“０１”，“１０”，“１１”のいずれかになる。すなわち、差動増幅器３１−１の出力Ｄ０ は、たとえば、出力Ｄ０ が決まった時点で、センスアンプ３１’の外部に出力される。一方、選択セルＭＣのセル電流Ｉｃｅｌｌは、差動増幅器３１−２により、リファレンス電流Ｉｒｅｆ０またはリファレンス電流Ｉｒｅｆ２と比較される。この差動増幅器３１−２の出力Ｄ１ は、たとえば、出力Ｄ１ が決まった時点で、出力Ｄ０ に引き続いて外部に出力される。このようにして、４つのレベルを有する、四値フラッシュメモリのデータ読み出しが行われる。
【００７４】
書き込みデータが“００”の場合の書き込みベリファイ動作は、本体セルＭＣのセル電流Ｉｃｅｌｌを、リファレンス電流Ｉｒｅｆ２を増幅した電流と比較する。そして、セル電流Ｉｃｅｌｌがリファレンス電流Ｉｒｅｆ２よりも小さくなった時点で、追加の書き込みデータを“１１”に変える。書き込みデータが“０１”の場合の書き込みベリファイ動作は、本体セルＭＣのセル電流Ｉｃｅｌｌを、リファレンス電流Ｉｒｅｆ１を増幅した電流と比較する。そして、セル電流Ｉｃｅｌｌがリファレンス電流Ｉｒｅｆ１よりも小さくなった時点で、追加の書き込みデータを“１１”に変える。書き込みデータが“１０”の場合の書き込みベリファイ動作は、本体セルＭＣのセル電流Ｉｃｅｌｌを、リファレンス電流Ｉｒｅｆ０を増幅した電流と比較する。そして、セル電流Ｉｃｅｌｌがリファレンス電流Ｉｒｅｆ０よりも小さくなった時点で、追加の書き込みデータを“１１”に変える。
【００７５】
このようにして、データ読み出し時の電流および書き込みベリファイ時の電流の増幅率を変えることにより、ベリファイマージンの確保が可能となる。
【００７６】
図１３は、図１１に示した基準電流発生回路（Ｉｒｅｆ変換回路）の他の構成例を示すものである。ここでは、図１１に示した発生回路４１ｂ’を例に、消去ベリファイ動作のための消去ベリファイ用制御回路を付加するようにした場合について説明する。
【００７７】
発生回路４１ｂ’’において、消去ベリファイ用制御回路６１は、消去ベリファイ時のリファレンス電流を通常のデータ読み出し時のリファレンス電流よりも低減させるためのもので、３つのｎ型ＭＯＳトランジスタＮＱ１，ＮＱ２，ＮＱ３を有している。すなわち、ｎ型ＭＯＳトランジスタＮＱ１のドレイン領域は、ｐ型ＭＯＳトランジスタＰＱｄのドレイン領域、ｐ型ＭＯＳトランジスタＰＱｅのドレイン領域、バイアストランジスタＮＱｂのドレイン領域、ｎ型ＭＯＳトランジスタＮＱｃのゲート、および、ｎ型ＭＯＳトランジスタＮＱ１のゲートに接続されている。ｎ型ＭＯＳトランジスタＮＱ１のゲートにはバイアス電源線ＢＩＡＳが接続され、ソース領域にはｎ型ＭＯＳトランジスタＮＱ２のドレイン領域が接続されている。ｎ型ＭＯＳトランジスタＮＱ２のゲートにはＥＶモード信号線が接続され、ソース領域にはｎ型ＭＯＳトランジスタＮＱ３のドレイン領域が接続されている。ｎ型ＭＯＳトランジスタＮＱ３のソース領域は接地電位に接続されている。
【００７８】
この例の場合、リファレンス電流の大きさが、消去ベリファイ（ＥＶ＝Ｈｉｇｈ，ＲＤＢ＝Ｌｏｗ）時に最小値となり、書き込みベリファイ時に最大値となり、データ読み出し時にそれらの中間値となるように、各トランジスタのサイズが設定されている。このような構成によれば、消去ベリファイ時のリファレンス電流を減らすことが可能となる。発生回路における電流変換比は、ベリファイマージンに対する重要なパラメータである。したがって、すべてのトランジスタを同一サイズとし、その個数によって、つまり、ゲート長やゲート幅が同一とされたトランジスタの個数によって、電流変換比を調整できるようにするのが望ましい。
【００７９】
（第３の実施形態）
図１４は、本発明の第３の実施形態にしたがった、四値フラッシュメモリにおける構成の要部（センスアンプおよび基準電流発生回路の詳細）を示すものである。ここでは、１つの差動増幅器を有して、センスアンプを構成するようにした場合について説明する。
【００８０】
図１４に示すように、センスアンプ３１’’は、差動増幅器３１−１、ラッチ回路５１ａ，５１ｅ、インバータ回路５１ｂ、および、２つのアンド回路５１ｃ，５１ｄを含んでいる。上記差動増幅器３１−１の反転入力端には、抵抗素子Ｒｒａを介して電源Ｖｃｃが接続されるとともに、本体セルＭＣのセル電流Ｉｃｅｌｌが供給されるようになっている。上記差動増幅器３１−１の非反転入力端には基準電流発生回路４１’’が接続されて、発生回路（Ｉｒｅｆ変換回路）４１ｂ’，４１ａ’，４１ｃ’からのリファレンス電流Ｉｒｅｆ１，Ｉｒｅｆ０，Ｉｒｅｆ２のいずれか一つが供給されるようになっている。
【００８１】
ラッチ回路５１ａは、センスアンプ３１’’の出力Ｄｏｕｔとなる上記差動増幅器３１−１の出力を、ラッチ制御信号Ｌａｔ０ に応じてラッチするもので、そのラッチ信号を出力Ｄ０ として出力するようになっている。また、ラッチ回路５１ａのラッチ信号は、上記インバータ回路５１ｂおよび上記アンド回路５１ｃに出力されるようになっている。アンド回路５１ｃは、上記ラッチ回路５１ａからのラッチ信号と制御信号２ｎｄｃｏｌとから、リファレンス選択信号ＲＣＯＬ０ を生成するものである。このリファレンス選択信号ＲＣＯＬ０ は、上記発生回路４１ａ’のリファレンスカラムトランジスタ４１ａ−１のゲートに供給されるようになっている。アンド回路５１ｄは、上記ラッチ回路５１ａから出力され、上記インバータ回路５１ｂによって反転された、上記ラッチ信号の反転信号と制御信号２ｎｄｃｏｌとから、リファレンス選択信号ＲＣＯＬ２ を生成するものである。このリファレンス選択信号ＲＣＯＬ２ は、上記発生回路４１ｃ’のリファレンスカラムトランジスタ４１ｃ−１のゲートに供給されるようになっている。ラッチ回路５１ｅは、上記差動増幅器３１−１の出力（Ｄｏｕｔ）をラッチ制御信号Ｌａｔ１ に応じてラッチするもので、そのラッチ信号を出力Ｄ１ として出力するようになっている。
【００８２】
リファレンス選択信号ＲＣＯＬ０ ，ＲＣＯＬ１ ，ＲＣＯＬ２ のうち、リファレンス選択信号ＲＣＯＬ１ は常に活性状態（ハイレベル）となる。このリファレンス選択信号ＲＣＯＬ１ は、バッファ回路５２への制御信号１ｓｔｃｏｌの供給に応じて、上記発生回路４１ｂ’のリファレンスカラムトランジスタ４１ｂ−１のゲートに供給されるようになっている。リファレンス選択信号ＲＣＯＬ０ ，ＲＣＯＬ２ は、上記ラッチ回路５１ａの出力Ｄ０ の論理に応じていずれか一方が活性状態となる。なお、上記ラッチ回路５１ａの出力Ｄ０ は、４つのしきい値電圧レベルの上二つまたは下二つのどちらかを示す。また、上記ラッチ回路５１ｅの出力Ｄ１ は、上二つの電圧レベルの高／低または下二つの電圧レベルの高／低を示す。
【００８３】
このような構成によれば、差動増幅器の個数をさらに減らすことができるので、第２の実施形態の場合よりも回路面積の削減の効果が大きい。しかも、ラッチ回路５１ａの出力Ｄ０ とラッチ回路５１ｅの出力Ｄ１ とを異なるアドレスの別のＩ／Ｏ端子に割り付け、出力Ｄ０ ，出力Ｄ１ の順に出力させるようにする。このような仕様とすることによって、アクセス時間が大きく遅れるのを抑えることが可能である。
【００８４】
図１５は、図１４に示した構成における動作波形を示すものである。なお、図１５（ａ）はデータ“１１（実線）”，“１０（破線）”のときの動作波形図であり、図１５（ｂ）はデータ“０１（実線）”，“００（破線）”のときの動作波形図である。
【００８５】
図１５（ａ）に示すように、たとえば時刻Ｔ０において、選択されたワード線ＷＬおよびリファレンスワード線ＲＷＬの電位とリファレンス選択信号ＲＣＯＬ１ とがハイレベルになる。すると、差動増幅器３１−１により、選択された本体セル（以下、選択セル）ＭＣのセル電流Ｉｃｅｌｌが、発生回路４１ｂ’からのリファレンス電流Ｉｒｅｆ１と比較される。選択セルＭＣのセル電流Ｉｃｅｌｌが上記リファレンス電流Ｉｒｅｆ１よりも大きい場合、差動増幅器３１−１の出力がハイレベルになる。この差動増幅器３１−１の出力は、ラッチ制御信号Ｌａｔ０ の立ち下がりで、ラッチ回路５１ａにラッチされる（時刻Ｔ２の直前）。これにより、制御信号２ｎｄｃｏｌに同期して、アンド回路５１ｃの出力（ＲＣＯＬ０ ）がハイレベルになる。すると、差動増幅器３１−１の出力が、ラッチ制御信号Ｌａｔ１ の立ち下がりで、ラッチ回路５１ｅにラッチされる（時刻Ｔ３）。
【００８６】
これに対し、図１５（ｂ）に示すように、たとえば選択セルＭＣのセル電流Ｉｃｅｌｌが上記リファレンス電流Ｉｒｅｆ１よりも小さい場合、差動増幅器３１−１の出力がロウレベルになる。この差動増幅器３１−１の出力は、ラッチ制御信号Ｌａｔ０ の立ち下がりで、ラッチ回路５１ａにラッチされる（時刻Ｔ２の直前）。これにより、制御信号２ｎｄｃｏｌに同期して、アンド回路５１ｄの出力（ＲＣＯＬ２ ）がハイレベルになる。すると、差動増幅器３１−１の出力が、ラッチ制御信号Ｌａｔ１ の立ち下がりで、ラッチ回路５１ｅにラッチされる（時刻Ｔ３）。
【００８７】
このような構成とした場合においても、四値フラッシュメモリのデータ読み出し動作、書き込みベリファイ動作、および、消去ベリファイ動作を、上述した第２の実施形態の場合と同様に実施することができる。
【００８８】
なお、上記した各実施形態においては、いずれも四値フラッシュメモリに適用した場合について説明した。これに限らず、たとえば二値フラッシュメモリにも同様に適用できる。二値フラッシュメモリに適用した場合には、消去ベリファイ電圧Ｖｅｖを発生させるための回路が不要となる。その分だけ、二値フラッシュメモリの小型化が可能である。
【００８９】
その他、本発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも一つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも一つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【００９０】
【発明の効果】
以上、詳述したようにこの発明によれば、ベリファイマージンを安定に保証でき、読み出しマージンの減少を防止することが可能な不揮発性半導体メモリを提供できる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にしたがった四値フラッシュメモリの構成例を示すブロック図。
【図２】図１の四値フラッシュメモリにおいて、メモリセルの素子構造を模式的に示す断面図。
【図３】図１の四値フラッシュメモリにおける構成の要部（センスアンプおよび基準電流発生回路の詳細）を示す回路図。
【図４】図３の基準電流発生回路における電圧発生回路の構成例を示す回路図。
【図５】電圧発生回路を図４の構成とした場合を例に、四値フラッシュメモリのＶｇ−Ｉｃｅｌｌ特性を示す図。
【図６】図１の四値フラッシュメモリにおいて、リファレンス電流に対するセル分布の一例を示す図。
【図７】電圧発生回路を図４の構成とした場合を例に、各動作モードにおけるリファレンス電流とゲート電圧とを対比して示す図。
【図８】電圧発生回路の他の構成例を示す回路図。
【図９】電圧発生回路を図８の構成とした場合を例に、四値フラッシュメモリのＶｇ−Ｉｃｅｌｌ特性を示す図。
【図１０】電圧発生回路を図８の構成とした場合を例に、各動作モードにおけるリファレンス電流とゲート電圧とを対比して示す図。
【図１１】本発明の第２の実施形態にしたがった、四値フラッシュメモリにおける構成の要部（センスアンプおよび基準電流発生回路の詳細）を示す回路図。
【図１２】センスアンプおよび基準電流発生回路を図１１の構成とした場合の動作波形を示す図。
【図１３】図１１の基準電流発生回路の他の構成例を示す回路図。
【図１４】本発明の第３の実施形態にしたがった、四値フラッシュメモリにおける構成の要部（センスアンプおよび基準電流発生回路の詳細）を示す回路図。
【図１５】センスアンプおよび基準電流発生回路を図１４の構成とした場合の動作波形を示す図。
【図１６】従来技術とその問題点を説明するために、二値フラッシュメモリの構成の要部を示す回路図。
【図１７】図１６の二値フラッシュメモリにおけるＶｇ−Ｉｃｅｌｌ特性を示す図。
【図１８】図１６の二値フラッシュメモリにおいて、各動作モードにおけるゲート電圧を対比して示す図。
【図１９】図１６の二値フラッシュメモリにおいて、ゲート電圧に対するセル分布の一例を示す図。
【符号の説明】
１１…アドレスラッチ、１２…アドレスカウンタ、１３…アドレスバッファ、１４…ＩＯバッファ、１５…データラッチ、２１…メモリセルアレイ、２１ａ…Ｐ型半導体基板、２１ｂ…Ｎ型ウエル領域、２１ｃ…Ｐ型ウエル領域、２１ｄ…ソース領域、２１ｅ…ドレイン領域、２１ｆ…フローティングゲート、２１ｇ…コントロールゲート、２１ｈ，２１ｉ，２１ｊ…コンタクト領域、３１，３１’，３１’’…センスアンプ、３１−１，３１−２，３１−３…差動増幅器、３１−１ａ ，３１−２ａ ，３１−３ａ …ｐ型ＭＯＳトランジスタ、３１−１ｂ ，３１−２ｂ ，３１−３ｂ …バイアストランジスタ（ｎ型ＭＯＳトランジスタ）、３１ａ…ｐ型ＭＯＳトランジスタ、３１ｂ…バイアストランジスタ（ｎ型ＭＯＳトランジスタ）、３２…カラムゲート回路、３３…書き込み回路、３４…コマンドレジスタ、３５…コントローラ、３６…ロウデコーダ、３７…カラムデコーダ、３８…チャージポンプ回路、３９…レギュレータ回路、４１，４１’，４１’’…基準電流発生回路、４１ａ，４１ａ’，４１ｂ，４１ｂ’，４１ｂ’’，４１ｃ，４１ｃ’…発生回路、４１ａ−１，４１ｂ−１，４１ｃ−１…リファレンスカラムトランジスタ（ｎ型ＭＯＳトランジスタ）、４１ａ−３，４１ｂ−３，４１ｃ−３（４１ｃ−３’）…電圧発生回路、５１ａ，５１ｅ…ラッチ回路、５１ｂ…インバータ回路、５１ｃ，５１ｄ…アンド回路、５２…バッファ回路、６１…消去ベリファイ用制御回路、ＭＣ…メモリセル（本体セル）、ＷＬ，ＷＬ０ 〜ＷＬｎ …ワード線、ＢＬ０ 〜ＢＬｋ …ビット線、ＳＴ０ 〜ＳＴｋ …選択トランジスタ、ＣＯＬ０ 〜ＣＯＬｍ …カラム線、Ｉｃｅｌｌ…セル電流、Ｉｒｅｆ０，Ｉｒｅｆ１，Ｉｒｅｆ２…リファレンス電流、Ｖｃｃ…電源、ＢＩＡＳ…バイアス電源線、ＰＢＩＡＳ…バイアス電圧、ＱＮＲ０，ＱＮＲ１，ＱＮＲ２…リファレンストランジスタ（ｎ型ＭＯＳトランジスタ）、ＲＣＯＬ…リファレンスカラム線、ＲＣＯＬ０ ，ＲＣＯＬ１ ，ＲＣＯＬ２ …リファレンス選択信号、ＲＷＬ，ＲＷＬ０，ＲＷＬ１，ＲＷＬ２…リファレンスワード線、ＲＣ０，ＲＣ１，ＲＣ２…リファレンスセル、ＰＱａ０，ＰＱａ１，ＰＱａ２…電流非変換ｐ型ＭＯＳトランジスタ、ＰＱｂ０，ＰＱｂ１，ＰＱｂ２…ベリファイ時電流変換ｐ型ＭＯＳトランジスタ、ＰＱｃ０，ＰＱｃ１，ＰＱｃ２…読み出し時電流変換ｐ型ＭＯＳトランジスタ、Ｉｒｅｆｃｅｌｌ０，Ｉｒｅｆｃｅｌｌ１，Ｉｒｅｆｃｅｌｌ２…セル電流、ＮＱａ，ＮＱｂ…バイアストランジスタ（ｎ型ＭＯＳトランジスタ）、ＮＱｃ…ｎ型ＭＯＳトランジスタ、ＮＱ１，ＮＱ２，ＮＱ３…ｎ型ＭＯＳトランジスタ、ＰＱｄ，ＰＱｅ…ｐ型ＭＯＳトランジスタ、ＶＦＹＢ…ベリファイ信号線、ＲＤＢ…読み出し信号線、Ｒｒａ，Ｒｒｂ…抵抗素子、１ｓｔｃｏｌ，２ｎｄｃｏｌ…制御信号、Ｌａｔ０ ，Ｌａｔ１ …ラッチ制御信号。
Claims (21)
- ゲート、ドレインおよびソースを有し、しきい値電圧レベルに応じたデータを保持する複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルの各ゲートにそれぞれ接続された複数のワード線と、
前記複数の不揮発性メモリセルの各ドレインにそれぞれ接続された複数のビット線と、
前記複数の不揮発性メモリセルの各ソースにそれぞれ接続された複数のソース線と、
基準電流を発生する基準電流発生回路と、
前記基準電流と前記複数の不揮発性メモリセルの中から選択された複数の不揮発性メモリセルを流れる電流とを比較し、前記選択された複数の不揮発性メモリセルによってそれぞれ保持されたデータを読み出すセンスアンプと
を具備し、
前記基準電流発生回路は、少なくとも１つのリファレンスセルと、そのリファレンスセルに流れる電流を増幅する増幅回路とを含み、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比が１よりも大きいことを特徴とする不揮発性半導体メモリ。 - 前記少なくとも１つのリファレンスセルのゲート電圧は、前記データ読み出し時に、前記選択された不揮発性メモリセルにつながるワード線に印加される電圧に等しいことを特徴とする請求項１に記載の不揮発性半導体メモリ。
- 前記書き込みベリファイ時の書き込みベリファイ電圧は、前記データ読み出し時に、前記選択された不揮発性メモリセルにつながるワード線に印加される電圧に等しいことを特徴とする請求項１に記載の不揮発性半導体メモリ。
- ゲート、ドレインおよびソースを有し、しきい値電圧レベルに応じた三つ以上の多値レベルを保持する複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルの各ゲートにそれぞれ接続された複数のワード線と、
前記複数の不揮発性メモリセルの各ドレインにそれぞれ接続された複数のビット線と、
前記複数の不揮発性メモリセルの各ソースにそれぞれ接続された複数のソース線と、
少なくとも第１および第２の基準電流を発生する基準電流発生回路と、
前記第１の基準電流と前記複数の不揮発性メモリセルの中から選択された一つの不揮発性メモリセルを流れる電流とを比較し、前記選択された一つの不揮発性メモリセルに保持された多値レベルに応じた信号を読み出す第１のセンスアンプと、
前記第２の基準電流と前記複数の不揮発性メモリセルの中から選択された一つの不揮発性メモリセルを流れる電流とを比較し、前記選択された一つの不揮発性メモリセルに保持された多値レベルに応じた信号を読み出す第２のセンスアンプと
を具備し、
前記基準電流発生回路は、少なくとも第１のリファレンスセルと、この第１のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第２のリファレンスセル、および、前記第１のリファレンスセルに流れる電流を増幅する第１の増幅回路と、前記第２のリファレンスセルに流れる電流を増幅する第２の増幅回路とを含み、前記第１の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第１の電流増幅比が１よりも大きく、前記第２の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第２の電流増幅比が１よりも大きく、前記第１の電流増幅比が前記第２の電流増幅比よりも小さいことを特徴とする不揮発性半導体メモリ。 - 前記第１および第２のリファレンスセルの各ゲート電圧は、前記データ読み出し時に、前記選択された一つの不揮発性メモリセルにつながるワード線に印加される電圧に等しいことを特徴とする請求項４に記載の不揮発性半導体メモリ。
- 前記書き込みベリファイ時に、前記選択された一つの不揮発性メモリセルにつながるワード線に印加される電圧は、前記データ読み出し時に、前記選択された一つの不揮発性メモリセルにつながるワード線に印加される電圧に等しいことを特徴とする請求項４に記載の不揮発性半導体メモリ。
- 前記基準電流発生回路は、さらに、第３の基準電流を発生するための、前記第２のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第３のリファレンスセル、および、前記第３のリファレンスセルに流れる電流を増幅する第３の増幅回路を含むことを特徴とする請求項４に記載の不揮発性半導体メモリ。
- 前記第１の増幅回路は前記第１のリファレンスセルを含み、
第１の電流非変換ｐ型ＭＯＳトランジスタの第１のトランスコンダクタンスと第１の読み出し時電流変換ｐ型ＭＯＳトランジスタの第２のトランスコンダクタンスとの比が１：ａ０で、
前記第１の電流非変換ｐ型ＭＯＳトランジスタの前記第１のトランスコンダクタンスと第１のベリファイ時電流変換ｐ型ＭＯＳトランジスタの第３のトランスコンダクタンスとの比が１：ｂ０で、
前記第１のリファレンスセルのしきい値電圧をＶｔ０、ゲート電圧（Ｖｒ）印加時のセル電流をＩｒｅｆｃｅｌｌ０とすると、
データ読み出し時の前記第１の基準電流（Ｉｒｅｆ０）はａ０×Ｉｒｅｆｃｅｌｌ０によって、
書き込みベリファイ時の前記第１の基準電流（Ｉｒｅｆ０）はｂ０×Ｉｒｅｆｃｅｌｌ０によって、
前記第２の増幅回路は前記第２のリファレンスセルを含み、
第２の電流非変換ｐ型ＭＯＳトランジスタの第４のトランスコンダクタンスと第２の読み出し時電流変換ｐ型ＭＯＳトランジスタの第５のトランスコンダクタンスとの比が１：ａ１で、
前記第２の電流非変換ｐ型ＭＯＳトランジスタの前記第４のトランスコンダクタンスと第２のベリファイ時電流変換ｐ型ＭＯＳトランジスタの第６のトランスコンダクタンスとの比が１：ｂ１で、
前記第２のリファレンスセルのしきい値電圧をＶｔ１（Ｖｔ１＞Ｖｔ０）、ゲート電圧（Ｖｒ）印加時のセル電流をＩｒｅｆｃｅｌｌ１とすると、
データ読み出し時の前記第２の基準電流（Ｉｒｅｆ１）はａ１×Ｉｒｅｆｃｅｌｌ１によって、
書き込みベリファイ時の前記第２の基準電流（Ｉｒｅｆ１）はｂ１×Ｉｒｅｆｃｅｌｌ１によって、
前記第３の増幅回路は前記第３のリファレンスセルを含み、
第３の電流非変換ｐ型ＭＯＳトランジスタの第７のトランスコンダクタンスと第３の読み出し時電流変換ｐ型ＭＯＳトランジスタの第８のトランスコンダクタンスとの比が１：ａ２で、
前記第３の電流非変換ｐ型ＭＯＳトランジスタの前記第７のトランスコンダクタンスと第３のベリファイ時電流変換ｐ型ＭＯＳトランジスタの第９のトランスコンダクタンスとの比が１：ｂ２で、
前記第３のリファレンスセルのしきい値電圧をＶｔ２（Ｖｔ２＞Ｖｔ１＞Ｖｔ０）、ゲート電圧（Ｖｒ）印加時のセル電流をＩｒｅｆｃｅｌｌ２とすると、
データ読み出し時の前記第３の基準電流（Ｉｒｅｆ２）はａ２×Ｉｒｅｆｃｅｌｌ２によって、
書き込みベリファイ時の前記第３の基準電流（Ｉｒｅｆ２）はｂ２×Ｉｒｅｆｃｅｌｌ２によって、
それぞれ与えられることを特徴とする請求項７に記載の不揮発性半導体メモリ。 - 前記第３の基準電流と前記複数の不揮発性メモリセルから前記複数のビット線にそれぞれ流れる電流とを比較し、前記複数の不揮発性メモリセルによってそれぞれ保持された多値レベルに応じた信号を読み出す第３のセンスアンプを、さらに備えることを特徴とする請求項７に記載の不揮発性半導体メモリ。
- 前記基準電流発生回路は、さらに、第３の基準電流を発生するための、前記第２のリファレンスセルに流れる電流を増幅する第３の増幅回路を含むことを特徴とする請求項４に記載の不揮発性半導体メモリ。
- 前記第１の増幅回路は前記第１のリファレンスセルを含み、
第１の電流非変換ｐ型ＭＯＳトランジスタの第１のトランスコンダクタンスと第１の読み出し時電流変換ｐ型ＭＯＳトランジスタの第２のトランスコンダクタンスとの比が１：ａ０で、
前記第１の電流非変換ｐ型ＭＯＳトランジスタの前記第１のトランスコンダクタンスと第１のベリファイ時電流変換ｐ型ＭＯＳトランジスタの第３のトランスコンダクタンスとの比が１：ｂ０で、
前記第１のリファレンスセルのしきい値電圧をＶｔ０、ゲート電圧（Ｖｒ）印加時のセル電流をＩｒｅｆｃｅｌｌ０とすると、
データ読み出し時の前記第１の基準電流（Ｉｒｅｆ０）はａ０×Ｉｒｅｆｃｅｌｌ０によって、
書き込みベリファイ時の前記第１の基準電流（Ｉｒｅｆ０）はｂ０×Ｉｒｅｆｃｅｌｌ０によって、
前記第２の増幅回路は前記第２のリファレンスセルを含み、
第２の電流非変換ｐ型ＭＯＳトランジスタの第４のトランスコンダクタンスと第２の読み出し時電流変換ｐ型ＭＯＳトランジスタの第５のトランスコンダクタンスとの比が１：ａ１で、
前記第２の電流非変換ｐ型ＭＯＳトランジスタの前記第４のトランスコンダクタンスと第２のベリファイ時電流変換ｐ型ＭＯＳトランジスタの第６のトランスコンダクタンスとの比が１：ｂ１で、
前記第２のリファレンスセルのしきい値電圧をＶｔ１（Ｖｔ１＞Ｖｔ０）、ゲート電圧（Ｖｒ）印加時のセル電流をＩｒｅｆｃｅｌｌ１とすると、
データ読み出し時の前記第２の基準電流（Ｉｒｅｆ１）はａ１×Ｉｒｅｆｃｅｌｌ１によって、
書き込みベリファイ時の前記第２の基準電流（Ｉｒｅｆ１）はｂ１×Ｉｒｅｆｃｅｌｌ１によって、
前記第３の増幅回路は前記第２のリファレンスセルを含み、
第２の電流非変換ｐ型ＭＯＳトランジスタの第４のトランスコンダクタンスと第３の読み出し時電流変換ｐ型ＭＯＳトランジスタの第７のトランスコンダクタンスとの比が１：ａ２で、
前記第２の電流非変換ｐ型ＭＯＳトランジスタの前記第４のトランスコンダクタンスと第３のベリファイ時電流変換ｐ型ＭＯＳトランジスタの第８のトランスコンダクタンスとの比が１：ｂ２で、
前記第２のリファレンスセルのしきい値電圧をＶｔ１、ゲート電圧（Ｖｒ）印加時のセル電流をＩｒｅｆｃｅｌｌ１とすると、
データ読み出し時の前記第３の基準電流（Ｉｒｅｆ２）はａ２×Ｉｒｅｆｃｅｌｌ１によって、
書き込みベリファイ時の前記第３の基準電流（Ｉｒｅｆ２）はｂ２×Ｉｒｅｆｃｅｌｌ１によって、
それぞれ与えられることを特徴とする請求項１０に記載の不揮発性半導体メモリ。 - 前記第３の基準電流と前記複数の不揮発性メモリセルの中から選択された一つの不揮発性メモリセルを流れる電流とを比較し、前記選択された一つの不揮発性メモリセルに保持された多値レベルに応じた信号を読み出す第３のセンスアンプを、さらに備えることを特徴とする請求項１０に記載の不揮発性半導体メモリ。
- ゲート、ドレインおよびソースを有し、しきい値電圧レベルに応じた三つ以上の多値レベルを保持する複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルの各ゲートにそれぞれ接続された複数のワード線と、
前記複数の不揮発性メモリセルの各ドレインにそれぞれ接続された複数のビット線と、
前記複数の不揮発性メモリセルの各ソースにそれぞれ接続された複数のソース線と、
選択的に、少なくとも第１または第２の基準電流を出力する基準電流発生回路と、
前記基準電流発生回路の出力電流と前記複数の不揮発性メモリセルの中から選択された不揮発性メモリセルに流れるセル電流とを比較し、そのセル電流を増幅して出力するセンスアンプと
を具備し、
前記基準電流発生回路は、少なくとも第１のリファレンスセルと、この第１のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第２のリファレンスセル、および、前記第１のリファレンスセルに流れる電流を増幅する第１の増幅回路と、前記第２のリファレンスセルに流れる電流を増幅する第２の増幅回路とを含み、前記第１の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第１の電流増幅比が１よりも大きく、前記第２の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第２の電流増幅比が１よりも大きく、前記第１の電流増幅比が前記第２の電流増幅比よりも小さいことを特徴とする不揮発性半導体メモリ。 - 前記基準電流発生回路は、さらに、第３の基準電流を発生するための、前記第２のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第３のリファレンスセル、および、前記第３のリファレンスセルに流れる電流を増幅する第３の増幅回路を含むことを特徴とする請求項１３に記載の不揮発性半導体メモリ。
- 前記第１の増幅回路は前記第１のリファレンスセルを含み、
第１の電流非変換ｐ型ＭＯＳトランジスタの第１のトランスコンダクタンスと第１の読み出し時電流変換ｐ型ＭＯＳトランジスタの第２のトランスコンダクタンスとの比が１：ａ０で、
前記第１の電流非変換ｐ型ＭＯＳトランジスタの前記第１のトランスコンダクタンスと第１のベリファイ時電流変換ｐ型ＭＯＳトランジスタの第３のトランスコンダクタンスとの比が１：ｂ０で、
前記第１のリファレンスセルのしきい値電圧をＶｔ０、ゲート電圧（Ｖｒ）印加時のセル電流をＩｒｅｆｃｅｌｌ０とすると、
データ読み出し時の前記第１の基準電流（Ｉｒｅｆ０）はａ０×Ｉｒｅｆｃｅｌｌ０によって、
書き込みベリファイ時の前記第１の基準電流（Ｉｒｅｆ０）はｂ０×Ｉｒｅｆｃｅｌｌ０によって、
前記第２の増幅回路は前記第２のリファレンスセルを含み、
第２の電流非変換ｐ型ＭＯＳトランジスタの第４のトランスコンダクタンスと第２の読み出し時電流変換ｐ型ＭＯＳトランジスタの第５のトランスコンダクタンスとの比が１：ａ１で、
前記第２の電流非変換ｐ型ＭＯＳトランジスタの前記第４のトランスコンダクタンスと第２のベリファイ時電流変換ｐ型ＭＯＳトランジスタの第６のトランスコンダクタンスとの比が１：ｂ１で、
前記第２のリファレンスセルのしきい値電圧をＶｔ１（Ｖｔ１＞Ｖｔ０）、ゲート電圧（Ｖｒ）印加時のセル電流をＩｒｅｆｃｅｌｌ１とすると、
データ読み出し時の前記第２の基準電流（Ｉｒｅｆ１）はａ１×Ｉｒｅｆｃｅｌｌ１によって、
書き込みベリファイ時の前記第２の基準電流（Ｉｒｅｆ１）はｂ１×Ｉｒｅｆｃｅｌｌ１によって、
前記第３の増幅回路は前記第３のリファレンスセルを含み、
第３の電流非変換ｐ型ＭＯＳトランジスタの第７のトランスコンダクタンスと第３の読み出し時電流変換ｐ型ＭＯＳトランジスタの第８のトランスコンダクタンスとの比が１：ａ２で、
前記第３の電流非変換ｐ型ＭＯＳトランジスタの前記第７のトランスコンダクタンスと第３のベリファイ時電流変換ｐ型ＭＯＳトランジスタの第９のトランスコンダクタンスとの比が１：ｂ２で、
前記第３のリファレンスセルのしきい値電圧をＶｔ２（Ｖｔ２＞Ｖｔ１＞Ｖｔ０）、ゲート電圧（Ｖｒ）印加時のセル電流をＩｒｅｆｃｅｌｌ２とすると、
データ読み出し時の前記第３の基準電流（Ｉｒｅｆ２）はａ２×Ｉｒｅｆｃｅｌｌ２によって、
書き込みベリファイ時の前記第３の基準電流（Ｉｒｅｆ２）はｂ２×Ｉｒｅｆｃｅｌｌ２によって、
それぞれ与えられることを特徴とする請求項１４に記載の不揮発性半導体メモリ。 - 前記第３の基準電流と前記複数の不揮発性メモリセルから前記複数のビット線にそれぞれ流れる電流とを比較し、前記複数の不揮発性メモリセルによってそれぞれ保持された多値レベルに応じた信号を読み出す第３のセンスアンプを、さらに備えることを特徴とする請求項１４に記載の不揮発性半導体メモリ。
- 前記基準電流発生回路は、さらに、第３の基準電流を発生するための、前記第２のリファレンスセルに流れる電流を増幅する第３の増幅回路を含むことを特徴とする請求項１３に記載の不揮発性半導体メモリ。
- 前記第１の増幅回路は前記第１のリファレンスセルを含み、
第１の電流非変換ｐ型ＭＯＳトランジスタの第１のトランスコンダクタンスと第１の読み出し時電流変換ｐ型ＭＯＳトランジスタの第２のトランスコンダクタンスとの比が１：ａ０で、
前記第１の電流非変換ｐ型ＭＯＳトランジスタの前記第１のトランスコンダクタンスと第１のベリファイ時電流変換ｐ型ＭＯＳトランジスタの第３のトランスコンダクタンスとの比が１：ｂ０で、
前記第１のリファレンスセルのしきい値電圧をＶｔ０、ゲート電圧（Ｖｒ）印加時のセル電流をＩｒｅｆｃｅｌｌ０とすると、
データ読み出し時の前記第１の基準電流（Ｉｒｅｆ０）はａ０×Ｉｒｅｆｃｅｌｌ０によって、
書き込みベリファイ時の前記第１の基準電流（Ｉｒｅｆ０）はｂ０×Ｉｒｅｆｃｅｌｌ０によって、
前記第２の増幅回路は前記第２のリファレンスセルを含み、
第２の電流非変換ｐ型ＭＯＳトランジスタの第４のトランスコンダクタンスと第２の読み出し時電流変換ｐ型ＭＯＳトランジスタの第５のトランスコンダクタンスとの比が１：ａ１で、
前記第２の電流非変換ｐ型ＭＯＳトランジスタの前記第４のトランスコンダクタンスと第２のベリファイ時電流変換ｐ型ＭＯＳトランジスタの第６のトランスコンダクタンスとの比が１：ｂ１で、
前記第２のリファレンスセルのしきい値電圧をＶｔ１（Ｖｔ１＞Ｖｔ０）、ゲート電圧（Ｖｒ）印加時のセル電流をＩｒｅｆｃｅｌｌ１とすると、
データ読み出し時の前記第２の基準電流（Ｉｒｅｆ１）はａ１×Ｉｒｅｆｃｅｌｌ１によって、
書き込みベリファイ時の前記第２の基準電流（Ｉｒｅｆ１）はｂ１×Ｉｒｅｆｃｅｌｌ１によって、
前記第３の増幅回路は前記第２のリファレンスセルを含み、
第２の電流非変換ｐ型ＭＯＳトランジスタの第４のトランスコンダクタンスと第３の読み出し時電流変換ｐ型ＭＯＳトランジスタの第７のトランスコンダクタンスとの比が１：ａ２で、
前記第２の電流非変換ｐ型ＭＯＳトランジスタの前記第４のトランスコンダクタンスと第３のベリファイ時電流変換ｐ型ＭＯＳトランジスタの第８のトランスコンダクタンスとの比が１：ｂ２で、
前記第２のリファレンスセルのしきい値電圧をＶｔ１、ゲート電圧（Ｖｒ）印加時のセル電流をＩｒｅｆｃｅｌｌ１とすると、
データ読み出し時の前記第３の基準電流（Ｉｒｅｆ２）はａ２×Ｉｒｅｆｃｅｌｌ１によって、
書き込みベリファイ時の前記第３の基準電流（Ｉｒｅｆ２）はｂ２×Ｉｒｅｆｃｅｌｌ１によって、
それぞれ与えられることを特徴とする請求項１７に記載の不揮発性半導体メモリ。 - ゲート、ドレインおよびソースを有し、しきい値電圧レベルに応じた三つ以上の多値レベルを保持する複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルの各ゲートにそれぞれ接続された複数のワード線と、
前記複数の不揮発性メモリセルの各ドレインにそれぞれ接続された複数のビット線と、
前記複数の不揮発性メモリセルの各ソースにそれぞれ接続された複数のソース線と、
選択的に、少なくとも第１または第２の基準電流を出力する、少なくとも第１のリファレンスセルと、この第１のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第２のリファレンスセル、および、前記第１のリファレンスセルに流れる電流を増幅する第１の増幅回路と、前記第２のリファレンスセルに流れる電流を増幅する第２の増幅回路とを含み、前記第１の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第１の電流増幅比が１よりも大きく、前記第２の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第２の電流増幅比が１よりも大きく、前記第１の電流増幅比が前記第２の電流増幅比よりも小さい基準電流発生回路と、
前記基準電流発生回路の出力電流と前記複数の不揮発性メモリセルの中から選択された不揮発性メモリセルに流れるセル電流とを比較し、そのセル電流を増幅して出力するセンスアンプと
を具備し、
前記基準電流発生回路は、さらに、第３の基準電流を発生するための、前記第２のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第３のリファレンスセル、および、前記第３のリファレンスセルに流れる電流を増幅する第３の増幅回路を含み、前記出力電流が前記第１の基準電流のときの前記センスアンプの出力の論理に応じて、前記第２または第３の基準電流を選択的に出力することを特徴とする不揮発性半導体メモリ。 - ２Ｎ （Ｎは２以上）のレベルを有する複数のメモリセルと、
前記複数のメモリセルの各ゲートにそれぞれ接続された複数のワード線と、
前記複数のメモリセルの各ドレインにそれぞれ接続された複数のビット線と、
前記複数のメモリセルの各ソースにそれぞれ接続された複数のソース線と、
（Ｎ−１）個の基準電流から選択的に一つの基準電流を出力する基準電流発生回路と、
前記基準電流発生回路の出力電流と前記複数のメモリセルの中から選択されたメモリセルに流れるセル電流とを比較し、そのセル電流を増幅して出力するセンスアンプと
を具備し、
前記基準電流発生回路は、（Ｎ−１）個のリファレンスセルおよび前記（Ｎ−１）個のリファレンスセルに流れる電流を増幅する（Ｎ−１）個の増幅回路を含み、前記（Ｎ−１）個のリファレンスセルのうち、第Ｉのリファレンスセルのしきい値電圧が第（Ｉ−１）のリファレンスセルのしきい値電圧よりも高く（１≦Ｉ≦Ｎ）、かつ、前記（Ｎ−１）個の増幅回路のうち、第Ｉの増幅回路における、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の第Ｉ増幅率が１よりも大きく、第（Ｉ−１）の増幅回路における第（Ｉ−１）増幅率が前記第Ｉ増幅率よりも小さいことを特徴とする不揮発性半導体メモリ。 - ２Ｎ （Ｎは２以上）のレベルを有する複数のメモリセルと、
前記複数のメモリセルの各ゲートにそれぞれ接続された複数のワード線と、
前記複数のメモリセルの各ドレインにそれぞれ接続された複数のビット線と、
前記複数のメモリセルの各ソースにそれぞれ接続された複数のソース線と、
（Ｎ−１）個の基準電流を出力する基準電流発生回路と、
前記基準電流発生回路の出力電流と前記複数のメモリセルの中から選択されたメモリセルに流れるセル電流とを比較し、そのセル電流を増幅して出力するセンスアンプと
を具備し、
前記基準電流発生回路は、（Ｎ−１）個のリファレンスセルおよび前記（Ｎ−１）個のリファレンスセルに流れる電流を増幅する（Ｎ−１）個の増幅回路を含み、前記（Ｎ−１）個のリファレンスセルのうち、第Ｉのリファレンスセルのしきい値電圧が第（Ｉ−１）のリファレンスセルのしきい値電圧よりも高く（１≦Ｉ≦Ｎ）、かつ、前記（Ｎ−１）個の増幅回路のうち、第Ｉの増幅回路における、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の第Ｉ増幅率が１よりも大きく、第（Ｉ−１）の増幅回路における第（Ｉ−１）増幅率が前記第Ｉ増幅率よりも小さいことを特徴とする不揮発性半導体メモリ。
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