JP2004103211A - 不揮発性半導体メモリ - Google Patents
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Abstract
【解決手段】たとえば、メモリセルアレイ21の各メモリセルMCからビット線BL0 〜BLk に流れる電流Icellとの比較のためのリファレンス電流Iref0,Iref1,Iref2を発生させる基準電流発生回路41に、リファレンスセルに流れる電流を、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比が1よりも大きくなるように増幅する増幅回路41a−3,41b−3,41c−3を設けた構成となっている。
【選択図】 図3
Description
【発明の属する技術分野】
本発明は、不揮発性半導体メモリに関するもので、特に、1つのセルに三つ以上の多値レベルを記憶する多値フラッシュメモリに関する。
【0002】
【従来の技術】
不揮発性半導体メモリとして、レベルの異なる2つのデータ(以後、二値データという)を記憶する二値フラッシュメモリが広く普及している。
【0003】
図16は、二値フラッシュメモリ(たとえば、NOR型)の構成の要部を示すものである。図16において、セルアレイ101には、複数のメモリセル(本体セル)MCが行列状に配置されている。同一行に配置された複数のメモリセルMCの各コントロールゲートは、複数のワード線WL0 〜WLn のうちの対応する1つのワード線に共通に接続されている。また、同一列に配置された複数のメモリセルMCの各ドレイン領域は、複数のビット線BL0 〜BLk のうちの対応する1つのビット線に共通に接続されている。一般に、セルアレイ101は複数のブロックに分割されている。同一ブロック内の複数のメモリセルMCの各ソース領域は、複数のソース線(図示していない)のうちの対応する1つのソース線に共通に接続されている。各ビット線BL0 〜BLk は、複数の選択トランジスタST0 〜STk のうちの対応する1つの選択トランジスタを介して、センスアンプ102に接続されている。選択トランジスタST0 〜STk は、それぞれのゲートに、複数のカラム線COL0 〜COLm のうちの対応する1つのカラム線が接続されている。
【0004】
リファレンス回路103は、たとえば、1つのリファレンスセルRCと複数のダミーセルDCとを含んでいる。1つのリファレンスセルRCおよび複数のダミーセルDCは、ドレイン領域をそれぞれ共通にして接続されている。リファレンスセルRCのコントロールゲートは、リファレンスワード線RWLに接続されている。また、リファレンスセルRCのドレイン領域は、n型MOSトランジスタ103aを介して、上記センスアンプ102に接続されている。n型MOSトランジスタ103aは、そのゲートに、リファレンスカラム線RCOLが接続されている。
【0005】
センスアンプ102は、n型MOSトランジスタ102a,102b、p型MOSトランジスタ102c,102d、および、差動増幅器102eを含んでいる。n型MOSトランジスタ102aのソース領域は、上記セルアレイ101内の各選択トランジスタST0 〜STk のドレイン領域に共通に接続されている。n型MOSトランジスタ102aのドレイン領域は、p型MOSトランジスタ102cのゲートとドレイン領域、および、差動増幅器102eの反転入力端にそれぞれ接続されている。一方、n型MOSトランジスタ102bのソース領域は、上記リファレンス回路103内のn型MOSトランジスタ103aのドレイン領域に接続されている。n型MOSトランジスタ102bのドレイン領域は、p型MOSトランジスタ102dのゲートとドレイン領域、および、差動増幅器102eの非反転入力端にそれぞれ接続されている。そして、差動増幅器102eの出力端からは、センスされたセルデータが出力される(Dout)。
【0006】
なお、n型MOSトランジスタ102a,102bは、各ゲートに、バイアス(BIAS)電源が供給されるようになっている。p型MOSトランジスタ102c,102dは、各ソース領域に、電源Vccが供給されるようになっている。
【0007】
図17は、上記した構成の二値フラッシュメモリの特性を示すものである。ここでは、メモリセルMCおよびリファレンスセルRCについて、コンロールゲートに供給されるゲート電圧Vgと負荷電流当りのセル電流(ドレイン電流Id)Icellとの関係(Vg−Icell(Id)特性)を示している。データ読み出し時および書き込みベリファイ時、リファレンスセルRCのコントロールゲートには読み出し電圧Vrが印加される。これにより、センスアンプ102において、常に、基準電流Irefに対するセル電流Icellの判定(“0”または“1”)が行われる。
【0008】
ここで、メモリセルMCのVg−Id特性としては、フローティングゲートに蓄積される電子の量が比較的に多い状態(すなわち、メモリセルMCのしきい値電圧Vthが高い状態)を、“0”データとして扱うようになっている。この“0”データを記憶しているメモリセルMCを“0”セルと称する。逆に、電子の量が比較的に少ない状態(すなわち、メモリセルMCのしきい値電圧Vthが低い状態)を、“1”データとして扱うようになっている。この“1”データを記憶しているメモリセルMCを“1”セルと称する。
【0009】
リファレンスセルRCのセル電流(基準電流Iref)は、メモリセルMCのセル電流Icellの半分程度となるように設定される。つまり、ゲート電圧Vgが読み出し電圧Vrのときの、メモリセルMCのセル電流IcellとリファレンスセルRCのセル電流Irefとの差が、“0”セルと“1”セルとでほぼ等しくなる。
【0010】
図18は、各動作モードにおけるメモリセルMCのゲート電圧(Vg−hontai)を、リファレンスセルRCのゲート電圧(Vg−ref)と対比して示すものである。たとえば、データの書き込み状態“0”を規定するための書き込みベリファイ(PV)時には、メモリセルMCのコントロールゲートに電圧Vpv(=6.5V)が印加される。この書き込みベリファイ電圧VpvとリファレンスセルRCのコントロールゲートに印加される読み出し電圧Vr(=5.5V)との差が、メモリセルMCのしきい値電圧Vthに反映される。これにより、“0”セルは、通常、ゲート電圧Vg=読み出し電圧Vrのときにカットオフする。同様に、たとえばデータの消去状態“1”を規定するための消去ベリファイ(EV)時には、メモリセルMCのコントロールゲートに電圧Vev(=4V)が印加される。この消去ベリファイ電圧Vevをリファレンス電圧Vtrefと同程度にすれば、“1”セルのゲート電圧Vg=読み出し電圧Vrのときの電流、すなわち、セル電流Icellはほぼ2Irefとなる。
【0011】
つまり、ゲート電圧Vgが読み出し電圧Vrのときの、メモリセルMCのセル電流IcellとリファレンスセルRCのセル電流Irefとの電流差(+Iref/−Iref)を、センスアンプ102によって検出する。そして、その電流差を、“0”または“1”のデジタル信号に変換する。これにより、セルデータの読み出しが行われる。
【0012】
図19は、二値データ“0”,“1”を記憶可能なメモリセル(二値セル)MCの、ゲート電圧Vgに対するしきい値電圧Vthの分布(セル分布)を示すものである。たとえば、データの消去状態“1”に対応するセル分布の下限を補償するための過消去ベリファイ(OEV)時には、メモリセルMCのコントロールゲートに消去ベリファイ電圧Vevよりも低い電圧Voev(=2V)を印加する。この過消去ベリファイ電圧Voevを印加した際に“1”となるセルを検出する。そして、セルに対応するビットのしきい値電圧Vthが、過消去ベリファイ電圧Voevを印加したときに“0”となるように書き込みを行う。これにより、消去状態“1”に対応するセル分布は所定の範囲内に収まる。
【0013】
ところで、ビット当りのセル面積は、フラッシュメモリのコスト指標となる。また、セル面積を縮小する他に、1つのセルに複数ビット分のデータを記憶させて低コスト化を図る多値フラッシュメモリがある。4つのレベル、つまりレベルの異なる4つのデータ(四値データ)を記憶する四値フラッシュメモリが、すでに報告されている(たとえば、非特許文献1参照)。
【0014】
この四値フラッシュメモリのセル分布は、ゲート電圧に対して離散的となっている。すなわち、ベリファイ時には、二値フラッシュメモリの場合と同様に、メモリセルのゲート電圧を変えて読み出しに対するマージンを確保している。一方、セルデータの読み出しは所定のゲート電圧で行われる。
【0015】
【非特許文献1】
M.Bauer et al.,“A multilevel−cell 32Mb Flash memory,”ISSCC digest oftechnical papers,pp.132−133,1995.
【0016】
【発明が解決しようとする課題】
ここで、メモリセルにトランスコンダクタンス、すなわち、ゲート電圧に対するセル電流の変化率にばらつきがあるとする。すると、読み出し電流の基準電流に対するマージン(読み出しマージン)が減少してしまう。この読み出しマージンの減少は、読み出しアクセス時間に影響をおよぼしたり、読み出し不良を引き起こしたりする要因となる。
【0017】
上記したように、従来の多値フラッシュメモリでは、ベリファイマージンをゲート電圧によって確保していた。このため、ゲート電圧に対するセル電流の変化率のばらつきが、読み出しマージンを減少させるという問題があった。
【0018】
そこで、この発明は、ベリファイマージンを安定に保証でき、読み出しマージンの減少を防止することが可能な不揮発性半導体メモリを提供することを目的としている。
【0019】
【課題を解決するための手段】
本願発明の一態様によれば、ゲート、ドレインおよびソースを有し、しきい値電圧レベルに応じたデータを保持する複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルの各ゲートにそれぞれ接続された複数のワード線と、前記複数の不揮発性メモリセルの各ドレインにそれぞれ接続された複数のビット線と、前記複数の不揮発性メモリセルの各ソースにそれぞれ接続された複数のソース線と、基準電流を発生する基準電流発生回路と、前記基準電流と前記複数の不揮発性メモリセルの中から選択された複数の不揮発性メモリセルを流れる電流とを比較し、前記選択された複数の不揮発性メモリセルによってそれぞれ保持されたデータを読み出すセンスアンプとを具備し、前記基準電流発生回路は、少なくとも1つのリファレンスセルと、そのリファレンスセルに流れる電流を増幅する増幅回路とを含み、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比が1よりも大きいことを特徴とする不揮発性半導体メモリが提供される。
【0020】
また、本願発明の一態様によれば、ゲート、ドレインおよびソースを有し、しきい値電圧レベルに応じた三つ以上の多値レベルを保持する複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルの各ゲートにそれぞれ接続された複数のワード線と、前記複数の不揮発性メモリセルの各ドレインにそれぞれ接続された複数のビット線と、前記複数の不揮発性メモリセルの各ソースにそれぞれ接続された複数のソース線と、少なくとも第1および第2の基準電流を発生する基準電流発生回路と、前記第1の基準電流と前記複数の不揮発性メモリセルの中から選択された一つの不揮発性メモリセルを流れる電流とを比較し、前記選択された一つの不揮発性メモリセルに保持された多値レベルに応じた信号を読み出す第1のセンスアンプと、前記第2の基準電流と前記複数の不揮発性メモリセルの中から選択された一つの不揮発性メモリセルを流れる電流とを比較し、前記選択された一つの不揮発性メモリセルに保持された多値レベルに応じた信号を読み出す第2のセンスアンプとを具備し、前記基準電流発生回路は、少なくとも第1のリファレンスセルと、この第1のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第2のリファレンスセル、および、前記第1のリファレンスセルに流れる電流を増幅する第1の増幅回路と、前記第2のリファレンスセルに流れる電流を増幅する第2の増幅回路とを含み、前記第1の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第1の電流増幅比が1よりも大きく、前記第2の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第2の電流増幅比が1よりも大きく、前記第1の電流増幅比が前記第2の電流増幅比よりも小さいことを特徴とする不揮発性半導体メモリが提供される。
【0021】
また、本願発明の一態様によれば、ゲート、ドレインおよびソースを有し、しきい値電圧レベルに応じた三つ以上の多値レベルを保持する複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルの各ゲートにそれぞれ接続された複数のワード線と、前記複数の不揮発性メモリセルの各ドレインにそれぞれ接続された複数のビット線と、前記複数の不揮発性メモリセルの各ソースにそれぞれ接続された複数のソース線と、選択的に、少なくとも第1または第2の基準電流を出力する基準電流発生回路と、前記基準電流発生回路の出力電流と前記複数の不揮発性メモリセルの中から選択された不揮発性メモリセルに流れるセル電流とを比較し、そのセル電流を増幅して出力するセンスアンプとを具備し、前記基準電流発生回路は、少なくとも第1のリファレンスセルと、この第1のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第2のリファレンスセル、および、前記第1のリファレンスセルに流れる電流を増幅する第1の増幅回路と、前記第2のリファレンスセルに流れる電流を増幅する第2の増幅回路とを含み、前記第1の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第1の電流増幅比が1よりも大きく、前記第2の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第2の電流増幅比が1よりも大きく、前記第1の電流増幅比が前記第2の電流増幅比よりも小さいことを特徴とする不揮発性半導体メモリが提供される。
【0022】
また、本願発明の一態様によれば、ゲート、ドレインおよびソースを有し、しきい値電圧レベルに応じた三つ以上の多値レベルを保持する複数の不揮発性メモリセルと、前記複数の不揮発性メモリセルの各ゲートにそれぞれ接続された複数のワード線と、前記複数の不揮発性メモリセルの各ドレインにそれぞれ接続された複数のビット線と、前記複数の不揮発性メモリセルの各ソースにそれぞれ接続された複数のソース線と、選択的に、少なくとも第1または第2の基準電流を出力する、少なくとも第1のリファレンスセルと、この第1のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第2のリファレンスセル、および、前記第1のリファレンスセルに流れる電流を増幅する第1の増幅回路と、前記第2のリファレンスセルに流れる電流を増幅する第2の増幅回路とを含み、前記第1の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第1の電流増幅比が1よりも大きく、前記第2の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第2の電流増幅比が1よりも大きく、前記第1の電流増幅比が前記第2の電流増幅比よりも小さい基準電流発生回路と、前記基準電流発生回路の出力電流と前記複数の不揮発性メモリセルの中から選択された不揮発性メモリセルに流れるセル電流とを比較し、そのセル電流を増幅して出力するセンスアンプとを具備し、前記基準電流発生回路は、さらに、第3の基準電流を発生するための、前記第2のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第3のリファレンスセル、および、前記第3のリファレンスセルに流れる電流を増幅する第3の増幅回路を含み、前記出力電流が前記第1の基準電流のときの前記センスアンプの出力の論理に応じて、前記第2または第3の基準電流を選択的に出力することを特徴とする不揮発性半導体メモリが提供される。
【0023】
また、本願発明の一態様によれば、2N (Nは2以上)のレベルを有する複数のメモリセルと、前記複数のメモリセルの各ゲートにそれぞれ接続された複数のワード線と、前記複数のメモリセルの各ドレインにそれぞれ接続された複数のビット線と、前記複数のメモリセルの各ソースにそれぞれ接続された複数のソース線と、(N−1)個の基準電流から選択的に一つの基準電流を出力する基準電流発生回路と、前記基準電流発生回路の出力電流と前記複数のメモリセルの中から選択されたメモリセルに流れるセル電流とを比較し、そのセル電流を増幅して出力するセンスアンプとを具備し、前記基準電流発生回路は、(N−1)個のリファレンスセルおよび前記(N−1)個のリファレンスセルに流れる電流を増幅する(N−1)個の増幅回路を含み、前記(N−1)個のリファレンスセルのうち、第Iのリファレンスセルのしきい値電圧が第(I−1)のリファレンスセルのしきい値電圧よりも高く(1≦I≦N)、かつ、前記(N−1)個の増幅回路のうち、第Iの増幅回路における、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の第I増幅率が1よりも大きく、第(I−1)の増幅回路における第(I−1)増幅率が前記第I増幅率よりも小さいことを特徴とする不揮発性半導体メモリが提供される。
【0024】
さらに、本願発明の一態様によれば、2N (Nは2以上)のレベルを有する複数のメモリセルと、前記複数のメモリセルの各ゲートにそれぞれ接続された複数のワード線と、前記複数のメモリセルの各ドレインにそれぞれ接続された複数のビット線と、前記複数のメモリセルの各ソースにそれぞれ接続された複数のソース線と、(N−1)個の基準電流を出力する基準電流発生回路と、前記基準電流発生回路の出力電流と前記複数のメモリセルの中から選択されたメモリセルに流れるセル電流とを比較し、そのセル電流を増幅して出力するセンスアンプとを具備し、前記基準電流発生回路は、(N−1)個のリファレンスセルおよび前記(N−1)個のリファレンスセルに流れる電流を増幅する(N−1)個の増幅回路を含み、前記(N−1)個のリファレンスセルのうち、第Iのリファレンスセルのしきい値電圧が第(I−1)のリファレンスセルのしきい値電圧よりも高く(1≦I≦N)、かつ、前記(N−1)個の増幅回路のうち、第Iの増幅回路における、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の第I増幅率が1よりも大きく、第(I−1)の増幅回路における第(I−1)増幅率が前記第I増幅率よりも小さいことを特徴とする不揮発性半導体メモリが提供される。
【0025】
上記した構成によれば、データの読み出しとベリファイの基準電流を、同じリファレンスセルから対応する変換率で発生させることが可能になる。これにより、どの分布のセルに対しても同じベリファイマージンを保証できるようになるものである。
【0026】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
【0027】
(第1の実施形態)
図1は、本発明の第1の実施形態にしたがった四値フラッシュメモリの構成例を示すものである。図1において、アドレスラッチ(Address latch)11は、アドレスバス(Address bus)からのアドレスをラッチする。アドレスカウンタ(Address counter)12は、アドレスラッチ11のラッチアドレスをカウントする。アドレスバッファ(Address buffer)13は、アドレスカウンタ12のカウント出力を受け、データを読み出しまたは書き込みまたは消去する本体セル(選択された処理対象のメモリセル)に対応した内部アドレスを出力する。IOバッファ(IO buffer)14は、データバス(Data bus)とデータラッチ(Data latch)15との間の、読み出しデータや書き込みデータの送受を制御する。
【0028】
メモリセルアレイ(Memory cell array)21は、複数の本体セル(複数の不揮発性のメモリセル)を有する。また、このメモリセルアレイ21は、各本体セルに接続されるワード線およびビット線およびソース線を備えている。読み出し回路であるセンスアンプ(Sense amp.)31は、データの読み出し時に、メモリセルアレイ21内の本体セルのデータを、カラムゲート(column gates)回路32を介して取り込む。そして、その取り込んだデータをセンスし、上記データラッチ15に出力する。このセンスアンプ31は、ワード線に読み出し電圧を印加することによりビット線を流れる本体セルの電流と、リファレンスワード線にリファレンス電圧を印加することにより、基準電流発生回路(Reference current generation circuit)41に設けられたリファレンスセルに流れる電流とを比較する。こうして、本体セルのデータを読み出すものである。なお、センスアンプ31および基準電流発生回路41の詳細な構成については、後述する。
【0029】
書き込み回路(Program circuit)33は、データの書き込み時に、上記データラッチ15から供給される書き込みデータを取り込むとともに、カラムゲート回路32を介して、メモリセルアレイ21内の対応するビット線に書き込み電圧を供給する。この場合、上記書き込み回路33は、ワード線またはビット線またはソース線またはメモリセルが形成されている半導体領域のいずれか、あるいは、これらのうちの複数に電圧を印加して、セルデータを書き込むことが可能である。
【0030】
コマンドレジスタ(Command register)34は、コントロールバス(Control bus)から入力される書き込みコマンドや消去コマンドなどの各種のコマンドを保持する。コントローラ(Controller)35は、コマンドレジスタ34で保持されているコマンドを受けて、メモリ内の各回路を制御するための各種の制御信号を発生する。ロウデコーダ(Row decoder)36は、上記アドレスバッファ13から出力される内部アドレスを受け、メモリセルアレイ21内の対応するワード線を選択する。カラムデコーダ(Column decoder)37は、上記アドレスバッファ13から出力される内部アドレスを受け、その内部アドレスに応じて、カラムゲート回路32内のカラムゲートを選択駆動する。これにより、メモリセルアレイ21内の選択されたビット線が、カラムゲート回路32を介して、センスアンプ31と接続される。
【0031】
昇圧回路であるチャージポンプ(Charge pumps)回路38は、外部電源電圧を昇圧して書き込み用の電圧(たとえば、5V)や消去用の電圧(たとえば、10Vおよび−7V)を発生する。このチャージポンプ回路38で発生された書き込み用の5Vの電圧は、上記書き込み回路33に供給される。また、消去用の−7Vの電圧はメモリセルアレイ21に供給される。また、消去用の10Vの電圧(Vpp)はレギュレータ(Regulator)回路39に供給される。レギュレータ回路39は、たとえばDAコンバータ回路によって構成されている。このレギュレータ回路39は、上記チャージポンプ回路38で発生された電圧Vppから、データの書き込み時やデータの読み出し時にワード線に供給するための種々の電圧Vg−hontaiを生成する。このレギュレータ回路39で発生された電圧Vg−hontaiは、上記ロウデコーダ36を経由してメモリセルアレイ21内のワード線、つまり、本体セルのコントロールゲートに供給される。
【0032】
また、この四値フラッシュメモリには、ワード線またはビット線またはソース線またはメモリセルが形成されている半導体領域のいずれか、あるいは、これらのうちの複数に電圧を印加して、本体セルのデータを消去する消去回路(図示していない)が設けられている。
【0033】
また、この四値フラッシュメモリには、消去ベリファイ回路(図示していない)が設けられている。本実施形態の場合、消去ベリファイ回路は、所定の電圧(たとえば、Vr)を消去対象となる本体セルのワード線およびリファレンスセルのワード線に印加する。そして、選択された本体セルのセル電流とリファレンスセルのセル電流とを比較することによって、データの消去が終了したか否かを検出するように構成されている。
【0034】
また、この四値フラッシュメモリには、書き込みベリファイ回路(図示していない)が設けられている。本実施形態の場合、書き込みベリファイ回路は、所定の電圧(たとえば、Vr(PV1),Vr(PV2),Vsw2(PV3))を書き込み対象となる本体セルのワード線に印加する。また、所定の電圧(Vr(PV1,PV2,PV3))をリファレンスセルのワード線に印加する。そして、選択された本体セルのセル電流とリファレンスセルのセル電流とを比較することによって、データの書き込みが終了したか否かを検出するように構成されている。
【0035】
上記基準電流発生回路41は、複数のリファレンスセルを含み、各リファレンスセルに流れる電流をそれぞれ増幅するための電圧発生回路(増幅回路)を備えている。
【0036】
図2は、図1に示したメモリセルアレイ21を構成する不揮発性メモリセルの、素子断面構造を示すものである。図2において、P型半導体基板(P−substrate)21a内には、N型ウエル領域(N−well)21bが形成されている。さらに、このN型ウエル領域21b内には、P型ウエル領域(P−well)21cが形成されている。上記P型ウエル領域21c内には、n+ 型のソース領域21d,ドレイン領域21eが互いに離間して形成されている。そして、このソース領域21d,ドレイン領域21eの相互間のチャネル領域上には、絶縁膜21−1を介して、フローティングゲート(Floating gate)21fが形成されている。さらに、このフローティングゲート21f上には、絶縁膜21−2を介して、コントロールゲート(Control gate)21gが形成されている。
【0037】
また、上記P型半導体基板21aの表面部には、p+ 型領域からなるコンタクト領域21hが形成されている。また、上記N型ウエル領域21bの表面部には、n+ 型領域からなるコンタクト領域21iが形成されている。また、上記P型ウエル領域21cの表面部には、p+ 型領域からなるコンタクト領域21jが形成されている。
【0038】
本体セルの場合、動作時に、コントロールゲート21gにゲート電圧Vg−hontaiが供給される。また、ドレイン領域21eにはドレイン電圧Vdが供給され、ソース領域21dにはソース電圧Vsが供給される。さらに、上記コンタクト領域21i,21jには、ソース電圧Vsと同じ電圧が供給される。上記コンタクト領域21hには0Vの接地電位が供給される。
【0039】
本体セルは、フローティングゲート21fに蓄積される電子の量によって、データの“3”レベル、“2”レベル、“1”レベル、“0”レベルを記憶する。その場合、フローティングゲート21fは、記憶するセルデータのレベルに応じて、コントロールゲート21gとしきい値電圧が異なる。
【0040】
上記メモリセルアレイ21は、このような構成のメモリセルが複数設けられることによって構成されている。
【0041】
図3は、四値フラッシュメモリ(たとえば、NOR型)の構成の要部を示すものである。図3において、上記メモリセルアレイ21は、複数のメモリセル(本体セル)MCが行列状に配置されている。同一行に配置された複数の本体セルMCの各コントロールゲート(21g)は、複数のワード線WL0 〜WLn のうちの対応する1つのワード線に共通に接続されている。また、同一列に配置された複数の本体セルMCの各ドレイン領域(21e)は、複数のビット線BL0 〜BLk のうちの対応する1つのビット線に共通に接続されている。一般に、メモリセルアレイ21は複数のブロックに分割されている。同一ブロック内の複数の本体セルMCの各ソース領域(21d)は、複数のソース線(図示していない)のうちの対応する1つのソース線に共通に接続されている。各ビット線BL0 〜BLk は、複数の選択トランジスタST0 〜STk のうちの対応する1つの選択トランジスタを介して、上記センスアンプ31に接続されている。選択トランジスタST0 〜STk は、それぞれのゲートが、複数のカラム線COL0 〜COLm のうちの対応する1つのカラム線に接続されている。
【0042】
上記センスアンプ31は、たとえば、本体セルMCのセル電流Icellと3つのリファレンス電流Iref0,Iref1,Iref2とをそれぞれ比較するための3つの差動増幅器(第1,第2,第3のセンスアンプ)31−1,31−2,31−3を有している。このセンスアンプ31は、上記各差動増幅器31−1,31−2,31−3の出力D0 ,D1 ,D2 の論理演算によって、セルデータに対応する信号(2ビット)を発生する。
【0043】
本実施形態の場合、本体セルMCのセル電流Icellは、差動増幅器31−1,31−2,31−3の各反転入力端に供給される。上記差動増幅器31−1,31−2,31−3の各反転入力端へのセル電流Icellの供給は、p型MOSトランジスタ31a、および、n型MOSトランジスタからなるバイアストランジスタ31bを介して行われる。すなわち、差動増幅器31−1,31−2,31−3の各反転入力端は、p型MOSトランジスタ31aのゲートおよびドレイン領域に共通に接続されている。このp型MOSトランジスタ31aのソース領域には、電源Vccが接続されている。また、p型MOSトランジスタ31aのドレイン領域は、バイアストランジスタ31bのドレイン領域に接続されている。このバイアストランジスタ31bのゲートには、バイアス電源線BIASが接続されている。そして、このバイアストランジスタ31bのソース領域に、上記セルアレイ21内の各ビット線BL0 〜BLk につながる、上記選択トランジスタST0 〜STk の各ドレイン領域が共通に接続されている。
【0044】
一方、上記リファレンス電流Iref0,Iref1,Iref2は、p型MOSトランジスタ31−1a ,31−2a ,31−3a 、および、n型MOSトランジスタからなるバイアストランジスタ31−1b ,31−2b ,31−3b を介して、上記差動増幅器31−1,31−2,31−3のそれぞれの非反転入力端に供給される。すなわち、差動増幅器31−1の非反転入力端は、p型MOSトランジスタ31−1a のゲートおよびドレイン領域に接続されている。このp型MOSトランジスタ31−1a のソース領域には、電源Vccが接続されている。また、p型MOSトランジスタ31−1a のドレイン領域は、バイアストランジスタ31−1b のドレイン領域に接続されている。このバイアストランジスタ31−1b のゲートには、バイアス電源線BIASが接続されている。同様に、差動増幅器31−2の非反転入力端は、p型MOSトランジスタ31−2a のゲートおよびドレイン領域に接続されている。このp型MOSトランジスタ31−2a のソース領域には、電源Vccが接続されている。また、p型MOSトランジスタ31−2a のドレイン領域は、バイアストランジスタ31−2b のドレイン領域に接続されている。このバイアストランジスタ31−2b のゲートには、バイアス電源線BIASが接続されている。同様に、差動増幅器31−3の非反転入力端は、p型MOSトランジスタ31−3a のゲートおよびドレイン領域に接続されている。このp型MOSトランジスタ31−3a のソース領域には、電源Vccが接続されている。また、p型MOSトランジスタ31−3a のドレイン領域は、バイアストランジスタ31−3b のドレイン領域に接続されている。このバイアストランジスタ31−3b のゲートには、バイアス電源線BIASが接続されている。
【0045】
これらバイアストランジスタ31−1b ,31−2b ,31−3b の各ソース領域には、上記リファレンス電流Iref0,Iref1,Iref2が供給される。つまり、バイアストランジスタ31−1b ,31−2b ,31−3b に、リファレンス電流Iref0,Iref1,Iref2を発生させるための基準電流発生回路41が接続されている。
【0046】
基準電流発生回路41は、リファレンス電流Iref0,Iref1,Iref2をそれぞれ発生させるための発生回路41a,41b,41cを備えて構成されている。発生回路41a,41b,41cのそれぞれは、リファレンスカラムトランジスタ41a−1,41b−1,41c−1、リファレンストランジスタQNR0,QNR1,QNR2、および、電圧発生回路41a−3,41b−3,41c−3を有している。上記リファレンスカラムトランジスタ41a−1,41b−1,41c−1は、それぞれn型MOSトランジスタからなる。上記リファレンスカラムトランジスタ41a−1,41b−1,41c−1の各ドレイン領域が、上記センスアンプ31内のバイアストランジスタ31−1b ,31−2b ,31−3b の各ソース領域に接続されている。リファレンスカラムトランジスタ41a−1,41b−1,41c−1の各ゲートには、リファレンスカラム線RCOLが接続されている。上記リファレンストランジスタQNR0,QNR1,QNR2は、それぞれn型MOSトランジスタからなる。上記リファレンストランジスタQNR0,QNR1,QNR2の各ドレイン領域が、上記リファレンスカラムランジスタ41a−1,41b−1,41c−1の各ソース領域に接続されている。リファレンストランジスタQNR0,QNR1,QNR2の各ゲート(リファレンスワード線RWL0,RWL1,RWL2)には、上記電圧発生回路41a−3,41b−3,41c−3が接続されている。リファレンストランジスタQNR0,QNR1,QNR2の各ソース領域は、接地電位に接続されている。上記電圧発生回路41a−3,41b−3,41c−3は、それぞれ、リファレンストランジスタQNR0,QNR1,QNR2の各ゲートに印加される電圧を発生するものである。
【0047】
図4は、上記電圧発生回路41a−3,41b−3,41c−3の構成例を示すものである。ここでは、同図(a)〜(c)にそれぞれ示すように、電圧発生回路41a−3,41b−3,41c−3の構成は同一とし、各リファレンスセルRC0,RC1,RC2のしきい値電圧Vt0,Vt1,Vt2のみが異なるように構成した場合について説明する。
【0048】
図4(a)〜図4(c)において、WS0,WS1,WS2は、電流非変換p型MOSトランジスタPQa0,PQa1,PQa2のトランスコンダクタンスである。WV0,WV1,WV2は、ベリファイ(VFYB=L)時電流変換p型MOSトランジスタPQb0,PQb1,PQb2のトランスコンダクタンスである。WR0,WR1,WR2は、読み出し(RDB=L)時電流変換p型MOSトランジスタPQc0,PQc1,PQc2のトランスコンダクタンスである。WS0,WS1,WS2は、上記p型MOSトランジスタPQa0,PQa1,PQa2の各ソース電極に与えられる。このp型MOSトランジスタPQa0,PQa1,PQa2のゲートおよびドレイン領域には、それぞれ、n型MOSトランジスタからなるバイアストランジスタNQaを介して、リファレンスセルRC0,RC1,RC2のドレイン領域が接続されている。リファレンスセルRC0,RC1,RC2のコントロールゲートには、それぞれ、読み出し電圧に等しいゲート電圧Vreadが与えられる。リファレンスセルRC0,RC1,RC2の各ソース領域は、接地電位にそれぞれ接続されている。
【0049】
本実施形態の場合、リファレンスセル(第1のリファレンスセル)RC0のしきい値電圧はVt0であり、リファレンスセル(第2のリファレンスセル)RC1のしきい値電圧はVt1(Vt1>Vt0)であり、リファレンスセル(第3のリファレンスセル)RC2のしきい値電圧はVt2(Vt2>Vt1>Vt0)となっている。また、上記p型MOSトランジスタPQa0,PQa1,PQa2のゲートおよびドレイン領域には、それぞれ、p型MOSトランジスタPQb0,PQb1,PQb2,PQc0,PQc1,PQc2の各ゲートが接続されている。p型MOSトランジスタPQb0,PQb1,PQb2は、各ソース領域にWV0,WV1,WV2が供給される。p型MOSトランジスタPQb0,PQb1,PQb2の各ドレイン領域は、p型MOSトランジスタPQdの各ソース領域に接続されている。p型MOSトランジスタPQdの各ゲートは、ベリファイ信号線VFYBに接続されている。p型MOSトランジスタPQc0,PQc1,PQc2は、各ソース領域にWR0,WR1,WR2が供給される。p型MOSトランジスタPQc0,PQc1,PQc2の各ドレイン領域は、p型MOSトランジスタPQeのソース領域に接続されている。p型MOSトランジスタPQeの各ゲートは、読み出し信号線RDBに接続されている。p型MOSトランジスタPQd,PQeの各ドレイン領域は共通に接続されている。また、p型MOSトランジスタPQd,PQeの各ドレイン領域は、n型MOSトランジスタからなるバイアストランジスタNQbのドレイン領域、および、n型MOSトランジスタNQcのゲートに、それぞれ接続されている。バイアストランジスタNQbの各ソース領域は、n型MOSトランジスタNQcの各ドレイン領域に接続されている。n型MOSトランジスタNQcの各ソース領域は接地電位に接続され、各ゲートは上記リファレンストランジスタQNR0,QNR1,QNR2の各ゲートに接続されている。
【0050】
このような構成により、電圧発生回路41a−3,41b−3,41c−3からは、データの読み出し時およびベリファイ時に、リファレンスセルRC0,RC1,RC2のしきい値電圧Vt0,Vt1,Vt2に応じた出力がそれぞれ生成される。電圧発生回路41a−3,41b−3,41c−3からの出力は、各リファレンストランジスタQNR0,QNR1,QNR2にリファレンス電流Iref0,Iref1,Iref2を流すためのもので、リファレンストランジスタQNR0,QNR1,QNR2の各ゲート(リファレンスワード線RWL0,RWL1,RWL2)に与えられる。すなわち、データの読み出し時におけるリファレンス電流Iref0,Iref1,Iref2は、p型MOSトランジスタPQeがオン、p型MOSトランジスタPQdがオフとなって、WS0,WS1,WS2とWR0,WR1,WR2との比に応じてセル電流Irefcell0,Irefcell1,Irefcell2が増幅されることにより生成される。ベリファイ時におけるリファレンス電流Iref0,Iref1,Iref2は、p型MOSトランジスタPQdがオン、p型MOSトランジスタPQeがオフとなって、WS0,WS1,WS2とWV0,WV1,WV2との比に応じてセル電流Irefcell0,Irefcell1,Irefcell2が増幅されることにより生成される。
【0051】
ここで、リファレンスセルRC_iのしきい値電圧をVt_i、ゲート電圧Vr印加時のセル電流をIrefcell_i、WS_i:WR_i=1:a_i、WS_i:WV_i=1:b_iとする。すると、
となる。よって、Vt0<Vt1<Vt2のとき、b0/a0<b1/a1<b2/a2とすれば、たとえば図5に示すように、各ベリファイマージンIref_i_v(vはベリファイ時を示す),Iref_i_r(rは読み出し時を示す)がほぼ等しくなるような、a_i,b_iの組み合わせが存在する。
【0052】
本実施形態の場合、基準電流発生回路41は、少なくともリファレンスセルRC0と、このリファレンスセルRC0に流れるセル電流Irefcell0を増幅する電圧発生回路41a−3とを含んで構成されている。また、この基準電流発生回路41は、少なくとも上記リファレンスセルRC0のしきい値電圧Vt0よりも高いしきい値電圧Vt1とされたリファレンスセルRC1と、このリファレンスセルRC1に流れるセル電流Irefcell1を増幅する電圧発生回路41b−3とを含んで構成されている。さらに、この基準電流発生回路41は、少なくとも上記リファレンスセルRC0,RC1のしきい値電圧Vt0,Vt1よりも高いしきい値電圧Vt2とされたリファレンスセルRC2と、このリファレンスセルRC2に流れるセル電流Irefcell2を増幅する電圧発生回路41c−3とを含んで構成されている。そして、電圧発生回路41a−3における、データ読み出し時の電流の増幅率(a_i)に対する書き込みベリファイ時の電流の増幅率(b_i)の比である第1の電流増幅比は「1」よりも大きくなるように設定されている。また、電圧発生回路41b−3における、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第2の電流増幅比は「1」よりも大きくなるように設定されている。また、電圧発生回路41c−3における、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第3の電流増幅比は「1」よりも大きくなるように設定されている。
【0053】
図6は、リファレンス電流Irefに対するセル分布の一例を示すものである。ただし、vはベリファイ時を、rは読み出し時を示している。本実施形態の場合、状態“0”に対応するセル分布の下限はリファレンス電流Iref0vによって補償される。同様に、状態“1”に対応するセル分布の下限はリファレンス電流Iref1vによって補償される。同様に、状態“2”に対応するセル分布の下限はリファレンス電流Iref2vによって補償される。そして、リファレンス電流Iref0rは、状態“0”に対応するセル分布と状態“1”に対応するセル分布との間に位置する。また、リファレンス電流Iref1rは、状態“1”に対応するセル分布と状態“2”に対応するセル分布との間に位置する。さらに、リファレンス電流Iref2rは、状態“2”に対応するセル分布と状態“3”に対応するセル分布との間に位置する。
【0054】
図7は、各動作モードでのリファレンス電流Irefおよび本体セルMCのゲート電圧Vg−hontaiとリファレンスセルRCのゲート電圧Vg−refとを対比して示すものである。なお、過消去ベリファイOEV時とデータの書き込み状態“2”を規定するための書き込みベリファイ(PV3)時とにおけるリファレンス電流Irefは、Iref2rまたはIref2vを用いればよいことを示している。
【0055】
本実施形態の場合、たとえば、データの読み出し時(Readモード)において、リファレンス電流IrefはIref0r,Iref1r,Iref2r、本体セルMCのゲート電圧Vg−hontaiおよびリファレンスセルRCのゲート電圧Vg−refはそれぞれVr(=5.5V)となっている。また、たとえば消去ベリファイ時(EVモード)において、リファレンス電流IrefはIref0v、本体セルMCのゲート電圧Vg−hontaiおよびリファレンスセルRCのゲート電圧Vg−refはそれぞれVrとなっている。また、たとえば過消去ベリファイ時(OEVモード)において、リファレンス電流IrefはIref2r(または、Iref2v)、本体セルMCのゲート電圧Vg−hontaiはVsw1(=2V)、リファレンスセルRCのゲート電圧Vg−refはVrとなっている。また、たとえばデータの書き込み状態“0”を規定するための書き込みベリファイ時(PV1モード)において、リファレンス電流IrefはIref1v、本体セルMCのゲート電圧Vg−hontaiおよびリファレンスセルRCのゲート電圧Vg−refはそれぞれVrとなっている。また、たとえばデータの書き込み状態“1”を規定するための書き込みベリファイ時(PV2モード)において、リファレンス電流IrefはIref2v、本体セルMCのゲート電圧Vg−hontaiおよびリファレンスセルRCのゲート電圧Vg−refはそれぞれVrとなっている。さらに、たとえばデータの書き込み状態“2”を規定するための書き込みベリファイ時(PV3モード)において、リファレンス電流IrefはIref2r(または、Iref2v)、本体セルMCのゲート電圧Vg−hontaiはVsw2(=6.5V)、リファレンスセルRCのゲート電圧Vg−refはVrとなっている。
【0056】
簡単のため、a_iはすべて「1」を用いるのが望ましい。その他の値でももちろん可能である。a_iがすべて「1」で、Iref_i_v−Iref_i_r=I0としたい場合には、図6の特性図をもとに、
(b_i−1)gm(Vr−Vt_i)=I0
すなわち、
b_i=1+I0/gm/(Vr−Vt_i)…(2)
と設定すれば、各分布のベリファイマージンを一定にできる。ただし、gmはセル電流Irefcell_iのトランスコンダクタンスである。
【0057】
また、リファレンスセルRC_iのしきい値電圧Vt_iを、それぞれ、書き込み時と消去時とで調整すれば、上記式(2)により、ベリファイマージンを保証することができる。
【0058】
上記したように、読み出し時のリファレンス電流Iref_rとベリファイ時のリファレンス電流Iref_vとを、同じリファレンスセルRC_iからレベルに応じた変換率(電流比)にもとづいて発生させるようにしている。これにより、ベリファイマージンを安定に保証できる。また、異なる分布のセルのベリファイマージンは、上記変換率をリファレンスセルRC_iごとに設定するようにしている。このため、どの分布のセルに対しても一定のベリファイマージンを保証できる。
【0059】
特に、1つのリファレンスセルによって2つのリファレンス電流を発生できるようになる。その結果、リファレンスセルの個数の削減が可能となり、メモリの小型化にとっても有用である。
【0060】
なお、上述した実施形態においては、基準電流発生回路におけるリファレンスセルを3つとした場合(図4参照)について説明した。これに限らず、たとえば2つのリファレンスセルにより構成することも可能である。すなわち、図8は、四値フラッシュメモリにおいて、リファレンスセルを2つとした場合の電圧発生回路の構成例を示すものである。ここでは、リファレンストランジスタQNR2のゲート(RWL2)に印加される電圧を発生させるための電圧発生回路の、リファレンスセルを省略するようにした場合について説明する。
【0061】
この例において、たとえば電圧発生回路41c−3’は、電圧発生回路41b−3のバイアス電圧PBIASをもとに、リファレンス電流Iref2を発生させるように構成されている。こうして、リファレンスセルRC_iの数を減らし、回路の構成を簡略化している。
【0062】
この例の場合、Vt0<Vt1のとき、b0/a0<b1/a1<b2/a2,b1>b2,a1>a2を満たすようなパラメータ設定がなされる。すなわち、電圧発生回路41a−3における、データ読み出し時の電流の増幅率(a_i)に対する書き込みベリファイ時の電流の増幅率(b_i)の比である第1の電流増幅比は「1」よりも大きくなるように設定されている。また、電圧発生回路41b−3,41c−3’における、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第2の電流増幅比は「1」よりも大きく、しかも、第1の電流増幅比が第2の電流増幅比よりも小さくなるように設定されている。
【0063】
なお、上記した構成におけるVg−Icell特性を図9に示している。また、図10は、上記のような構成において、各動作モードでのリファレンス電流Irefおよびゲート電圧Vg−hontai,Vg−refを対比して示すものである。
【0064】
(第2の実施形態)
図11は、本発明の第2の実施形態にしたがった、四値フラッシュメモリにおける構成の要部(センスアンプおよび基準電流発生回路の詳細)を示すものである。ここでは、2つの差動増幅器を有して、センスアンプを構成するようにした場合について説明する。
【0065】
図11に示すように、センスアンプ31’は、2つの差動増幅器31−1,31−2、ラッチ(Latch)回路51a、インバータ回路51b、および、2つのアンド回路51c,51dを含んでいる。上記差動増幅器31−1,31−2の各反転入力端には、それぞれ、抵抗素子Rraを介して電源Vccが接続されるとともに、本体セルMCのセル電流Icellが供給されるようになっている。上記差動増幅器31−1の非反転入力端には基準電流発生回路41’が接続されて、発生回路(Iref変換回路)41b’からのリファレンス電流Iref1が供給されるようになっている。上記差動増幅器31−2の非反転入力端には基準電流発生回路41’が接続されて、発生回路(Iref変換回路)41a’からのリファレンス電流Iref0、または、発生回路(Iref変換回路)41c’からのリファレンス電流Iref2が供給されるようになっている。
【0066】
ラッチ回路51aは、上記差動増幅器31−1の出力D0 をラッチするもので、そのラッチ信号を上記インバータ回路51bおよび上記アンド回路51cに出力するようになっている。アンド回路51cは、上記ラッチ信号と制御信号2ndcolとから、リファレンス選択信号RCOL0 を生成するものである。このリファレンス選択信号RCOL0 は、上記発生回路41a’のリファレンスカラムトランジスタ41a−1のゲートに供給されるようになっている。アンド回路51dは、上記ラッチ回路51aから出力され、上記インバータ回路51bによって反転された、上記ラッチ信号の反転信号と制御信号2ndcolとから、リファレンス選択信号RCOL2 を生成するものである。このリファレンス選択信号RCOL2 は、上記発生回路41c’のリファレンスカラムトランジスタ41c−1のゲートに供給されるようになっている。
【0067】
本実施形態の場合、上記各発生回路41a’,41b’,41c’はほぼ同一の構成とされ、それぞれ、リファレンスセルRC0,RC1,RC2のしきい値電圧Vt0,Vt1,Vt2のみが異なるように構成された上記電圧発生回路41a−3,41b−3,41c−3(たとえば、図4参照)、および、電源Vccに接続された抵抗素子Rrbを含んでいる。
【0068】
リファレンス選択信号RCOL0 ,RCOL1 ,RCOL2 のうち、リファレンス選択信号RCOL1 は常に活性状態(Highレベル)となる。このリファレンス選択信号RCOL1 は、上記発生回路41b’のリファレンスカラムトランジスタ41b−1のゲートに供給されるようになっている。リファレンス選択信号RCOL0 ,RCOL2 は、上記差動増幅器31−1の出力D0 の論理に応じていずれか一方が活性状態となる。なお、上記差動増幅器31−1の出力D0 は、4つのしきい値電圧レベルの上二つまたは下二つのどちらかを示す。また、上記差動増幅器31−2の出力D1 は、上二つの電圧レベルの高/低または下二つの電圧レベルの高/低を示す。
【0069】
このような構成によれば、差動増幅器の個数を減らすことができるので、第1の実施形態の場合よりも回路面積の削減が可能である。しかも、差動増幅器31−1の出力D0 と差動増幅器31−2の出力D1 とを異なるアドレスの別のI/O端子に割り付け、出力D0 ,出力D1 の順に出力させるようにする。このような仕様とすることによって、アクセス時間が大きく遅れるのを抑えることが可能である。
【0070】
図12は、図11に示した構成における動作波形を示すものである。なお、図12(a)はデータ“11(実線)”,“10(破線)”のときの動作波形図であり、図12(b)はデータ“01(実線)”,“00(破線)”のときの動作波形図である。
【0071】
図12(a)に示すように、たとえば時刻T0において、選択されたワード線WLおよびリファレンスワード線RWLの電位とリファレンス選択信号RCOL1 とがハイ(High)レベルになる。すると、差動増幅器31−1により、選択された本体セル(以下、選択セル)MCのセル電流Icellが、発生回路41b’からのリファレンス電流Iref1と比較される。選択セルMCのセル電流Icellが上記リファレンス電流Iref1よりも大きい場合、差動増幅器31−1の出力D0 がハイレベルになる(時刻T1)。これにより、制御信号2ndcolに同期して、アンド回路51cの出力(RCOL0 )がハイレベルになる(時刻T2)。
【0072】
これに対し、図12(b)に示すように、たとえば選択セルMCのセル電流Icellが上記リファレンス電流Iref1よりも小さい場合、差動増幅器31−2の出力D1 がロウ(Low)レベルになる(時刻T1)。これにより、制御信号2ndcolに同期して、アンド回路51dの出力(RCOL2 )がハイレベルになる(時刻T2)。
【0073】
この例の場合、差動増幅器31−1の出力D0 および差動増幅器31−2の出力D1 は、それぞれの大小関係に応じて、4つの状態、つまり、“00”,“01”,“10”,“11”のいずれかになる。すなわち、差動増幅器31−1の出力D0 は、たとえば、出力D0 が決まった時点で、センスアンプ31’の外部に出力される。一方、選択セルMCのセル電流Icellは、差動増幅器31−2により、リファレンス電流Iref0またはリファレンス電流Iref2と比較される。この差動増幅器31−2の出力D1 は、たとえば、出力D1 が決まった時点で、出力D0 に引き続いて外部に出力される。このようにして、4つのレベルを有する、四値フラッシュメモリのデータ読み出しが行われる。
【0074】
書き込みデータが“00”の場合の書き込みベリファイ動作は、本体セルMCのセル電流Icellを、リファレンス電流Iref2を増幅した電流と比較する。そして、セル電流Icellがリファレンス電流Iref2よりも小さくなった時点で、追加の書き込みデータを“11”に変える。書き込みデータが“01”の場合の書き込みベリファイ動作は、本体セルMCのセル電流Icellを、リファレンス電流Iref1を増幅した電流と比較する。そして、セル電流Icellがリファレンス電流Iref1よりも小さくなった時点で、追加の書き込みデータを“11”に変える。書き込みデータが“10”の場合の書き込みベリファイ動作は、本体セルMCのセル電流Icellを、リファレンス電流Iref0を増幅した電流と比較する。そして、セル電流Icellがリファレンス電流Iref0よりも小さくなった時点で、追加の書き込みデータを“11”に変える。
【0075】
このようにして、データ読み出し時の電流および書き込みベリファイ時の電流の増幅率を変えることにより、ベリファイマージンの確保が可能となる。
【0076】
図13は、図11に示した基準電流発生回路(Iref変換回路)の他の構成例を示すものである。ここでは、図11に示した発生回路41b’を例に、消去ベリファイ動作のための消去ベリファイ用制御回路を付加するようにした場合について説明する。
【0077】
発生回路41b’’において、消去ベリファイ用制御回路61は、消去ベリファイ時のリファレンス電流を通常のデータ読み出し時のリファレンス電流よりも低減させるためのもので、3つのn型MOSトランジスタNQ1,NQ2,NQ3を有している。すなわち、n型MOSトランジスタNQ1のドレイン領域は、p型MOSトランジスタPQdのドレイン領域、p型MOSトランジスタPQeのドレイン領域、バイアストランジスタNQbのドレイン領域、n型MOSトランジスタNQcのゲート、および、n型MOSトランジスタNQ1のゲートに接続されている。n型MOSトランジスタNQ1のゲートにはバイアス電源線BIASが接続され、ソース領域にはn型MOSトランジスタNQ2のドレイン領域が接続されている。n型MOSトランジスタNQ2のゲートにはEVモード信号線が接続され、ソース領域にはn型MOSトランジスタNQ3のドレイン領域が接続されている。n型MOSトランジスタNQ3のソース領域は接地電位に接続されている。
【0078】
この例の場合、リファレンス電流の大きさが、消去ベリファイ(EV=High,RDB=Low)時に最小値となり、書き込みベリファイ時に最大値となり、データ読み出し時にそれらの中間値となるように、各トランジスタのサイズが設定されている。このような構成によれば、消去ベリファイ時のリファレンス電流を減らすことが可能となる。発生回路における電流変換比は、ベリファイマージンに対する重要なパラメータである。したがって、すべてのトランジスタを同一サイズとし、その個数によって、つまり、ゲート長やゲート幅が同一とされたトランジスタの個数によって、電流変換比を調整できるようにするのが望ましい。
【0079】
(第3の実施形態)
図14は、本発明の第3の実施形態にしたがった、四値フラッシュメモリにおける構成の要部(センスアンプおよび基準電流発生回路の詳細)を示すものである。ここでは、1つの差動増幅器を有して、センスアンプを構成するようにした場合について説明する。
【0080】
図14に示すように、センスアンプ31’’は、差動増幅器31−1、ラッチ回路51a,51e、インバータ回路51b、および、2つのアンド回路51c,51dを含んでいる。上記差動増幅器31−1の反転入力端には、抵抗素子Rraを介して電源Vccが接続されるとともに、本体セルMCのセル電流Icellが供給されるようになっている。上記差動増幅器31−1の非反転入力端には基準電流発生回路41’’が接続されて、発生回路(Iref変換回路)41b’,41a’,41c’からのリファレンス電流Iref1,Iref0,Iref2のいずれか一つが供給されるようになっている。
【0081】
ラッチ回路51aは、センスアンプ31’’の出力Doutとなる上記差動増幅器31−1の出力を、ラッチ制御信号Lat0 に応じてラッチするもので、そのラッチ信号を出力D0 として出力するようになっている。また、ラッチ回路51aのラッチ信号は、上記インバータ回路51bおよび上記アンド回路51cに出力されるようになっている。アンド回路51cは、上記ラッチ回路51aからのラッチ信号と制御信号2ndcolとから、リファレンス選択信号RCOL0 を生成するものである。このリファレンス選択信号RCOL0 は、上記発生回路41a’のリファレンスカラムトランジスタ41a−1のゲートに供給されるようになっている。アンド回路51dは、上記ラッチ回路51aから出力され、上記インバータ回路51bによって反転された、上記ラッチ信号の反転信号と制御信号2ndcolとから、リファレンス選択信号RCOL2 を生成するものである。このリファレンス選択信号RCOL2 は、上記発生回路41c’のリファレンスカラムトランジスタ41c−1のゲートに供給されるようになっている。ラッチ回路51eは、上記差動増幅器31−1の出力(Dout)をラッチ制御信号Lat1 に応じてラッチするもので、そのラッチ信号を出力D1 として出力するようになっている。
【0082】
リファレンス選択信号RCOL0 ,RCOL1 ,RCOL2 のうち、リファレンス選択信号RCOL1 は常に活性状態(ハイレベル)となる。このリファレンス選択信号RCOL1 は、バッファ回路52への制御信号1stcolの供給に応じて、上記発生回路41b’のリファレンスカラムトランジスタ41b−1のゲートに供給されるようになっている。リファレンス選択信号RCOL0 ,RCOL2 は、上記ラッチ回路51aの出力D0 の論理に応じていずれか一方が活性状態となる。なお、上記ラッチ回路51aの出力D0 は、4つのしきい値電圧レベルの上二つまたは下二つのどちらかを示す。また、上記ラッチ回路51eの出力D1 は、上二つの電圧レベルの高/低または下二つの電圧レベルの高/低を示す。
【0083】
このような構成によれば、差動増幅器の個数をさらに減らすことができるので、第2の実施形態の場合よりも回路面積の削減の効果が大きい。しかも、ラッチ回路51aの出力D0 とラッチ回路51eの出力D1 とを異なるアドレスの別のI/O端子に割り付け、出力D0 ,出力D1 の順に出力させるようにする。このような仕様とすることによって、アクセス時間が大きく遅れるのを抑えることが可能である。
【0084】
図15は、図14に示した構成における動作波形を示すものである。なお、図15(a)はデータ“11(実線)”,“10(破線)”のときの動作波形図であり、図15(b)はデータ“01(実線)”,“00(破線)”のときの動作波形図である。
【0085】
図15(a)に示すように、たとえば時刻T0において、選択されたワード線WLおよびリファレンスワード線RWLの電位とリファレンス選択信号RCOL1 とがハイレベルになる。すると、差動増幅器31−1により、選択された本体セル(以下、選択セル)MCのセル電流Icellが、発生回路41b’からのリファレンス電流Iref1と比較される。選択セルMCのセル電流Icellが上記リファレンス電流Iref1よりも大きい場合、差動増幅器31−1の出力がハイレベルになる。この差動増幅器31−1の出力は、ラッチ制御信号Lat0 の立ち下がりで、ラッチ回路51aにラッチされる(時刻T2の直前)。これにより、制御信号2ndcolに同期して、アンド回路51cの出力(RCOL0 )がハイレベルになる。すると、差動増幅器31−1の出力が、ラッチ制御信号Lat1 の立ち下がりで、ラッチ回路51eにラッチされる(時刻T3)。
【0086】
これに対し、図15(b)に示すように、たとえば選択セルMCのセル電流Icellが上記リファレンス電流Iref1よりも小さい場合、差動増幅器31−1の出力がロウレベルになる。この差動増幅器31−1の出力は、ラッチ制御信号Lat0 の立ち下がりで、ラッチ回路51aにラッチされる(時刻T2の直前)。これにより、制御信号2ndcolに同期して、アンド回路51dの出力(RCOL2 )がハイレベルになる。すると、差動増幅器31−1の出力が、ラッチ制御信号Lat1 の立ち下がりで、ラッチ回路51eにラッチされる(時刻T3)。
【0087】
このような構成とした場合においても、四値フラッシュメモリのデータ読み出し動作、書き込みベリファイ動作、および、消去ベリファイ動作を、上述した第2の実施形態の場合と同様に実施することができる。
【0088】
なお、上記した各実施形態においては、いずれも四値フラッシュメモリに適用した場合について説明した。これに限らず、たとえば二値フラッシュメモリにも同様に適用できる。二値フラッシュメモリに適用した場合には、消去ベリファイ電圧Vevを発生させるための回路が不要となる。その分だけ、二値フラッシュメモリの小型化が可能である。
【0089】
その他、本発明は、上記(各)実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記(各)実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、(各)実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題(の少なくとも一つ)が解決でき、発明の効果の欄で述べられている効果(の少なくとも一つ)が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。
【0090】
【発明の効果】
以上、詳述したようにこの発明によれば、ベリファイマージンを安定に保証でき、読み出しマージンの減少を防止することが可能な不揮発性半導体メモリを提供できる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態にしたがった四値フラッシュメモリの構成例を示すブロック図。
【図2】図1の四値フラッシュメモリにおいて、メモリセルの素子構造を模式的に示す断面図。
【図3】図1の四値フラッシュメモリにおける構成の要部(センスアンプおよび基準電流発生回路の詳細)を示す回路図。
【図4】図3の基準電流発生回路における電圧発生回路の構成例を示す回路図。
【図5】電圧発生回路を図4の構成とした場合を例に、四値フラッシュメモリのVg−Icell特性を示す図。
【図6】図1の四値フラッシュメモリにおいて、リファレンス電流に対するセル分布の一例を示す図。
【図7】電圧発生回路を図4の構成とした場合を例に、各動作モードにおけるリファレンス電流とゲート電圧とを対比して示す図。
【図8】電圧発生回路の他の構成例を示す回路図。
【図9】電圧発生回路を図8の構成とした場合を例に、四値フラッシュメモリのVg−Icell特性を示す図。
【図10】電圧発生回路を図8の構成とした場合を例に、各動作モードにおけるリファレンス電流とゲート電圧とを対比して示す図。
【図11】本発明の第2の実施形態にしたがった、四値フラッシュメモリにおける構成の要部(センスアンプおよび基準電流発生回路の詳細)を示す回路図。
【図12】センスアンプおよび基準電流発生回路を図11の構成とした場合の動作波形を示す図。
【図13】図11の基準電流発生回路の他の構成例を示す回路図。
【図14】本発明の第3の実施形態にしたがった、四値フラッシュメモリにおける構成の要部(センスアンプおよび基準電流発生回路の詳細)を示す回路図。
【図15】センスアンプおよび基準電流発生回路を図14の構成とした場合の動作波形を示す図。
【図16】従来技術とその問題点を説明するために、二値フラッシュメモリの構成の要部を示す回路図。
【図17】図16の二値フラッシュメモリにおけるVg−Icell特性を示す図。
【図18】図16の二値フラッシュメモリにおいて、各動作モードにおけるゲート電圧を対比して示す図。
【図19】図16の二値フラッシュメモリにおいて、ゲート電圧に対するセル分布の一例を示す図。
【符号の説明】
11…アドレスラッチ、12…アドレスカウンタ、13…アドレスバッファ、14…IOバッファ、15…データラッチ、21…メモリセルアレイ、21a…P型半導体基板、21b…N型ウエル領域、21c…P型ウエル領域、21d…ソース領域、21e…ドレイン領域、21f…フローティングゲート、21g…コントロールゲート、21h,21i,21j…コンタクト領域、31,31’,31’’…センスアンプ、31−1,31−2,31−3…差動増幅器、31−1a ,31−2a ,31−3a …p型MOSトランジスタ、31−1b ,31−2b ,31−3b …バイアストランジスタ(n型MOSトランジスタ)、31a…p型MOSトランジスタ、31b…バイアストランジスタ(n型MOSトランジスタ)、32…カラムゲート回路、33…書き込み回路、34…コマンドレジスタ、35…コントローラ、36…ロウデコーダ、37…カラムデコーダ、38…チャージポンプ回路、39…レギュレータ回路、41,41’,41’’…基準電流発生回路、41a,41a’,41b,41b’,41b’’,41c,41c’…発生回路、41a−1,41b−1,41c−1…リファレンスカラムトランジスタ(n型MOSトランジスタ)、41a−3,41b−3,41c−3(41c−3’)…電圧発生回路、51a,51e…ラッチ回路、51b…インバータ回路、51c,51d…アンド回路、52…バッファ回路、61…消去ベリファイ用制御回路、MC…メモリセル(本体セル)、WL,WL0 〜WLn …ワード線、BL0 〜BLk …ビット線、ST0 〜STk …選択トランジスタ、COL0 〜COLm …カラム線、Icell…セル電流、Iref0,Iref1,Iref2…リファレンス電流、Vcc…電源、BIAS…バイアス電源線、PBIAS…バイアス電圧、QNR0,QNR1,QNR2…リファレンストランジスタ(n型MOSトランジスタ)、RCOL…リファレンスカラム線、RCOL0 ,RCOL1 ,RCOL2 …リファレンス選択信号、RWL,RWL0,RWL1,RWL2…リファレンスワード線、RC0,RC1,RC2…リファレンスセル、PQa0,PQa1,PQa2…電流非変換p型MOSトランジスタ、PQb0,PQb1,PQb2…ベリファイ時電流変換p型MOSトランジスタ、PQc0,PQc1,PQc2…読み出し時電流変換p型MOSトランジスタ、Irefcell0,Irefcell1,Irefcell2…セル電流、NQa,NQb…バイアストランジスタ(n型MOSトランジスタ)、NQc…n型MOSトランジスタ、NQ1,NQ2,NQ3…n型MOSトランジスタ、PQd,PQe…p型MOSトランジスタ、VFYB…ベリファイ信号線、RDB…読み出し信号線、Rra,Rrb…抵抗素子、1stcol,2ndcol…制御信号、Lat0 ,Lat1 …ラッチ制御信号。
Claims (21)
- ゲート、ドレインおよびソースを有し、しきい値電圧レベルに応じたデータを保持する複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルの各ゲートにそれぞれ接続された複数のワード線と、
前記複数の不揮発性メモリセルの各ドレインにそれぞれ接続された複数のビット線と、
前記複数の不揮発性メモリセルの各ソースにそれぞれ接続された複数のソース線と、
基準電流を発生する基準電流発生回路と、
前記基準電流と前記複数の不揮発性メモリセルの中から選択された複数の不揮発性メモリセルを流れる電流とを比較し、前記選択された複数の不揮発性メモリセルによってそれぞれ保持されたデータを読み出すセンスアンプと
を具備し、
前記基準電流発生回路は、少なくとも1つのリファレンスセルと、そのリファレンスセルに流れる電流を増幅する増幅回路とを含み、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比が1よりも大きいことを特徴とする不揮発性半導体メモリ。 - 前記少なくとも1つのリファレンスセルのゲート電圧は、前記データ読み出し時に、前記選択された不揮発性メモリセルにつながるワード線に印加される電圧に等しいことを特徴とする請求項1に記載の不揮発性半導体メモリ。
- 前記書き込みベリファイ時の書き込みベリファイ電圧は、前記データ読み出し時に、前記選択された不揮発性メモリセルにつながるワード線に印加される電圧に等しいことを特徴とする請求項1に記載の不揮発性半導体メモリ。
- ゲート、ドレインおよびソースを有し、しきい値電圧レベルに応じた三つ以上の多値レベルを保持する複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルの各ゲートにそれぞれ接続された複数のワード線と、
前記複数の不揮発性メモリセルの各ドレインにそれぞれ接続された複数のビット線と、
前記複数の不揮発性メモリセルの各ソースにそれぞれ接続された複数のソース線と、
少なくとも第1および第2の基準電流を発生する基準電流発生回路と、
前記第1の基準電流と前記複数の不揮発性メモリセルの中から選択された一つの不揮発性メモリセルを流れる電流とを比較し、前記選択された一つの不揮発性メモリセルに保持された多値レベルに応じた信号を読み出す第1のセンスアンプと、
前記第2の基準電流と前記複数の不揮発性メモリセルの中から選択された一つの不揮発性メモリセルを流れる電流とを比較し、前記選択された一つの不揮発性メモリセルに保持された多値レベルに応じた信号を読み出す第2のセンスアンプと
を具備し、
前記基準電流発生回路は、少なくとも第1のリファレンスセルと、この第1のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第2のリファレンスセル、および、前記第1のリファレンスセルに流れる電流を増幅する第1の増幅回路と、前記第2のリファレンスセルに流れる電流を増幅する第2の増幅回路とを含み、前記第1の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第1の電流増幅比が1よりも大きく、前記第2の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第2の電流増幅比が1よりも大きく、前記第1の電流増幅比が前記第2の電流増幅比よりも小さいことを特徴とする不揮発性半導体メモリ。 - 前記第1および第2のリファレンスセルの各ゲート電圧は、前記データ読み出し時に、前記選択された一つの不揮発性メモリセルにつながるワード線に印加される電圧に等しいことを特徴とする請求項4に記載の不揮発性半導体メモリ。
- 前記書き込みベリファイ時に、前記選択された一つの不揮発性メモリセルにつながるワード線に印加される電圧は、前記データ読み出し時に、前記選択された一つの不揮発性メモリセルにつながるワード線に印加される電圧に等しいことを特徴とする請求項4に記載の不揮発性半導体メモリ。
- 前記基準電流発生回路は、さらに、第3の基準電流を発生するための、前記第2のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第3のリファレンスセル、および、前記第3のリファレンスセルに流れる電流を増幅する第3の増幅回路を含むことを特徴とする請求項4に記載の不揮発性半導体メモリ。
- 前記第1の増幅回路は前記第1のリファレンスセルを含み、
第1の電流非変換p型MOSトランジスタの第1のトランスコンダクタンスと第1の読み出し時電流変換p型MOSトランジスタの第2のトランスコンダクタンスとの比が1:a0で、
前記第1の電流非変換p型MOSトランジスタの前記第1のトランスコンダクタンスと第1のベリファイ時電流変換p型MOSトランジスタの第3のトランスコンダクタンスとの比が1:b0で、
前記第1のリファレンスセルのしきい値電圧をVt0、ゲート電圧(Vr)印加時のセル電流をIrefcell0とすると、
データ読み出し時の前記第1の基準電流(Iref0)はa0×Irefcell0によって、
書き込みベリファイ時の前記第1の基準電流(Iref0)はb0×Irefcell0によって、
前記第2の増幅回路は前記第2のリファレンスセルを含み、
第2の電流非変換p型MOSトランジスタの第4のトランスコンダクタンスと第2の読み出し時電流変換p型MOSトランジスタの第5のトランスコンダクタンスとの比が1:a1で、
前記第2の電流非変換p型MOSトランジスタの前記第4のトランスコンダクタンスと第2のベリファイ時電流変換p型MOSトランジスタの第6のトランスコンダクタンスとの比が1:b1で、
前記第2のリファレンスセルのしきい値電圧をVt1(Vt1>Vt0)、ゲート電圧(Vr)印加時のセル電流をIrefcell1とすると、
データ読み出し時の前記第2の基準電流(Iref1)はa1×Irefcell1によって、
書き込みベリファイ時の前記第2の基準電流(Iref1)はb1×Irefcell1によって、
前記第3の増幅回路は前記第3のリファレンスセルを含み、
第3の電流非変換p型MOSトランジスタの第7のトランスコンダクタンスと第3の読み出し時電流変換p型MOSトランジスタの第8のトランスコンダクタンスとの比が1:a2で、
前記第3の電流非変換p型MOSトランジスタの前記第7のトランスコンダクタンスと第3のベリファイ時電流変換p型MOSトランジスタの第9のトランスコンダクタンスとの比が1:b2で、
前記第3のリファレンスセルのしきい値電圧をVt2(Vt2>Vt1>Vt0)、ゲート電圧(Vr)印加時のセル電流をIrefcell2とすると、
データ読み出し時の前記第3の基準電流(Iref2)はa2×Irefcell2によって、
書き込みベリファイ時の前記第3の基準電流(Iref2)はb2×Irefcell2によって、
それぞれ与えられることを特徴とする請求項7に記載の不揮発性半導体メモリ。 - 前記第3の基準電流と前記複数の不揮発性メモリセルから前記複数のビット線にそれぞれ流れる電流とを比較し、前記複数の不揮発性メモリセルによってそれぞれ保持された多値レベルに応じた信号を読み出す第3のセンスアンプを、さらに備えることを特徴とする請求項7に記載の不揮発性半導体メモリ。
- 前記基準電流発生回路は、さらに、第3の基準電流を発生するための、前記第2のリファレンスセルに流れる電流を増幅する第3の増幅回路を含むことを特徴とする請求項4に記載の不揮発性半導体メモリ。
- 前記第1の増幅回路は前記第1のリファレンスセルを含み、
第1の電流非変換p型MOSトランジスタの第1のトランスコンダクタンスと第1の読み出し時電流変換p型MOSトランジスタの第2のトランスコンダクタンスとの比が1:a0で、
前記第1の電流非変換p型MOSトランジスタの前記第1のトランスコンダクタンスと第1のベリファイ時電流変換p型MOSトランジスタの第3のトランスコンダクタンスとの比が1:b0で、
前記第1のリファレンスセルのしきい値電圧をVt0、ゲート電圧(Vr)印加時のセル電流をIrefcell0とすると、
データ読み出し時の前記第1の基準電流(Iref0)はa0×Irefcell0によって、
書き込みベリファイ時の前記第1の基準電流(Iref0)はb0×Irefcell0によって、
前記第2の増幅回路は前記第2のリファレンスセルを含み、
第2の電流非変換p型MOSトランジスタの第4のトランスコンダクタンスと第2の読み出し時電流変換p型MOSトランジスタの第5のトランスコンダクタンスとの比が1:a1で、
前記第2の電流非変換p型MOSトランジスタの前記第4のトランスコンダクタンスと第2のベリファイ時電流変換p型MOSトランジスタの第6のトランスコンダクタンスとの比が1:b1で、
前記第2のリファレンスセルのしきい値電圧をVt1(Vt1>Vt0)、ゲート電圧(Vr)印加時のセル電流をIrefcell1とすると、
データ読み出し時の前記第2の基準電流(Iref1)はa1×Irefcell1によって、
書き込みベリファイ時の前記第2の基準電流(Iref1)はb1×Irefcell1によって、
前記第3の増幅回路は前記第2のリファレンスセルを含み、
第2の電流非変換p型MOSトランジスタの第4のトランスコンダクタンスと第3の読み出し時電流変換p型MOSトランジスタの第7のトランスコンダクタンスとの比が1:a2で、
前記第2の電流非変換p型MOSトランジスタの前記第4のトランスコンダクタンスと第3のベリファイ時電流変換p型MOSトランジスタの第8のトランスコンダクタンスとの比が1:b2で、
前記第2のリファレンスセルのしきい値電圧をVt1、ゲート電圧(Vr)印加時のセル電流をIrefcell1とすると、
データ読み出し時の前記第3の基準電流(Iref2)はa2×Irefcell1によって、
書き込みベリファイ時の前記第3の基準電流(Iref2)はb2×Irefcell1によって、
それぞれ与えられることを特徴とする請求項10に記載の不揮発性半導体メモリ。 - 前記第3の基準電流と前記複数の不揮発性メモリセルの中から選択された一つの不揮発性メモリセルを流れる電流とを比較し、前記選択された一つの不揮発性メモリセルに保持された多値レベルに応じた信号を読み出す第3のセンスアンプを、さらに備えることを特徴とする請求項10に記載の不揮発性半導体メモリ。
- ゲート、ドレインおよびソースを有し、しきい値電圧レベルに応じた三つ以上の多値レベルを保持する複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルの各ゲートにそれぞれ接続された複数のワード線と、
前記複数の不揮発性メモリセルの各ドレインにそれぞれ接続された複数のビット線と、
前記複数の不揮発性メモリセルの各ソースにそれぞれ接続された複数のソース線と、
選択的に、少なくとも第1または第2の基準電流を出力する基準電流発生回路と、
前記基準電流発生回路の出力電流と前記複数の不揮発性メモリセルの中から選択された不揮発性メモリセルに流れるセル電流とを比較し、そのセル電流を増幅して出力するセンスアンプと
を具備し、
前記基準電流発生回路は、少なくとも第1のリファレンスセルと、この第1のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第2のリファレンスセル、および、前記第1のリファレンスセルに流れる電流を増幅する第1の増幅回路と、前記第2のリファレンスセルに流れる電流を増幅する第2の増幅回路とを含み、前記第1の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第1の電流増幅比が1よりも大きく、前記第2の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第2の電流増幅比が1よりも大きく、前記第1の電流増幅比が前記第2の電流増幅比よりも小さいことを特徴とする不揮発性半導体メモリ。 - 前記基準電流発生回路は、さらに、第3の基準電流を発生するための、前記第2のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第3のリファレンスセル、および、前記第3のリファレンスセルに流れる電流を増幅する第3の増幅回路を含むことを特徴とする請求項13に記載の不揮発性半導体メモリ。
- 前記第1の増幅回路は前記第1のリファレンスセルを含み、
第1の電流非変換p型MOSトランジスタの第1のトランスコンダクタンスと第1の読み出し時電流変換p型MOSトランジスタの第2のトランスコンダクタンスとの比が1:a0で、
前記第1の電流非変換p型MOSトランジスタの前記第1のトランスコンダクタンスと第1のベリファイ時電流変換p型MOSトランジスタの第3のトランスコンダクタンスとの比が1:b0で、
前記第1のリファレンスセルのしきい値電圧をVt0、ゲート電圧(Vr)印加時のセル電流をIrefcell0とすると、
データ読み出し時の前記第1の基準電流(Iref0)はa0×Irefcell0によって、
書き込みベリファイ時の前記第1の基準電流(Iref0)はb0×Irefcell0によって、
前記第2の増幅回路は前記第2のリファレンスセルを含み、
第2の電流非変換p型MOSトランジスタの第4のトランスコンダクタンスと第2の読み出し時電流変換p型MOSトランジスタの第5のトランスコンダクタンスとの比が1:a1で、
前記第2の電流非変換p型MOSトランジスタの前記第4のトランスコンダクタンスと第2のベリファイ時電流変換p型MOSトランジスタの第6のトランスコンダクタンスとの比が1:b1で、
前記第2のリファレンスセルのしきい値電圧をVt1(Vt1>Vt0)、ゲート電圧(Vr)印加時のセル電流をIrefcell1とすると、
データ読み出し時の前記第2の基準電流(Iref1)はa1×Irefcell1によって、
書き込みベリファイ時の前記第2の基準電流(Iref1)はb1×Irefcell1によって、
前記第3の増幅回路は前記第3のリファレンスセルを含み、
第3の電流非変換p型MOSトランジスタの第7のトランスコンダクタンスと第3の読み出し時電流変換p型MOSトランジスタの第8のトランスコンダクタンスとの比が1:a2で、
前記第3の電流非変換p型MOSトランジスタの前記第7のトランスコンダクタンスと第3のベリファイ時電流変換p型MOSトランジスタの第9のトランスコンダクタンスとの比が1:b2で、
前記第3のリファレンスセルのしきい値電圧をVt2(Vt2>Vt1>Vt0)、ゲート電圧(Vr)印加時のセル電流をIrefcell2とすると、
データ読み出し時の前記第3の基準電流(Iref2)はa2×Irefcell2によって、
書き込みベリファイ時の前記第3の基準電流(Iref2)はb2×Irefcell2によって、
それぞれ与えられることを特徴とする請求項14に記載の不揮発性半導体メモリ。 - 前記第3の基準電流と前記複数の不揮発性メモリセルから前記複数のビット線にそれぞれ流れる電流とを比較し、前記複数の不揮発性メモリセルによってそれぞれ保持された多値レベルに応じた信号を読み出す第3のセンスアンプを、さらに備えることを特徴とする請求項14に記載の不揮発性半導体メモリ。
- 前記基準電流発生回路は、さらに、第3の基準電流を発生するための、前記第2のリファレンスセルに流れる電流を増幅する第3の増幅回路を含むことを特徴とする請求項13に記載の不揮発性半導体メモリ。
- 前記第1の増幅回路は前記第1のリファレンスセルを含み、
第1の電流非変換p型MOSトランジスタの第1のトランスコンダクタンスと第1の読み出し時電流変換p型MOSトランジスタの第2のトランスコンダクタンスとの比が1:a0で、
前記第1の電流非変換p型MOSトランジスタの前記第1のトランスコンダクタンスと第1のベリファイ時電流変換p型MOSトランジスタの第3のトランスコンダクタンスとの比が1:b0で、
前記第1のリファレンスセルのしきい値電圧をVt0、ゲート電圧(Vr)印加時のセル電流をIrefcell0とすると、
データ読み出し時の前記第1の基準電流(Iref0)はa0×Irefcell0によって、
書き込みベリファイ時の前記第1の基準電流(Iref0)はb0×Irefcell0によって、
前記第2の増幅回路は前記第2のリファレンスセルを含み、
第2の電流非変換p型MOSトランジスタの第4のトランスコンダクタンスと第2の読み出し時電流変換p型MOSトランジスタの第5のトランスコンダクタンスとの比が1:a1で、
前記第2の電流非変換p型MOSトランジスタの前記第4のトランスコンダクタンスと第2のベリファイ時電流変換p型MOSトランジスタの第6のトランスコンダクタンスとの比が1:b1で、
前記第2のリファレンスセルのしきい値電圧をVt1(Vt1>Vt0)、ゲート電圧(Vr)印加時のセル電流をIrefcell1とすると、
データ読み出し時の前記第2の基準電流(Iref1)はa1×Irefcell1によって、
書き込みベリファイ時の前記第2の基準電流(Iref1)はb1×Irefcell1によって、
前記第3の増幅回路は前記第2のリファレンスセルを含み、
第2の電流非変換p型MOSトランジスタの第4のトランスコンダクタンスと第3の読み出し時電流変換p型MOSトランジスタの第7のトランスコンダクタンスとの比が1:a2で、
前記第2の電流非変換p型MOSトランジスタの前記第4のトランスコンダクタンスと第3のベリファイ時電流変換p型MOSトランジスタの第8のトランスコンダクタンスとの比が1:b2で、
前記第2のリファレンスセルのしきい値電圧をVt1、ゲート電圧(Vr)印加時のセル電流をIrefcell1とすると、
データ読み出し時の前記第3の基準電流(Iref2)はa2×Irefcell1によって、
書き込みベリファイ時の前記第3の基準電流(Iref2)はb2×Irefcell1によって、
それぞれ与えられることを特徴とする請求項17に記載の不揮発性半導体メモリ。 - ゲート、ドレインおよびソースを有し、しきい値電圧レベルに応じた三つ以上の多値レベルを保持する複数の不揮発性メモリセルと、
前記複数の不揮発性メモリセルの各ゲートにそれぞれ接続された複数のワード線と、
前記複数の不揮発性メモリセルの各ドレインにそれぞれ接続された複数のビット線と、
前記複数の不揮発性メモリセルの各ソースにそれぞれ接続された複数のソース線と、
選択的に、少なくとも第1または第2の基準電流を出力する、少なくとも第1のリファレンスセルと、この第1のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第2のリファレンスセル、および、前記第1のリファレンスセルに流れる電流を増幅する第1の増幅回路と、前記第2のリファレンスセルに流れる電流を増幅する第2の増幅回路とを含み、前記第1の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第1の電流増幅比が1よりも大きく、前記第2の増幅回路におけるデータ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の増幅率の比である第2の電流増幅比が1よりも大きく、前記第1の電流増幅比が前記第2の電流増幅比よりも小さい基準電流発生回路と、
前記基準電流発生回路の出力電流と前記複数の不揮発性メモリセルの中から選択された不揮発性メモリセルに流れるセル電流とを比較し、そのセル電流を増幅して出力するセンスアンプと
を具備し、
前記基準電流発生回路は、さらに、第3の基準電流を発生するための、前記第2のリファレンスセルのしきい値電圧よりも高いしきい値電圧とされた第3のリファレンスセル、および、前記第3のリファレンスセルに流れる電流を増幅する第3の増幅回路を含み、前記出力電流が前記第1の基準電流のときの前記センスアンプの出力の論理に応じて、前記第2または第3の基準電流を選択的に出力することを特徴とする不揮発性半導体メモリ。 - 2N (Nは2以上)のレベルを有する複数のメモリセルと、
前記複数のメモリセルの各ゲートにそれぞれ接続された複数のワード線と、
前記複数のメモリセルの各ドレインにそれぞれ接続された複数のビット線と、
前記複数のメモリセルの各ソースにそれぞれ接続された複数のソース線と、
(N−1)個の基準電流から選択的に一つの基準電流を出力する基準電流発生回路と、
前記基準電流発生回路の出力電流と前記複数のメモリセルの中から選択されたメモリセルに流れるセル電流とを比較し、そのセル電流を増幅して出力するセンスアンプと
を具備し、
前記基準電流発生回路は、(N−1)個のリファレンスセルおよび前記(N−1)個のリファレンスセルに流れる電流を増幅する(N−1)個の増幅回路を含み、前記(N−1)個のリファレンスセルのうち、第Iのリファレンスセルのしきい値電圧が第(I−1)のリファレンスセルのしきい値電圧よりも高く(1≦I≦N)、かつ、前記(N−1)個の増幅回路のうち、第Iの増幅回路における、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の第I増幅率が1よりも大きく、第(I−1)の増幅回路における第(I−1)増幅率が前記第I増幅率よりも小さいことを特徴とする不揮発性半導体メモリ。 - 2N (Nは2以上)のレベルを有する複数のメモリセルと、
前記複数のメモリセルの各ゲートにそれぞれ接続された複数のワード線と、
前記複数のメモリセルの各ドレインにそれぞれ接続された複数のビット線と、
前記複数のメモリセルの各ソースにそれぞれ接続された複数のソース線と、
(N−1)個の基準電流を出力する基準電流発生回路と、
前記基準電流発生回路の出力電流と前記複数のメモリセルの中から選択されたメモリセルに流れるセル電流とを比較し、そのセル電流を増幅して出力するセンスアンプと
を具備し、
前記基準電流発生回路は、(N−1)個のリファレンスセルおよび前記(N−1)個のリファレンスセルに流れる電流を増幅する(N−1)個の増幅回路を含み、前記(N−1)個のリファレンスセルのうち、第Iのリファレンスセルのしきい値電圧が第(I−1)のリファレンスセルのしきい値電圧よりも高く(1≦I≦N)、かつ、前記(N−1)個の増幅回路のうち、第Iの増幅回路における、データ読み出し時の電流の増幅率に対する書き込みベリファイ時の電流の第I増幅率が1よりも大きく、第(I−1)の増幅回路における第(I−1)増幅率が前記第I増幅率よりも小さいことを特徴とする不揮発性半導体メモリ。
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