TW510045B - Nonvolatile semiconductor memory device and process for same - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 60
- 238000000034 method Methods 0.000 title claims description 18
- 230000008569 process Effects 0.000 title description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims abstract description 166
- 229910052757 nitrogen Inorganic materials 0.000 claims abstract description 84
- 239000000758 substrate Substances 0.000 claims abstract description 68
- 230000015654 memory Effects 0.000 claims abstract description 59
- 230000015572 biosynthetic process Effects 0.000 claims description 29
- 238000009792 diffusion process Methods 0.000 claims description 19
- 238000004519 manufacturing process Methods 0.000 claims description 19
- 239000007943 implant Substances 0.000 claims description 5
- 239000012535 impurity Substances 0.000 claims description 5
- 238000009413 insulation Methods 0.000 claims description 5
- 239000012528 membrane Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 21
- 239000013078 crystal Substances 0.000 description 18
- 238000002513 implantation Methods 0.000 description 17
- 238000009826 distribution Methods 0.000 description 14
- 230000007547 defect Effects 0.000 description 13
- 229920002120 photoresistant polymer Polymers 0.000 description 12
- 238000001953 recrystallisation Methods 0.000 description 11
- 238000010586 diagram Methods 0.000 description 10
- 238000002955 isolation Methods 0.000 description 10
- 125000006850 spacer group Chemical group 0.000 description 6
- 229910052796 boron Inorganic materials 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000003491 array Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000004744 fabric Substances 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000008267 milk Substances 0.000 description 2
- 210000004080 milk Anatomy 0.000 description 2
- 235000013336 milk Nutrition 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 206010021703 Indifference Diseases 0.000 description 1
- 235000014676 Phragmites communis Nutrition 0.000 description 1
- 241000382353 Pupa Species 0.000 description 1
- KPSZQYZCNSCYGG-UHFFFAOYSA-N [B].[B] Chemical group [B].[B] KPSZQYZCNSCYGG-UHFFFAOYSA-N 0.000 description 1
- AIRRSBIRSIPRGM-UHFFFAOYSA-N [N].[Hf] Chemical compound [N].[Hf] AIRRSBIRSIPRGM-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 238000004321 preservation Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7884—Programmable transistors with only two possible levels of programmation charging by hot carrier injection
- H01L29/7885—Hot carrier injection from the channel
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- H—ELECTRICITY
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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Description
510045
【發明背景】 【發明之領域】 、本發明係關於一種非揮發性半導體記憶裝置及其製造方 法，尤其關於改良後能提高性能和可靠性的非揮發性半導 體記憶裝置及其製造方法。 【先前技術】 近年來，作為非揮發性半導體記憶裝置之一種的快閃記 憶體，能以比動態隨機存取記憶體（DRAM)更低價格進行製 造，因此，人們期待它作為擔當下一代的記憶裝置。 圖1 1疋以往快閃記憶體的記憶單元部的剖面圖。如圖1 1 所不，在半導體基板1的表面設有連接源極線的源極2和連 接對應位元線的汲極3。 在半導體基板1上隔著隧道氧化膜4設有存放資訊用的浮 動閘極5。在浮動閘極5上隔著層間絕緣膜（例如，氧化膜/ 氮化膜/氧化膜的疊層膜（0N0膜））6設有連接對應字線的控 制閘極7。 利用位於浮動閘極5正下方的隧道氧化膜4 -Nordheim)電流現象、通道熱電子（CHE)現象將電子植入 浮動閘極5，或將存放在浮動閘極5的電子引出來抹除或寫 入。按照浮動閘極5中的電子狀態作成臨限值的2值狀綠: 再按照該狀態讀出” 〇"或” 1 ”。 〜 在稱為快閃記憶體或EEPR0M這樣的浮動閘極型非揮發性 半導體記憶體中，最常用的陣列結構是N0R型陣列。N〇XR型 陣列在各列記憶單元電晶體的汲極擴散層上形成接點，並
五、發明說明（2) 即:_型陣列各化_物佈線等在列方向上形成位元線。 圖1 2是顯示nor型陳列的 佈圖。 、電路圖。圖1 3是NOR型陣列的分 圖14是沿圖13中3 η 〇 — q η π μ 400 — 400線的剖:圖。圖i f的剖視圖。圖15是沿圖13中 圖。在這肚圖中，疋沿圖13中5 00 — 50 0線的剖視 示隔離“膜，u顯示氧化膜線接點9顯不活性區，顯 構：)看二些二’各塊(例如由512K位元的記憶單S電晶體 I i,, t ΐ ^ ^1 aBa ^ ^ 〇 ίί;Λ’若採用自對準源極結構，則非常有利於： 憶早兀電晶體的微細化。 〜7…己 2時所在\自二準源極結構不是連接各記憶單元電晶體的源極 也此的 平电曰曰體的擴散層上形成接觸部並用金屬 佈線將它們連接起來的結構。 屬 的ΐϋ準源極技術首先如圖17所*，形成記憶單元電晶體 的^閉極7後，开> 成光阻12，使其僅對源極2開口。奴 光阻1 2的邊部形成在控制閘極7上。如圖J 6和圖Η 光阻12和控制閘極7作為罩幕材料，以触刻掉存在 於源極2上的隔離氧化膜。 =源極2上植入As(石申）離子。這#，用擴散層在行方 j接各源極2 〇通過自對準形成這些源極2。$外，圖j 6 中虛線部分顯示已蝕刻除去的隔離氧化膜。
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五、發明說明（3) 在所有活性區形成記憶單元電晶體的源極並用金屬佈線 連接時’需要有對準餘量，因而不得不將源極的閘極間隔 做大。 但疋’在自對準源極技術中，用擴散層連接記憶單元電 晶體的源極，因而能用最小設計規則形成夾著記憶單元電 晶體源極的閘極與閘極的間隔。並能實現記憶單元電晶體 的微細化。 左然而近年來，在採用自對準源極結構的快閃記憶體中， 隨著設計原則的顯著縮小，用最小設計原則可能形成的閘 極長度變得越來越短。 _此日^ ’記憶單元電晶體的短通道效應增大，通道濃度增 南’若不採用袋形結構（例如，設置包圜η型源極的p+袋形 區的结構^也許因穿通而不能正常工作。 η型記憶單元電晶體情況下，對於通道植入或形成袋形 區一般採用刪（Β)。但是，若過度植入硼，則經以後的熱 處理’如圖1 8所示’通常可見在基板1上會產生結晶缺陷 在兄憶早疋電晶體的源極/汲極間發生漏 電，元件性能_荽下卩欠 ^ 貝者下卜。另外，在結晶缺陷1 3延伸到通道 氧化膜4下面的愔τ . οα θ t τ _ 月况下’ έ明顯地降低耐久性和保存等的 勺罪性。 圖19示出圖 ^ . ,aiI ^ p. R斤不苐1和第2豐層閘極20a, 20b形成後直 到形成側壁間隔物的第"支術的流程圖。 如圖2 0所示，甘|， 百无开y成苐1和第2疊層閘極20a，20b。接
510045 五、發明說明（4) 著如圖2 1所示，利用微影術形成徭s _ 、 阻28。將光阻28用作罩幕進行除去p :,源極部開口的光 進行離子植入，以便將除去的部分；：：：^白】蝕刻’及 成自對準源極。 ^作成擴散層佈線，以完 此時的離子植人行人’以形成作為擴散層佈 線的源極。在用對通道商濃度植入抑制穿通的情況 隔離氧化膜形成後、隨道氧化膜形成前，對單元部進行蝴 的咼濃度植入。 在袋形構造單元情況下，自對準源極步驟中除了 外還進行硼的高濃度植入。 接著，如圖22所示’除去光阻28，再如圖23所示， 絕緣膜1 4，用於形成側壁間隔物。其後，如圖24所示，、 了圓滑浮動閘極5的源極端和汲極端的目的，對浮動門^ 及控制閘極7進行側壁氧化。接著如圖25所示，對絕二脬5 1 4進行回蝕刻，形成側壁間隔物丨8。 水、 一圖26是第2個先前技術的製造步驟的流程圖。如圖2了 示’形成第1和第2疊層閘極20a，2 Ob後結束自對準源 驟（微影術+蝕刻+離子植入+除去光阻）。 、° ^ 之後，對浮動閘極5及控制閘極7進行側壁氧化。再吵 絕緣膜並對其回蝕刻。由此如圖2 8所示，形成側壁門=積 18。 句隔物 上述自對準源極步驟中植入的^，為了形成擴散層佈 必須高濃度植入。具體而言，必須植入1 χ 1 〇】5〜1 χ }㈣4 子/cm2的As。 馬、
510045 五、發明說明（5) 植入這樣的As後的源極（基板）基本完全非晶化。這樣非 晶化後的基板，在後續的熱處理，例如在第丨習知例沈積 絕緣膜1 4時，在第2習知例氧化側壁時對其進行再結晶 化。 這種再結晶化是通過從未非晶化基板的内部成長和從基 板表面的成長兩方向成長進行的。因此，植入高濃度硼 時^從兩方向成長相遇的區域容易生成結晶缺陷。 要！： Π非揮發性半導體記憶裝置的可靠性方面的重 要 項疋改寫的耐受性。 在對記憶單元電晶體重覆進 定的電子進行植入/引出就可以丁寫伯入古1除日厂只要對設 因會對氧化膜4植入電洞。此時，;'有％因電M配置等原 的界面上生成界面電位，單此元日m道氧化膜4與基板1 生寫入速度、抹除速度或兩者料^私率貫際降低，從而產 _係顯示該改寫；的問題。 知耐久特性會惡化。 、^久特性。如該圖所示，可 如上述，在以往的非揮 題是，因上述那樣產生姓晶體存儲裳置中產生的問 下降。 曰曰、陷和界面電位等而使可靠性 【發明之概要） 本發明為了解決上述課 導體記憶裝置的可靠性。 /、目的在於提高非揮發性半 本發明的非揮發性 面的半導體基板；以；=裝置，係備有：具有主表
C:\2D-CODE\90.11\9012l886.ptd 及&錢道絕緣膜形成在主表面上並 發明說明（6) =極記‘…電晶"極和-極的至 面附近的；辰度峰值位於源極和汲極之至少-方之表 通過對基板導入氮佶：t _處# 7 樣能抑制從基板表面的再 行再結晶化，钿& 日日 由此，此從基板内部進 斟主道μ 抑制基板内部產生結晶缺陷。另外，、s $ 使得漠度峰值位於汲極表=近： 界面中返氧化膜引起的隨道氧化膜與基板的 導ίΐΐΓΓ生半導體記憶裝置最好綱型非揮發性半 f:，憶單元電晶體的源極最好是通過上述主 ^ 开> 成雜質擴散層相互電連接。 =明對N0R型非揮發性半導體記憶裝置有用 過雜質擴散層相互電連接的所謂自對準源極構造 的非揮發性半導體記憶裝置有用。 焉以 上述氮的濃度峰值可以位於離基板表面100nm以内， 子位於離基板表面3 0 n m以内。 在亡述耗圍内導入氮，能有效地抑制從基板表面士曰 化並此抑制產生結晶缺陷。還能有效地抑制在隧道& 膜與基板的界面中生成界面電位。 上述氮的峰值濃度最好在1 χ l〇i9cnr3以上、1 X 1〇22⑽3以 下。通過對基板表面導入有關濃度的氮，能有效抑制從二 板表面再結晶化，還能有效抑制生成上述界面電位。土 在源極和汲極兩者含有上述氮的情況下，也可以使源極
C:\2D-CODE\90-ll\90121886.ptd 第9頁 510045 五、發明說明（7) 所含氮的濃度比汲極所含氮 氮的濃度比源極的高。 前者能重點抑制來自基板 抑制在記憶單元汲極附近生 也可以僅在源極含有上述 這樣對只要抑制基板表面來 任一種就可以的元件是有用 本發明非揮發性半導體記 步驟。即，隔著隧道絕緣膜 多個記憶單元電晶體的閘極 汲極的至少一方的形成區植 和汲極至少一方的表面附近 才虽 ° 通過在运樣的源極和没極 濃度峰值位於該表面，這樣 生成界面電位的至少一方。 上述源極形成步驟最好包 區並且使源極形成區露出的 極形成區上的隔離絕緣膜的 區植入雜質以形成源極的步 包含用上述罩幕對源極形成 成自對準源極的步驟中向基 這樣’能在源極表面附近 結晶化。 的濃度高’也可以使汲極所含 表面的再結晶化，後者能重點 成界面電位。 氮’或僅在汲極含有上述氮， 的再結晶化和生成界面電位的 的。 憶裝置的製造方法備有如下各 在半導體基板的主表面上形成 在5己憶單元電晶體的源極及 入氮’使得濃度峰值位於源極 。在上述主表面形成源極和汲 的至少_方的形成區植入氮使 能抑制從基板表面再結晶化和 含··形成罩幕層覆蓋汲極形成 步驟；用該罩幕層除去位於源 步驟；用該罩幕層對源極形成 驟。此時，植入氮的步驟最好 區植入氮的步驟。也即，在形 板表面植入氮。 植入氮，能抑制基板表面的再
510045 五、發明說明（8) 植入上述氮的步驟也可以包含將閘極作為罩幕對源極和 汲·極形成區植入氮的步驟。 由此’能將氮植入到源極和没極的表面附近，能同時抑 制基板表面再結晶化和生成界面電位。此時，由於與上述 自對準源極步驟中的氮植入合併使用，因而能向源極植入 氮的量比植入汲極的多，能重點抑制基板表面的再結晶 化。 上述植入氮的步驟也可以包含形成罩幕使汲極形成區露 出並覆蓋源極形成區的步驟，以及用該罩幕向汲極形成區 植入氮的步驟。 這樣，能在沒極表面附近植入氮，能抑制生成界面電 在將上述自對準源極形成 區植入氮合併使用時，也可 比植入源極ί [^成區的多。由 位0 步驟中的氮植入與向汲極形成 以使向沒極形成區植入氮的量 此，旎重點抑制生成界面電 【發明之實施形態】 下面參知圖1至圖1 〇說明本發明的實施开^能 (實施形態1 ) ^ 圖1為本貫施形悲1中Ν 0 R型快閃却情雕r 、 σ ] σ匕“粗（非探發相：主墓雜 記憶裝置）的記憶單元電晶體的剖視圖。禪&〖生+ V組 如圖1所示，在半導體基板丨的主多 开雷曰Μ。夂笮愔罝-+ Β碰主表面上形成多個記憶單 兀電日日脰 各^ L早70電晶體具有第1或楚〇 #讲 20b和汲極3a，3b。 有第1戍弟2疊層閑極20a，
C:\2D-CODE\90-ll\90121886.ptd 第11頁 510045 五、發明說明（9) 源極2係介以形成在上述主表面的雜質擴散層（未 白而勺電連接。即’圖1所示源極2具有所謂的自對準源極 第1和第2疊層閘極20a，20b隔著隧道氧化膜4形成在 體基板1的主表面上，具有浮動閘極5和控制閘極7。 浮動閘極5由第1多晶矽膜構成，控制閘極7由第2 膜和矽化鎢膜構成。浮動閘極5與控制閘極7間形成芦= 緣膜6，層間絕緣膜6由例如氧化膜、氮化 ς曰' 層結構（ΟΝΟ膜）形成。 不乳化fe的：r 18在：】上第=間極2°a，20b的侧壁上形成侧壁間隔物 本I月的重要特徵是源極2和汲極3a，3b兩者的至之 一包含氮’使濃度峰值位於其表面附近。 •:: m:: f板1的主表面使濃度峰值位於源極2的 =面附近，因而此抑制半導體基板1的主表面的再結晶 由此，能改進僅來自半導體基板丨内部的再結晶化， 使B在半導體基板i内部存在高濃度，也能抑 1内部發生結晶缺陷。 干等版&板 上述結果，能抑制源極2與汲極3a，3wl、源 體基板…的漏電流，並提高記憶單元電 靠t 此外，將氮導入半導體基板】的主表面，使】：二 於汲極3a’ 3b的表面附近’因而能抑制因電洞植入隧道 化膜4而在隧道氧化膜4與半導體基板丨的界面中產生 電位。由此，能抑制重覆改寫產生的記憶單元電晶體的
第12頁 丄wu 五、發明說明（10) --------—-
Vth的變動，從而提高了耐受性。 佈=示出圖1中100 一100線剖面中規定元素US，B，N)的分 友如圖2所示，從源極2的表面到半導體基板丨的内部導入 =使漢度峰值位於源極2的表面。更具體而言，在源極2 ^中氮元素的濃度最高，從源極2表面向半導體基板1 内。卩氮元素一度減少，但在源極2的表面附近，植入時的 2杈射範圍.Pr〇jection Range)w近氮元素濃度再次增 咼，在源極2表面附近，在規定深度的位置處存在氮元素 濃度的峰值，從峰值位置指向半導體基板丨深部，氮元素 濃度再次減小。 源極2内部的氮元素的濃度峰值位於離半導體基板丨的主 表面lOOnm以内該氮元素的濃度峰值最好在3〇nm以内。這 樣’能有效地抑制從半導體基板1的主表面的再結晶化， 並能抑制產生結晶缺陷。 源極2内部的氮元素的峰值濃度比用於形成#擴散區的 As的峰值濃度低，但比形成〆硼區（未圖示）用的B峰值濃 度高’在lx ltPcm-3以上、lx l〇22cm-3以下。通過將相關 濃度的氮導入基板表面’能有效地抑制基板表面的再結晶 化。 在沒極3a，3b下可與上述分佈一樣的分佈導入氮。由此 ，能抑制在隧道氧化膜4與半導體基板丨界面處生成界面電 位。 下面，參照圖3至圖5說明本實施形態j的N〇R型快閃記憶
五、發明說明（11) 體中記憶單元電晶體的製造方法。 ，蓄ΐ ί二周/σ的方法’在半導體基板1的主表面隔著隨 "⑴面植入；定雜，：r2〇a，2°b，在半導體基板 示，利用微影術形/光貝阻:成:極3a，3b。再如圖3所 2的形成區開口。 〇 ’僅讓記憶單元電晶體的源極 將該光阻3 0用作罜1> 你綠r货罩幕進订乾蝕刻，除去應構成擴散層 佈線（源極2)部分的隔離氣 入化成續 作為罩幕，在15〜70ke乳1 再如圖3所示，用光_ 條件下植入As。由此，如^為1Χ 1〇15〜1X 1〇16/cm2的 私π ρ π 〇·、a 士圖4所不，形成構成源極2的n+擴 散區，即形成自對準源極的結構。 Ίη Μ 接著，如圖4所示，用光阻3〇作為罩幕， 劑量為lx 1〇π〜lx 10iVcm2的條件下植 ^ 所示，能形成包圍源極2的擴散區(袋形區)3 ^ 3 憶皁元電晶體的穿通。 ^抑制&己 接著，如圖5所示，用光阻3〇作A $ 〜40keV的低能量’將半導體基板^主表^ = γ 5x 1014〜5x l〇iVCm2左右的氮元夸。了囬邗局目‘植入 示分佈將氮植入半導體基板1。另外二:b，‘以圖2所 植入As、植人B之前進行。^ 的植人也可在 之後’沈積形成側壁間隔物用的絕緣膜 二控制：極7的側壁進行氧化’ ^述絕緣膜進二1 刻’形成側壁間隔物18。經過以上步 的記憶單元電晶體。 取回1所不 C:\2D-CODE\90-ll\90121886.ptd 第14頁 510045 五、發明說明（12) (實施形態2 ) 下面，參照圖6和圖7，說明本發明的實施形態2。在本 實施形態中，對源極2和汲極3a，3b雙方導入氮。由此，抑 制了半導體基板1的主表面的再結晶化，同時抑制了隧道 氧化膜4與半導體基板1的界面處產生界面電位。 如圖6所示，源極2和汲極3 a，3 b的氮分佈都具有與圖2所 示實施形態1中氮元素的分佈相同的傾向。 在圖6所示例中，將源極2所含氮的濃度取為高於汲極 3 a，3 b所含氮的濃度。由此，能重點抑制半導體基板1的主 表面的再結晶化。 但是，本實施形態2對源極2結晶缺陷引起的不利方面大 於界面電位引起的耐久性下降的記憶單元結構是有用的。 下面，用圖7說明本實施形態2的N0R型快閃記憶體中記 憶單元電晶體的製造方法。 與貝施形悲1的情況相同，用周知的方法在半導體基板1 的主表面形成第1及第2疊層閘極2〇a，20b，用例如〇. 5keV 〜4OkeV左右的低能量，以半導體基板1的主表面為目標植 入5 X 1014〜5 X l〇i6/cm2左右的氮元素。 接著’用與實施形態1相同的方法，除去應構成擴散層 佈線部分的隔離氧化膜，並進行植入As、植入B及向源極2 植入氮。這樣，能按照圖6所示分佈將氮元素導入半導娜 基板1的主表面。 ~ 如果在自對準源極形成步驟中不植入氮，則源極2與沒 極3a，3b所含氮的濃度相等。另外，不進行自對準源極形
510045 五、發明說明（13) 成步驟本身的情況也相同。 (實施形態3 ) 下面，用圖8和圖9說明本發明的實施形態3。在本實施 形態中也對源極2和汲極3a，3b雙方導入氮。 本貫施形態3的情況，如圖8所示，可見源極2和汲極3 a， 3b任一方中的氮分佈具有與圖2所示實施形態1中氮分佈相 同的傾向。 #在本實施形態3中，如圖所示，汲極3a，3b所含氮元素的 ΐ ^比源極2所含的咼。由此，能重點抑制隧道氧化膜4與 牛¥體基板1的界面中產生界面電位。 況的記憶單元結構是有用 的 本貫施形態3對界面電位引起的耐久性能下降大 於源極結晶缺陷引起的不利情 參照® 9說明本實施形態3的議型快閃記憶體中 A k早元電晶體的製造方法。 66 Ϊ :施形gl的情況相同，用周知的方法在半導體基板1 田叫：面上形成第1和第2疊層閘極2 〇&，2 〇b，如圖9所示利 用被影術在半導體基板1 Μ β 干守丞槪1的主表面上形成光阻32，覆蓋形 成#極2的區，接汲^搞卩a 〇 κ J匕仗次位da，3b的形成區露出。 用該光阻3 2、第1及篦？ # p μ，Λ 乐及弟Ζ «層閘極20a，20b作為罩幕，在 合1J 士口 0 · 5 k e V〜4 0 k e V太亡从 主二& v左右的低能量下，以半導體基板1的主 表面為目標植入i x ! 〇15〜 2 士士从--主 ±士 ^ a x 1 〇16/cm2左右的亂兀素。 接者，用與實施形能〗知& ^ ν 貝办心、1相同的方法，除去應構成擴散層 佈線部分的隔離氧化膜， 、 亚進行植入A s、植入Β及向源極2
C:\2D-CODE\9CMl\90m886.ptd 第16頁 51〇〇45
五、發明說明（14) 植入氮。這樣，能按照圖8所示分佈將氮元素導入半導體 基板1的主表面。 在本實施形態3中，雖然是在自對準源極形成步驟前進 行氮植入的，但也可在自對準源極形成步驟後進行氣植 入。 (實施形態4) 下面，用圖1 0說明本發明的實施形態4。在本實施形能4 中僅向汲極3 a，3 b導入氮元素。本實施形態4的情況如圖j 〇 所示，可見汲極3a，3b中的氮分佈具有與圖2所示實施形熊 1中氮分佈相同的傾向。 心 如上述，向汲極3 a，3 b導入氮，因而能抑制隧道氧化膜4 與半導體基板1界面中產生界面電位。因此，本實施形離4 對源極2不易產生結晶缺陷的記憶單元結構有用。 下面，說明本實施形態4的NOR型快閃記憶體中記憶單元 電晶體的製造方法。 經過與實施形態3情況相同的步驟，如圖9所示，在半導 體基板1的主表面上形成光阻32，覆蓋源極2的形成區，使 汲極3a，3b形成區露出。 用該光阻32、第1及第2疊層閘極20a，20b作為罩幕，在 例如0.5keV〜40keV左右的低能量下，以半導體基板1的主 表面為目標植入5x 1014〜25x 1016/cm2左右的氮元素。 接著，用與實施形態1相同的方法，除去應構成擴散層 佈線部分的隔離氧化膜，植入As，植入B。這樣，能按照 圖10所示分佈將氮元素導入汲極3a，3b。
510045 五、發明說明（15) 另夕卜’亦可在上述實施形態中省略自對準源極步锦 :二1Ϊ除去記憶單元中源極間的隔離氧化膜的步驟， ,.^ ^心接點部與各源極連接，利用這藉八除 佈線連接各源極2。 複金屬 奶=ί ΐ明’能夠抑制基板内部產生的結晶缺陷w、 、吧、，水Μ與基板界面中產生界面電位 一隧道 基板内部產生的結晶缺陷，能抑制記情單元2 =過抑制 電流，而且能提高耐受性和保存等。另電日日歧中的漏 氧化膜與基板界面中生成界面電位，能抑制=抑制隧道 的記憶單元電晶體的Vth變化，能提高作為後改寫產生 耐久性。因此，能提高非揮發性半導體元件的\耐1受性的 【元件編號說明】 可靠性。 1 2 3、3 a 4 5 6 7 8 9 10 11 12 半導體基板 源極 3b 汲極 隧道氧化膜 浮動閘極 層間絕緣膜 控制閘極 位元線接點 活性區 隔離氧化膜 氧化膜 光阻
C:\2D-CODE\90-ll\90m886.ptd 510045 五、發明說明（16) 13 14 18 20a 20b 28〜30〜32 31 結晶缺陷 絕緣膜 側壁間隔物 第1疊層閘極 第2疊層閘極 光阻 P+擴散區
C:\2D-CODE\90-ll\9O121886.ptd 第19頁 510045
圖圖】為本發明_型快閃記憶體的記憶單元電晶體的剖視 圖2為顯示本發明實施形態1的記憶單元電晶體中沿圖工 中1 〇 〇 — 1 ο 〇線的剖面中各元素的分佈圖。 圖3至圖5為顯示本發明實施形態1中N0R型快閃記憶體的 製造步驟中第1至第3步驟的剖視圖。 圖6為顯示本發明實施形態2的記憶單元電晶體中沿圖1 中1〇〇 —100線及2〇〇 — 2 0 0線的剖面中氮的分佈圖。 圖7為顯示本發明實施形態2中N〇R型快閃記憶體的具有 特徵的製造步驟的剖視圖。 圖8為顯示本發明實施形態3記憶單元電晶體中沿圖1中 1 0 0 — 1 0 0線及20 0 — 20 0線的剖面中氮的分佈圖。 圖9為顯示本發明實施形態3中N〇R型快閃記憶體的具 特徵的製造步驟的剖視圖。 圖1 〇為顯示本發明實施形態4的記憶單元電晶體中沿圖】 中2 0 0 — 2 0 〇線的剖面中氮的分佈圖。 圖11為以往之快閃記憶體的剖視圖。 圖12為顯示以往之N〇R型快閃記憶體的陣列結構的圖。 圖1 3為顯示以往之N〇R型快閃記憶體的分佈圖。 圖14為沿圖13中3〇〇 — 300線的剖面圖。 圖15為沿圖13中4〇〇 — 400線的剖面圖。 圖16為沿圖13中5〇〇 — 500線的剖面圖。 圖1 7為顯示自對準源極形成方法的原理圖。 圖1 8為顯示以往之N〇R型快閃記憶體中問題的圖。 1 1 Η 1 I I! 1 I _ C:\2D-CODE\90-ll\90l2l886.ptd 第 20 百 ·------— 510045 圖式簡單說明 圖1 9為顯示以往之NOR型快閃記憶體之製造方法的步驟 流程圖。 圖20至圖25為顯示以往之N0R型快閃記憶體的製造步驟 中第1至第6步驟的剖視圖。 圖26為顯示其他習知例之N0R型快閃記憶體之製造方法 的處理流程圖。 圖27及28為顯示其他習知例之N0R型快閃記憶體之製造 步驟之第1及第2步驟的剖視圖。 圖2 9為顯示習知例之财受（Endur ance )特性的圖。
C:\2D-CODE\90-ll\90121886.ptd 第21頁
Claims (1)
- "——-- 六、申請專利範圍 1且右一Λ非揮發性半導體記憶裝置，1特徵A据古 具5主表面的半導體基板；以& -特铽為，備有： &耆隧道絕緣膜# 個記憶單元電晶體/ 、上亚具有源極和汲極的多 上述源極和汲極的至少一方 * 源極和汲極之至小一 尔^3〉辰度峰值位於上述 2.如申姓直& = 一方之表面附近的氮。 其中，= = 半導體記憶裝置。X '屺fe裝置，係Ν〇β型非揮發性 其3中如Π:::圍二項之非揮發性半導體記憶裝置， 以形成在上述；參：： f中相鄰記憶單元的源極，係介 4.如申靖面的雜質擴散層面相互電連接。 其中，I:以；；1項之非揮發性半導體記憶裝置， 内。 A /辰又峰值，係位於離基板表面1 0 0nm以 其5中如ΠΠ;圍第1項之非揮發性半導體記憶裝置， 以下。 值濃度，係在1 X l〇i9cnr3以上1 X 1 022 cm-3 二如範圍第1項之非揮發性半導體記憶裝置， ^源極和沒極兩者含有 高。 I的/辰度，係比上述汲極所含氮的濃度 苴7中如t : ί，範圍第1項之非揮發性半導體記憶裝置， ’、 a Λ、極和汲極兩者含有上述氮元素， 第22頁 C:\2D-G0DE\90-ll\90121886.ptd 六、申請專利範圍 上述；:及極所含上述氮的 的濃度高。 又 /、 上述源極所含上述氮 8 ·如申请專利範圍第1項之非揮發性丰m _ 其中，上述源極和上述U僅體記憶裝置’ 9 . -種非揮發性半導體記憶裝置之製造方虱 為，備有如下各步驟： W方法，其特徵 抑著隧道絶緣膜在半導體基板的主 早元電晶體的閘極； ^上形成多個記憶 在上述記憶單元電晶體的源極及汲極的至+ 一 、 區，植人濃度•值位於上述源極和沒極至j ^形成 近的氮；以及 ^ 方之表面附 在上述主表面形成上述源極和上述汲極。 衣把方法，其中，上述源極形成步驟包含有：％、凌置之 形成罩幕層覆蓋上述汲極形成區並且 露出的步驟； 更上述源極形成區 用上述罩幕層除去位於上述源極形成 的步驟；以及 们^離纟巴緣膜 用上述罩幕層對上述源極形成區植 極的步驟； 八雜貝以形成上述源 而植入上述氮的步驟，係包含有用上述罩幕 極形成區植入氮的步驟。 θ子上述源 1 1.如申請專利範圍第9項之非揮發 製造方法’其中，植入上述氮的步驟， 510045 六、申請專利範圍 作為罩幕對上述源極和汲極形成區植入上述氮元素的步 驟。 1 2.如申請專利範圍第9項之非揮發性半導體記憶裝置之 製造方法，其中，植入上述氮的步驟，係包含有形成罩幕 使上述汲極形成區露出並覆蓋上述源極形成區的步驟，以 及用上述罩幕層向上述汲極的形成區植入上述氮的步驟。 1 3.如申請專利範圍第1 2項之非揮發性半導體記憶裝置 之製造方法，其中，植入上述汲極形成區的氮量，係比植 入上述源極形成區的氮量多。\\312\2d-code\90-ll\90121886.ptd 第24頁
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001001366A JP2002208645A (ja) | 2001-01-09 | 2001-01-09 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| TW510045B true TW510045B (en) | 2002-11-11 |
Family
ID=18870016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW090121886A TW510045B (en) | 2001-01-09 | 2001-09-04 | Nonvolatile semiconductor memory device and process for same |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6469348B2 (zh) |
| JP (1) | JP2002208645A (zh) |
| KR (1) | KR100471510B1 (zh) |
| TW (1) | TW510045B (zh) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| TW535242B (en) * | 2002-05-30 | 2003-06-01 | Silicon Based Tech Corp | Methods of fabricating a stack-gate non-volatile memory device and its contactless memory arrays |
| JP2004111736A (ja) * | 2002-09-19 | 2004-04-08 | Fasl Japan Ltd | 半導体装置及びその製造方法 |
| US6773990B1 (en) * | 2003-05-03 | 2004-08-10 | Advanced Micro Devices, Inc. | Method for reducing short channel effects in memory cells and related structure |
| JP2005116582A (ja) * | 2003-10-03 | 2005-04-28 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| KR101283574B1 (ko) * | 2007-08-09 | 2013-07-08 | 삼성전자주식회사 | 질소를 함유하는 절연막 형성 방법 및 그것을 포함하는플래시 메모리 소자의 제조 방법 |
| KR101016518B1 (ko) * | 2008-07-15 | 2011-02-24 | 주식회사 동부하이텍 | 반도체 메모리 소자 및 반도체 메모리 소자의 제조 방법 |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3015498B2 (ja) * | 1991-05-28 | 2000-03-06 | 株式会社東芝 | 不揮発性半導体記憶装置の製造方法 |
| JPH05259476A (ja) * | 1991-12-18 | 1993-10-08 | Nippon Steel Corp | 不揮発性半導体記憶装置及びその製造方法 |
| JPH05315318A (ja) * | 1992-05-13 | 1993-11-26 | Nippon Telegr & Teleph Corp <Ntt> | 酸化シリコン膜の形成法およびそれを用いた電界効果トランジスタの製造方法 |
| JP3830541B2 (ja) * | 1993-09-02 | 2006-10-04 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
| JPH07183405A (ja) * | 1993-12-24 | 1995-07-21 | Oki Electric Ind Co Ltd | 半導体装置及びその形成方法 |
| JP3015253B2 (ja) * | 1994-06-22 | 2000-03-06 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JPH0897293A (ja) | 1994-09-27 | 1996-04-12 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH1022232A (ja) | 1996-03-19 | 1998-01-23 | Hewlett Packard Co <Hp> | 窒素イオン注入を用いる浅いｐ型接合および製造方法 |
| JPH09312393A (ja) * | 1996-05-22 | 1997-12-02 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| US5837585A (en) * | 1996-07-23 | 1998-11-17 | Vanguard International Semiconductor Corporation | Method of fabricating flash memory cell |
| JPH10247729A (ja) * | 1997-03-05 | 1998-09-14 | Hitachi Ltd | 半導体装置 |
| JP3648015B2 (ja) * | 1997-05-14 | 2005-05-18 | 株式会社ルネサステクノロジ | 半導体装置 |
| JP3063898B2 (ja) * | 1997-09-22 | 2000-07-12 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100295136B1 (ko) * | 1998-04-13 | 2001-09-17 | 윤종용 | 불휘발성메모리장치및그제조방법 |
| JP2000332237A (ja) * | 1999-05-17 | 2000-11-30 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
2001
- 2001-01-09 JP JP2001001366A patent/JP2002208645A/ja active Pending
- 2001-05-03 US US09/847,439 patent/US6469348B2/en not_active Expired - Lifetime
- 2001-09-04 TW TW090121886A patent/TW510045B/zh not_active IP Right Cessation
- 2001-09-07 KR KR10-2001-0054997A patent/KR100471510B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| US6469348B2 (en) | 2002-10-22 |
| US20020089002A1 (en) | 2002-07-11 |
| KR100471510B1 (ko) | 2005-03-08 |
| JP2002208645A (ja) | 2002-07-26 |
| KR20020060043A (ko) | 2002-07-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| GD4A | Issue of patent certificate for granted invention patent | ||
| MM4A | Annulment or lapse of patent due to non-payment of fees |