CN112018185B - 带铁电或负电容器的半导体器件及其制造方法及电子设备 - Google Patents
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Abstract
公开了一种带有铁电/负电容器的半导体器件及其制造方法及包括这种半导体器件的电子设备。根据实施例，半导体器件可以包括：在衬底上形成的栅电极以及源/漏极；在衬底上形成的正电容器，正电容器的第一端子电连接至栅电极；在衬底上形成的铁电或负电容器，铁电或负电容器的第一端子电连接至栅电极，其中，正电容器和铁电或负电容器中的一个电容器的第二端子电连接至栅电压施加端子，且正电容器和铁电或负电容器中的另一个电容器的第二端子电连接至源/漏极。
Description
技术领域
本公开涉及半导体领域，更具体地，涉及带有铁电或负电容器的半导体器件及其制造方法及包括这种半导体器件的电子设备。
背景技术
随着集成电路(IC)中器件密度的不断增加，部件间的间隔越来越小。这使得IC中各部件之间例如栅电极和源/漏之间的交迭电容在器件总电容中的占比增加，并因此使IC的交流(AC)性能劣化。另一方面，即便对于性能要求不高的器件，也期望获得低功耗，并因此希望降低电容。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种带有铁电或负电容器的半导体器件及其制造方法及包括这种半导体器件的电子设备。
根据本公开的一个方面，提供了一种半导体器件，包括：在衬底上形成的栅电极以及源/漏极；在衬底上形成的正电容器，正电容器的第一端子电连接至栅电极；在衬底上形成的铁电或负电容器，铁电或负电容器的第一端子电连接至栅电极，其中，正电容器和铁电或负电容器中的一个电容器的第二端子电连接至栅电压施加端子，且正电容器和铁电或负电容器中的另一个电容器的第二端子电连接至源/漏极。
根据本公开的另一方面，提供了一种制造半导体器件的方法，包括：在衬底上设置半导体器件的栅电极以及源/漏极；在衬底上形成正电容器，并将正电容器的第一端子电连接至栅电极；在衬底上形成铁电或负电容器，并将铁电或负电容器的第一端子电连接至栅电极；以及将正电容器和铁电或负电容器中的一个电容器的第二端子电连接至栅电压施加端子，并将正电容器和铁电或负电容器中的另一个电容器的第二端子电连接至源/漏极。
根据本公开的另一方面，提供了一种电子设备，包括上述半导体器件。
根据本公开的实施例，在半导体器件如金属氧化物半导体场效应晶体管(MOSFET)中引入了正电容器以及铁电或负电容器二者。通过铁电或负电容器，可以调节器件特性，如阈值电压(Vt)、漏致势垒降低(DIBL)、亚阈值摆幅(SS)等。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1(a)和1(b)分别示意性示出了根据本公开实施例的半导体器件的等效电路图；
图2至11示意性示出了根据本公开实施例的制造半导体器件的流程中的一些阶段；
图12示意性示出了根据另一实施例的半导体器件；
图13至15示意性示出了根据本公开实施例的制造半导体器件的流程中的一些阶段；
图16示意性示出了根据另一实施例的半导体器件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
本公开可以各种形式呈现，以下将描述其中一些示例。在以下的描述中，涉及各种材料的选择。材料的选择除了考虑其功能(例如，半导体材料用于形成有源区，电介质材料用于形成电隔离)之外，还考虑刻蚀选择性。在以下的描述中，可能指出了所需的刻蚀选择性，也可能并未指出。本领域技术人员应当清楚，当以下提及对某一材料层进行刻蚀时，如果没有提到其他层也被刻蚀或者图中并未示出其他层也被刻蚀，那么这种刻蚀可以是选择性的，且该材料层相对于暴露于相同刻蚀配方中的其他层可以具备刻蚀选择性。
图1(a)和1(b)分别示意性示出了根据本公开实施例的半导体器件的等效电路图。
如图1(a)所示，根据实施例的半导体器件Tr可以是各种合适的半导体器件，例如金属氧化物半导体场效应晶体管(MOSFET)。MOSFET可以形成为各种形式，例如平面型MOSFET、鳍式场效应晶体管(FinFET)、纳米线FET或纳米片FET。半导体器件Tr可以包括栅电极G、源极D和漏极S。一般地，MOSFET的源极D和漏极S具有相同构造，并可以互换，因此也可以将它们统称为“源/漏极”。本文中，“源/漏极”可以是指源极D和漏极S之一或它们二者，本领域技术人员可以根据上下文明确其含义。
另外，半导体器件Tr还可以包括两个电容器C和Cfe。电容器C可以是常规电容器，即具有常规电介质材料作为其电容电介质。电容器C的一个端子(以下称为“第一端子”)可以电连接至栅电极G，且另一个端子(以下称为“第二端子”)可以电连接至源/漏极之一如漏极D。另外，电容器Cfe可以具有铁电材料或负电容材料作为其电容电介质(且因此可以称为“铁电或负电容器”)，其一个端子(以下称为“第一端子”)可以电连接至栅电极G，且另一个端子(以下称为“第二端子”)可以电连接至用以施加栅极电压Vg的栅电压施加端子。更具体地，栅极电压Vg经由铁电或负电容器Cfe而施加到栅极G。
铁电材料一般处在两种极化状态中的一种，例如向上极化或向下极化之中的一种。但在一些特殊条件下(电容的特殊匹配)，铁电材料可以稳定在两种极化状态之间，即所谓的负电容状态，且因此可以称作负电容材料。因此，在此将铁电材料称为“铁电或负电容材料”。例如，铁电材料包括含Hf、Zr和/或Si的氧化物如HfZrO。
根据铁电或负电容材料所处的状态不同，器件可以表现出不同的性能，例如阈值电压(Vt)、漏致势垒降低(DIBL)、亚阈值摆幅(SS)等。例如，当铁电材料在不同极化状态中相互转换时，可以依据不同极化状态而导致的不同器件状态如Vt来存储数据，因此半导体器件Tr可以用在存储器件中。另外，当把铁电材料稳定在两种极化状态之间时(呈负电容)，由此导致的负电容值可以减小器件中的交迭电容，并因此可以改善器件性能，半导体器件Tr于是可以用在逻辑器件中。特别是，铁电或负电容器Cfe在呈负值时其绝对值可以大于电容器C的电容值、栅电极G与源极S之间的电容值以及栅电极G与漏极D之间的电容值之和，从而甚至可以导致在300K的温度下低于60mV/dec的SS。
因此，根据本公开的半导体器件既可以用于存储器件也可以用于逻辑器件。
图1(b)示出了根据本公开另一实施例的半导体器件Tr′。图1(b)所示的器件Tr′与图1(a)所示的器件Tr实质上相同，除了电容器C与铁电或负电容器Cfe互换位置之外。
在图1(a)和1(b)的示例中，尽管示出了在漏极处连接电容器，但是本公开不限于此。例如，电容器也可以连接在源极处，或者可以连接在源极和漏极二者之处。
图2至11示意性示出了根据本公开实施例的制造半导体器件的流程中的一些阶段。
如图2所示，提供衬底1001。衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。在此，提供硅晶片作为衬底1001。
在衬底1001上，可以形成隔离部1003例如氧化物的浅沟槽隔离(STI)，用于限定有源区。另外，在衬底1001上形成有包括栅介质层1005和栅导体层1007在内的栅堆叠、在栅堆叠的侧壁上形成的侧墙1009以及在栅堆叠的相对两侧在有源区中形成的源/漏区1011。栅堆叠可以与有源区相交从而限定沟道区。本领域存在众多方式来形成这样的器件结构，在此不再赘述。另外，尽管图2中示出了平面型MOSFET的情形，但是本公开不限于此。如上所述，本公开适用于其他类型的MOSFET，如FinFET、水平或竖直型纳米线FET或者水平或竖直型纳米片FET。
可以从栅导体层1007引出栅电极，并且可以从源/漏区1011引出源/漏极。例如，如图3所示，可以在衬底1001上形成第一层间电介质层1013，并可以在第一层间电介质层1013中形成分别到栅导体层1007和源/漏区1011的接触部1015-1、1015-2和1015-3。例如，第一层间电介质层1013可以包括氧化物，且接触部1015-1、1015-2和1015-3可以包括导电材料如金属例如W。
如上所述，对于栅电极和源/漏极，可以设置电容器。为节省面积，电容器可以设置为分别与栅堆叠和源/漏区在竖直方向上至少部分地交迭，优选地与到栅堆叠和源/漏区的接触部相交迭。本领域存在多种方式来形成电容器，以下仅描述一些示例。
例如，如图4所示，可以在第一层间电介质层1013上例如通过淀积，形成模具层1017。例如，模具层1017可以包括SiC，厚度为约20nm至150nm。模具层1017可以用来限定要形成的电容器的位置和高度。可以调整模具层1017的高度，以调节随后形成的电容器的电容值。在模具层1017中，可以通过例如光刻，形成开口，以露出接触部1015-1。由于开口的存在，可以形成沟槽型电容器，且该电容器可以接触并因此电连接到接触部1015-1(即，电连接至栅导体层1007)。
如图5所示，可以通过例如淀积，依次形成第一导电层1019、铁电或负电容材料层1021。为良好地控制淀积厚度和质量，可以采用原子层淀积(ALD)。例如，第一导电层1019可以包括各种合适的导电材料，如金属例如W、Co、Ru或导电金属氮化物如TiN。第一导电层1019不限于单层，也可以包括多层，以优化其电阻和/或得到的电容器的特性。铁电或负电容材料层1021可以包括HfZrO，厚度为约1nm至20nm。可以选择铁电或负电容材料层1021的材料或调节其厚度，以实现对得到的电容器的电容值的调整。第一导电层1019、铁电或负电容材料层1021可以大致共形地形成，并因此可以沿着开口的侧壁和底面延伸。在形成有第一导电层1019、铁电或负电容材料层1021的开口内，可以通过淀积，进一步形成第二导电层1023。与第一导电层1019类似，第二导电层1023可以包括各种合适的导电材料，并可以包括单层或多层。第二导电层1023可以填满开口，且随后被回蚀，从而释放开口上部的一定空间(该空间中随后可以填充电介质材料，以便更好地隔离得到的电容器与随后形成的另一电容器)。为良好地控制刻蚀深度，可以采用原子层刻蚀(ALE)，以更好地控制电容值。
如图6所示，可以在开口上部释放的空间中填充电介质材料1025如氧化物。例如，可以淀积氧化物，并对淀积的氧化物进行平坦化处理如化学机械抛光(CMP)，CMP可以停止于第一导电层1019。另外，可以对第一导电层1019进行回蚀，以去除其位于开口之外的部分。于是，在开口内形成了沟槽型的电容器，该电容器以第一导电层1019和第二导电层1023作为其第一极板和第二极板，且它们之间夹有铁电或负电容层1021。第一导电层1019即第一极板与接触部1015-1相接触，从而电连接至栅导体层1007。
如上所述，可以针对源/漏区中的一方或双方，来形成电容器。在此，以针对图中左侧的源/漏区形成电容器为例来进行描述。另外，考虑到所形成的两个电容器共同电连接到栅电极(参见图1(a)和1(b))，而第一导电层1019已经电连接到栅电极，可以将第一导电层1019(的一部分)用作接下来要形成的电容器的一个极板。
如图7所示，可以在模具层1017上形成光刻胶1027，并通过光刻将其构图为遮蔽栅堆叠右侧的区域。为确保工艺裕度，光刻胶1027还可以遮蔽栅堆叠的右部。以如此构图的光刻胶1027为掩模，对模具层1017进行选择性刻蚀如反应离子刻蚀(RIE)。于是，可以露出栅堆叠左侧的区域，特别是露出到左侧的源/漏区的接触部1015-2，并露出第一导电层1019在栅堆叠的左侧侧壁上的部分。之后，可以去除光刻胶1027。
另外，如图8所示，为降低两个电容器之间的电阻，可以使第一导电层1019的露出部分增厚。例如，可以通过侧墙(spacer)形成工艺，在第一导电层1019的侧壁上形成侧墙形式的导电层1029。例如，导电层1029可以包括各种合适的导电材料，可以与第一导电层1019的导电材料相同或不同，厚度例如为约2nm至10nm。
之后，可以基于第一导电层1019以及导电层1029，形成竖直型电容器。
例如，如图9所示，可以通过例如淀积，形成电介质层1031。由于以上形成了铁电或负电容器，在此可以形成正电容器。也即，电介质层1031可以是常规电介质材料。在本文中，“电介质材料”即指表现出正电容特性的常规电介质材料。例如，电介质层1031可以包括高k电介质材料如HfO，厚度为约2nm至10nm。
可以通过光刻胶1033，对电介质层1031进行构图。一方面，电介质层1031可以露出接触部1015-2，以便不影响随后形成的第三导电层与接触部1015-2的电连接。另一方面，电介质层1031可以完全遮蔽第一导电层1019和导电层1029特别是其顶部，以可靠地将它们与随后形成的第三导电层相隔离。当然，电介质层1031不应过大，以免在器件中引入过大的寄生电容。之后，可以去除光刻胶1033。
然后，如图10所示，可以在电介质层1031上形成第三导电层1035。类似地，第三导电层1035可以包括各种合适的导电材料，并可以包括单层或多层。可以通过光刻胶1037，对第三导电层1035进行构图。第三导电层1035可以接触并因此电连接到接触部1015-2。之后，可以去除光刻胶1037。于是，形成了竖直型电容器，该电容器以第一导电层1019和导电层1029作为其一个极板，以第三导电层1035作为其另一个极板，且它们之间夹有电介质层1031。
这样，就基本完成了根据该实施例的半导体器件的制作。随后，可以制作互连结构，以实现电连接。例如，如图11所示，可以在第一层间电介质层1013(以及模具层1017)上形成第二层间电介质层1039，并在第二层间电介质层1039中形成到第二导电层1023的接触部1041-1、到第三导电层1035的接触部1041-2以及到接触部1015-3(并因此电连接到右侧的源/漏区)的接触部1041-3。关于层间电介质层和接触部，可以参见以上描述。
图11所示的器件可以具有如图1(a)所示的等效电路。
图12示意性示出了根据另一实施例的半导体器件。图12所示的器件与图11所示的器件基本上相同，除了电介质层1021′包括(常规)电介质材料，电介质层1031′包括铁电或负电容材料之外。图12所示的器件可以具有如图1(b)所示的等效电路。
在以上实施例中，仅针对一侧的源/漏区形成电容器，但是本公开不限于此。例如，可以针对两侧的源/漏区均形成电容器。另一侧的电容器也可以如上所述单独形成。例如，可以遮蔽栅堆叠左侧的区域(其中已经如上所述形成了电容器)，并通过去除模具层1017来露出栅堆叠右侧的区域。在露出的区域上，可以例如按照上述工艺，来形成电容器。
为简化工艺，两侧的电容器可以通过相同的工艺步骤来一起形成。
例如，如图13所示，在如以上结合图7所述形成了沟槽型电容器之后，可以去除模具层1017，并可以通过例如淀积，形成电介质层1031″。对此，可以参见以上结合图9的描述。
类似地，可以通过光刻胶1033″，对电介质层1031″进行构图。在此，构图后的电介质层1031″可以从栅堆叠一侧延伸到栅堆叠另一侧，并且在栅堆叠两侧分别露出接触部1015-2和1015-3。需要指出的是，电介质层1031″在栅堆叠两侧的延伸范围可以不同。之后，可以去除光刻胶1033″。
然后，如图14所示，可以在电介质层1031″上形成第三导电层1035″。类似地，第三导电层1035″可以包括各种合适的导电材料，并可以包括单层或多层。可以通过光刻胶1037″，对第三导电层1035″进行构图。在此，可以将第三导电层1035″构图为分处于栅堆叠相对两侧的两个部分，并因此分别在栅堆叠的相对两侧形成电容器。在栅堆叠的左侧，第三导电层1035″可以接触并因此电连接到接触部1015-2；在栅堆叠的右侧，第三导电层1035″可以接触并因此电连接到接触部1015-2。之后，可以去除光刻胶1037″。
如图15所述，可以制作互连结构，以实现电连接。对此，可以参见以上结合图11的描述。图15所示的器件可以具有如图1(a)所示的等效电路，并且另外在栅极G与源极S之间连接了一个正电容器。
类似地，可以交换正电容器与铁电/负电容器的位置。例如，如图16所示，其中示出的器件与图15所示的器件基本上相同，除了电介质层1021″′包括(常规)电介质材料，电介质层1031″′包括铁电或负电容材料之外。图16所示的器件可以具有如图1(b)所示的等效电路，并且另外在栅极G与源极S之间连接了一个铁电/负电容器。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，可以基于这样的半导体器件形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。
Claims (36)
1.一种半导体器件，包括：
在衬底上形成的栅电极以及源/漏极；
在所述衬底上形成的正电容器，所述正电容器的第一端子电连接至所述栅电极；
在所述衬底上形成的铁电或负电容器，所述铁电或负电容器的第一端子电连接至所述栅电极，
其中，所述正电容器和所述铁电或负电容器中的一个电容器的第二端子电连接至栅电压施加端子，且所述正电容器和所述铁电或负电容器中的另一个电容器的第二端子电连接至所述源/漏极，
其中，所述半导体器件包括金属氧化物半导体场效应晶体管MOSFET，
其中，所述铁电或负电容器的电容值的绝对值大于所述正电容器的电容值、所述MOSFET的栅电极与所述源/漏极之间的电容值以及所述MOSFET的栅电极与另一源/漏极之间的电容值之和。
2. 根据权利要求1所述的半导体器件，其中，所述MOSFET是鳍式场效应晶体管FinFET、纳米线场效应晶体管或纳米片场效应晶体管。
3. 根据权利要求1所述的半导体器件，其中，所述MOSFET在300K的温度下具有小于60mV/ dec的亚阈值摆幅。
4.根据权利要求1所述的半导体器件，包括：
在所述衬底上形成的有源区；
在所述有源区上形成且与所述有源区相交的栅堆叠，包括栅介质层和栅导体层，其中，所述栅电极从所述栅导体层引出；以及
在所述栅堆叠的相对两侧在所述有源区中形成的源/漏区，其中，所述源/漏极从所述源/漏区之一引出。
5.根据权利要求4所述的半导体器件，其中，
所述正电容器和所述铁电或负电容器中的所述一个电容器设置在所述栅堆叠上方，且在竖直方向上与所述栅堆叠至少部分地交迭，
所述正电容器和所述铁电或负电容器中的所述另一个电容器设置在所述源/漏区之一上方，且在所述竖直方向上与所述源/漏区之一至少部分地交迭。
6.根据权利要求4所述的半导体器件，其中，
所述正电容器和所述铁电或负电容器中的所述一个电容器包括呈U形的第一电介质层、沿所述U形的第一电介质层的侧壁和底面延伸的第一极板以及在所述U形的第一电介质层内侧形成的第二极板，其中，所述第一极板和所述第二极板在中间夹有所述第一电介质层的情况下彼此相对，所述第一极板电连接至所述栅导体层，所述第二极板电连接至所述栅电压施加端子，
所述正电容器和所述铁电或负电容器中的所述另一个电容器包括在所述第一极板靠近所述源/漏区之一的侧壁上形成的第二电介质层以及在所述第二电介质层上形成的第三极板，其中，所述第一极板与所述第三极板在中间夹有所述第二电介质层的情况下彼此相对，所述第三极板电连接至所述源/漏区之一。
7.根据权利要求6所述的半导体器件，其中，所述第一极板与所述第二电介质层相邻的部分相对于所述第一极板的其他部分增厚。
8.根据权利要求6所述的半导体器件，还包括：
在所述衬底上形成的第一层间电介质层；
在所述第一层间电介质层中形成的到所述栅导体层的第一接触部以及到所述源/漏区之一的第二接触部；
所述第一层间电介质层上的第二层间电介质层，其中，所述正电容器和所述铁电或负电容器形成于所述第二层间电介质层中，
其中，所述正电容器和所述铁电或负电容器中的所述一个电容器与所述第一接触部在竖直方向上交迭，且所述第一极板与所述第一接触部相接触，
其中，所述正电容器和所述铁电或负电容器中的所述另一个电容器与所述第二接触部在竖直方向上交迭，且所述第三极板与所述第二接触部相接触。
9.根据权利要求6所述的半导体器件，其中，所述第一电介质层和所述第二电介质层中的一个电介质层包括电介质材料，另一个电介质层包括铁电或负电容材料。
10.根据权利要求9所述的半导体器件，其中，所述铁电或负电容材料包括含Hf、Zr和/或Si的氧化物。
11.根据权利要求6所述的半导体器件，还包括：
与所述源/漏区中另一个电连接的另一电容器，所述另一电容器包括在所述第一极板靠近所述源/漏区中另一个的侧壁上形成的第三电介质层以及在所述第三电介质层上形成的第四极板，其中，所述第一极板与所述第四极板在中间夹有所述第三电介质层的情况下彼此相对，所述第四极板电连接至所述源/漏区中另一个。
12.根据权利要求11所述的半导体器件，其中，所述第三电介质层与所述第二电介质层包括相同的材料，且具有实质上相同的厚度。
13.根据权利要求12所述的半导体器件，其中，所述第四极板与所述第三极板包括相同的材料，且具有实质上相同的厚度。
14.一种半导体器件，包括：
在衬底上形成的栅电极以及源/漏极；
在所述衬底上形成的正电容器，所述正电容器的第一端子电连接至所述栅电极；
在所述衬底上形成的铁电或负电容器，所述铁电或负电容器的第一端子电连接至所述栅电极，
其中，所述正电容器和所述铁电或负电容器中的一个电容器的第二端子电连接至栅电压施加端子，且所述正电容器和所述铁电或负电容器中的另一个电容器的第二端子电连接至所述源/漏极，
其中，所述半导体器件包括金属氧化物半导体场效应晶体管MOSFET，
其中，所述铁电或负电容器的电容值的绝对值小于所述正电容器的电容值、所述MOSFET的栅电极与所述源/漏极之间的电容值以及所述MOSFET的栅电极与另一源/漏极之间的电容值之和。
15.根据权利要求14所述的半导体器件，其中，所述MOSFET的阈值电压表现出多个不同的数值。
16. 根据权利要求14所述的半导体器件，其中，所述MOSFET是鳍式场效应晶体管FinFET、 纳米线场效应晶体管或纳米片场效应晶体管。
17.根据权利要求14所述的半导体器件，包括：
在所述衬底上形成的有源区；
在所述有源区上形成且与所述有源区相交的栅堆叠，包括栅介质层和栅导体层，其中，所述栅电极从所述栅导体层引出；以及
在所述栅堆叠的相对两侧在所述有源区中形成的源/漏区，其中，所述源/漏极从所述源/漏区之一引出。
18.根据权利要求17所述的半导体器件，其中，
所述正电容器和所述铁电或负电容器中的所述一个电容器设置在所述栅堆叠上方，且在竖直方向上与所述栅堆叠至少部分地交迭，
所述正电容器和所述铁电或负电容器中的所述另一个电容器设置在所述源/漏区之一上方，且在所述竖直方向上与所述源/漏区之一至少部分地交迭。
19.根据权利要求17所述的半导体器件，其中，
所述正电容器和所述铁电或负电容器中的所述一个电容器包括呈U形的第一电介质层、沿所述U形的第一电介质层的侧壁和底面延伸的第一极板以及在所述U形的第一电介质层内侧形成的第二极板，其中，所述第一极板和所述第二极板在中间夹有所述第一电介质层的情况下彼此相对，所述第一极板电连接至所述栅导体层，所述第二极板电连接至所述栅电压施加端子，
所述正电容器和所述铁电或负电容器中的所述另一个电容器包括在所述第一极板靠近所述源/漏区之一的侧壁上形成的第二电介质层以及在所述第二电介质层上形成的第三极板，其中，所述第一极板与所述第三极板在中间夹有所述第二电介质层的情况下彼此相对，所述第三极板电连接至所述源/漏区之一。
20.根据权利要求19所述的半导体器件，其中，所述第一极板与所述第二电介质层相邻的部分相对于所述第一极板的其他部分增厚。
21.根据权利要求19所述的半导体器件，还包括：
在所述衬底上形成的第一层间电介质层；
在所述第一层间电介质层中形成的到所述栅导体层的第一接触部以及到所述源/漏区之一的第二接触部；
所述第一层间电介质层上的第二层间电介质层，其中，所述正电容器和所述铁电或负电容器形成于所述第二层间电介质层中，
其中，所述正电容器和所述铁电或负电容器中的所述一个电容器与所述第一接触部在竖直方向上交迭，且所述第一极板与所述第一接触部相接触，
其中，所述正电容器和所述铁电或负电容器中的所述另一个电容器与所述第二接触部在竖直方向上交迭，且所述第三极板与所述第二接触部相接触。
22.根据权利要求19所述的半导体器件，其中，所述第一电介质层和所述第二电介质层中的一个电介质层包括电介质材料，另一个电介质层包括铁电或负电容材料。
23.根据权利要求22所述的半导体器件，其中，所述铁电或负电容材料包括含Hf、Zr和/或Si的氧化物。
24.根据权利要求19所述的半导体器件，还包括：
与所述源/漏区中另一个电连接的另一电容器，所述另一电容器包括在所述第一极板靠近所述源/漏区中另一个的侧壁上形成的第三电介质层以及在所述第三电介质层上形成的第四极板，其中，所述第一极板与所述第四极板在中间夹有所述第三电介质层的情况下彼此相对，所述第四极板电连接至所述源/漏区中另一个。
25.根据权利要求24所述的半导体器件，其中，所述第三电介质层与所述第二电介质层包括相同的材料，且具有实质上相同的厚度。
26.根据权利要求25所述的半导体器件，其中，所述第四极板与所述第三极板包括相同的材料，且具有实质上相同的厚度。
27.一种制造半导体器件的方法，包括：
在衬底上设置所述半导体器件的栅电极以及源/漏极；
在所述衬底上形成正电容器，并将所述正电容器的第一端子电连接至所述栅电极；
在所述衬底上形成铁电或负电容器，并将所述铁电或负电容器的第一端子电连接至所述栅电极；以及
将所述正电容器和所述铁电或负电容器中的一个电容器的第二端子电连接至栅电压施加端子，并将所述正电容器和所述铁电或负电容器中的另一个电容器的第二端子电连接至所述源/漏极，
其中，所述半导体器件包括金属氧化物半导体场效应晶体管MOSFET，
其中，所述铁电或负电容器的电容值的绝对值大于所述正电容器的电容值、所述MOSFET的栅电极与所述源/漏极之间的电容值以及所述MOSFET的栅电极与另一源/漏极之间的电容值之和，从而所述MOSFET在300K的温度下具有小于60mV/ dec的亚阈值摆幅；或者，其中，所述铁电或负电容器的电容值的绝对值小于所述正电容器的电容值、所述MOSFET的栅电极与所述源/漏极之间的电容值以及所述MOSFET的栅电极与另一源/漏极之间的电容值之和，从而所述MOSFET的阈值电压表现出多个不同的数值。
28.根据权利要求27所述的方法，其中，设置所述半导体器件的栅电极以及源/漏极包括：
在所述衬底上形成有源区；
在所述有源区上形成与所述有源区相交的栅堆叠，所述栅堆叠包括栅介质层和栅导体层，其中，所述栅电极从所述栅导体层引出；以及
在所述栅堆叠的相对两侧在所述有源区中形成的源/漏区，其中，所述源/漏极从所述源/漏区之一引出。
29. 根据权利要求28所述的方法，还包括：
在所述衬底上形成第一层间电介质层，以覆盖所述源/漏区和所述栅堆叠；以及
在所述第一层间电介质层中形成到所述栅导体层的第一接触部以及到所述源/漏区之一的第二接触部，以分别引出所述栅电极和所述源/漏极。
30.根据权利要求29所述的方法，其中，形成所述正电容器和所述铁电或负电容器中的所述一个电容器包括：
在所述第一层间电介质层上形成模具层；
在所述模具层中形成开口，所述开口露出所述第一接触部；
在所述开口的侧壁和底面上依次形成第一极板和第一电介质层，并在形成有所述第一极板和所述第一电介质层的所述开口内形成第二极板。
31.根据权利要求30所述的方法，其中，形成所述正电容器和所述铁电或负电容器中的所述另一个电容器包括：
部分地去除所述模具层，以露出所述第二接触部以及所述第一极板靠近所述源/漏区之一的侧壁；
在所述第一极板露出的侧壁上形成第二电介质层，所述第二电介质层露出所述第二接触部；以及
在所述第二电介质层上形成第三极板。
32.根据权利要求31所述的方法，还包括：
在所述第一极板露出的侧壁上形成导电材料，以增厚所述第一极板露出的部分。
33.根据权利要求31所述的方法，其中，所述第一电介质层和所述第二电介质层中的一个电介质层包括电介质材料，另一个电介质层包括铁电或负电容材料。
34.根据权利要求31所述的方法，其中，完全去除所述模具层，
形成第二电介质层包括：在所述第一极板的相对两侧均形成所述第二电介质层，
形成第三极板包括：在所述第一极板的相对两侧均形成所述第三极板，
该方法还包括：将第三极板分离为分别处于所述第一极板的相对两侧的两个部分。
35.一种电子设备，包括如权利要求1至26中任一项所述的半导体器件。
36.根据权利要求35所述的电子设备，包括智能电话、计算机、平板电脑、可穿戴智能设备、人工智能设备、移动电源。
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