JP2005510078A - 強誘電体又はエレクトレットメモリ回路 - Google Patents

強誘電体又はエレクトレットメモリ回路 Download PDF

Info

Publication number
JP2005510078A
JP2005510078A JP2003546352A JP2003546352A JP2005510078A JP 2005510078 A JP2005510078 A JP 2005510078A JP 2003546352 A JP2003546352 A JP 2003546352A JP 2003546352 A JP2003546352 A JP 2003546352A JP 2005510078 A JP2005510078 A JP 2005510078A
Authority
JP
Japan
Prior art keywords
ferroelectric
memory
electrode
electret
memory circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003546352A
Other languages
English (en)
Inventor
グデセン、ハンス、グデ
− エリク ノーダル、ペル
Original Assignee
シン フイルム エレクトロニクス エイエスエイ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by シン フイルム エレクトロニクス エイエスエイ filed Critical シン フイルム エレクトロニクス エイエスエイ
Publication of JP2005510078A publication Critical patent/JP2005510078A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/22—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using ferroelectric elements
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Inorganic Insulating Materials (AREA)
  • Polymers With Sulfur, Phosphorus Or Metals In The Main Chain (AREA)

Abstract

強誘電体又はエレクトレットメモリ回路（Ｃ）、特に耐疲労性が改善された強誘電体又はエレクトレットメモリ回路において、好ましくはポリマー又はオリゴマーのメモリ材料の、強誘電体又はエレクトレットメモリセルが第１及び第２の電極材料に接触しており、電極材料又はメモリ材料のいずれかに含まれ、また、移動性の荷電及び／又は中性粒子の形態で、電極とメモリ材料の間を移動する傾向を示す原子又は分子化学種であって、双方にとって有害でありうるものを、物理的及び／又は化学的に大量に組み入れることができる、少なくとも１種の機能材料を少なくとも一方の電極が含む。前記の性質をもつ機能材料は、この種の移動の悪影響を全て打ち消すのに役立ち、メモリセルの耐疲労性を向上させるであろう。マトリックスアドレス指定可能メモリ素子に使用され、メモリセルは、強誘電体又はエレクトレット薄膜メモリ材料の大域層の個別の部分として形成される。

Description

本発明は、ヒステリシスを示し、所定の分極値をもつ正又は負の分極状態に分極させることが可能なメモリ材料を有する強誘電体又はエレクトレットメモリセル、並びに、未分極メモリセルを分極させる、あるいはメモリセルの１つの分極状態とその反対の分極状態間のスイッチングを引き起こす、あるいはメモリセルの分極状態又はその値の一時的変化を引き起こす電位差を、適当な電圧をこれらの電極に加えることにより、メモリ材料を挟んで発生させることができるように配置されて、メモリ材料に直接又は間接的に接触して備わる第１及び第２の電極を備える強誘電体又はエレクトレットメモリ回路、特に、耐疲労性が向上した強誘電体又はエレクトレットのメモリ回路に関する。
最近、電気分極性材料の局在体積要素の分極状態として各ビット情報が記憶される、不揮発性データ記憶素子の実例が示されるようになってきた。この種の材料はエレクトレット又は強誘電体材料と呼ばれる。形式的には、強誘電体材料はエレクトレット材料のサブクラスであり、正又は負の永久分極状態のいずれかに自発分極させることが可能である。適当な極性の電場を加えることにより、さらに、分極状態間のスイッチングを引き起こすことが可能である。不揮発性は、外部から加えられる電場がない場合でも、その材料がその分極を保持することができるために実現される。分極性材料は、これまで通常、強誘電体セラミックであり、データの書込み、読取り及び消去は、記憶素子の局在セルの強誘電体材料に電場を加えることを伴い、印加先行する電気的履歴に応じて、所定のセルの材料のその分極方向は切り替えられるか、又は切り替えられない。前記の素子の通常の動作中、強誘電体は、長期の、又は反復性の電場応力、及び／又は極めて回数の多い分極反転に曝されうる。このために、強誘電体に「疲労」、すなわち、素子の正常な動作に必要な電場応答特性の劣化が生じうる。疲労は残留分極の低下により特徴づけられ、そのために次には、引き起こされる分極反転でのスイッチング電流信号が低下する。また、疲労過程は、抗電界の増加を伴っていることがあり、このために、素子を１つの分極状態からもう１つの分極状態に切り替えることがより困難になり、こうしてスイッチング過程が遅くなる。別の望ましくないエージング現象は、「インプリント」の進行、すなわち、強誘電体メモリセルがある期間一定の分極状態のままであると、分極方向を反転させることが益々困難になり、２つの方向で分極を切り替えるのに必要とされる場が非対称になることである。
疲労とインプリントに関連する問題の解決は、ここに記載される強誘電体又はエレクトレットに基づく素子の商品化を成功させるためには欠くことができない。これらの問題に費やされた努力の多くは、「無機」強誘電体を用いる素子に属するものである。これらの素子は、本質的に２種類の酸化物強誘電体、すなわち、チタン酸ジルコン酸鉛（ＰＺＴ）、並びに、タンタル酸ビスマスストロンチウム（ＳＢＴ）及びランタン置換（ｌａｎｔｈａｎｕｍ−ｍｏｄｉｆｉｅｄ）チタン酸ビスマス（ＢＬＴ）のような層状化合物に基づいている。これらの中で、ＳＢＴ及びＢＬＴは、Ｐｔのような金属電極をもつ単純なキャパシタ状メモリセル構造で、優れた耐疲労性を示す。しかし、ＳＢＴ及びＢＬＴキャパシタの、分極スイッチング、及びいくつかの強誘電体特性は、ＰＺＴに比べて劣っている。また、これらのセルでは、高い製造温度が必要である。他方、ＰＺＴを金属電極と組み合わせて使用するという初期の試みは、ほとんどのメモリへの応用で、読出しサイクル数が増加するにつれて、切り替え可能な分極が急速に劣化するために、成功しないことが実証された。集中的な探求の努力の結果、荷電欠陥（例えば、酸素空格子点（ｖａｃａｎｃｙ））の再分布によって境界に電荷が集積するために、分域（ｄｏｍａｉｎ）のスイッチングを妨げ、素子に疲労をもたらすピンサイト（ｐｉｎｎｉｎｇ ｓｉｔｅ）が作り出されることが見出された。この現象をうまく阻止することが実証された方策は、電極／強誘電体の境界に達する酸素空格子点を中和する、好ましくはバルクの強誘電体のものに似た格子構造をもつ、導電性酸化物電極を用いることである。ＰＺＴのような酸化物強誘電体の場合の電極材料の候補の例は、ＲｕＯ２、ＳｒＲｕＯ３、インジウムスズ酸化物（ＩＴＯ）、ＬａＮｉＯ３、コバルト酸ランタンストロンチウム（ＬＳＣＯ）及びイットリウムバリウム銅酸化物（ＹＢＣＯ）である。緊要な原子化学種を電極に供給する、前記の方策に代わるものは、ドーピング及び（又は）化学量論的な比の調節により、バルクの強誘電体に空格子点用シンク（ｓｉｎｋ）を挿入することである。この手法は、Ｚｒ又はＴｉのサイトに代わりに入り、酸素空点格子を中和する、Ｎｂのようなドナードーパントを導入することにより、ＰＺＴで用いられた。
様々な無機強誘電体組成物に対するさらなる改良と適応が行われ、無機、特にセラミック強誘電体膜に関連する大量の先行技術となっている。従来技術についてのさらなる背景情報については、読者は、例えば、Ｓ．Ｂ．Ｄｅｓｕ「強誘電体膜の疲労の最少化（Ｍｉｎｉｍｉｚａｔｉｏｎ ｏｆ Ｆａｔｉｇｕｅ ｉｎ Ｆｅｒｒｏｅｌｅｃｔｒｉｃ Ｆｉｌｍｓ）」、Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ）１５１，４６７−４８０（１９９５）；Ｋ．−Ｓ．Ｌｉｕ ａｎｄ Ｔ．−Ｆ．Ｔｓｅｎｇ「ＳｒＲｕＯ３／Ｒｕ／Ｐｔ／Ｔｉ下部電極の使用による（Ｐｂ１−ｘＬａｘ）（ＺｒｙＴｉ１−ｙ）１−ｘ／４Ｏ３強誘電体薄膜の改良（Ｉｍｐｒｏｖｅｍｎｔ ｏｆ （Ｐｂ１−ｘＬａｘ）（ＺｒｙＴｉ１−ｙ）１−ｘ／４Ｏ３ ｆｅｒｒｏｅｌｅｃｔｒｉｃ ｔｈｉｎ ｆｉｌｍｓ ｂｙ ｕｓｅ ｏｆ ＳｒＲｕＯ３／Ｒｕ／Ｐｔ／Ｔｉ ｂｏｔｔｏｍ ｅｌｅｃｔｏｒｏｄｅｓ）」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７２ １１８２−１１８４（１９９８）；及び、Ｓ．Ａｇｇａｒｗａｌ ｅｔ ａｌ．「ＳｒＲｕＯ３電極を用いるＰｂ（Ｎｂ，Ｚｒ，Ｔｉ）Ｏ３キャパシタのスイッチング特性（Ｓｗｉｔｃｈｉｎｇ ｐｒｏｐｅｒｔｉｅｓ ｏｆ Ｐｂ（Ｎｂ，Ｚｒ，Ｔｉ）Ｏ３ ｃａｐａｃｉｔｏｒｓ ｕｓｉｎｇ ＳｒＲｕＯ３ ｅｌｅｃｔｒｏｄｅｓ）」、Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．７５ １７８７−１７８９（１９９９）を参照できる。しかし、下に詳しく記載されるように、本発明者等は、「有機又はポリマーエレクトレットあるいは強誘電体」を用いる素子における、本発明の状況での疲労低減に関連する先行技術を全く見出していない。
本特許の出願人により出願された親出願、例えばＷＯ９９／１２１７０に記載されるように、有機系、特にポリマー強誘電体材料は、メモリ及び（又は）プロセッシング素子に使用すると、それらの無機対応物に比べて、かなりの利点がある。しかし、疲労及びインプリントは、有機系強誘電体キャパシタでも起こり、解決されなければ、これは商品化の重大な障害となるであろう。残念ながら、化学的性質と基本的な強誘電体特性（例えば、変位双極子ｖｓ．永久双極子）の双方における基本的な相違のために、無機強誘電体システムで疲労に対処するために開発されてきた改善法を、この場合に適用することはできない。このため、公開国際出願ＷＯ０２／４３０７１で、本特許の出願人は、電極の少なくとも一方が、強誘電体ポリマーのメモリ材料に接触する導電性ポリマーを備える強誘電体メモリ回路を提案した。任意選択で、通常の金属電極とメモリ材料の間の中間層として、導電性ポリマー層を備えてもよい。この配置構成により、電極の電荷注入特性の制御が改善され、１０６サイクルの分極−スイッチングを超える適切な耐疲労性を維持するというさらなる利点がある。しかし、強誘電体、又はそのエレクトレットメモリでは、１０９サイクルの分極−スイッチングを優に超えても、疲労に損なわれないことが望ましいと見なされている。最近、輸送現象、すなわち電極とメモリ材料の間の、例えばイオン性化学種の交換が、双方にとって有害でありうるだけでなく、さらに、メモリ材料の耐疲労性に悪影響を及ぼしうることも明らかになった。
したがって、有機、特にポリマーエレクトレット又は強誘電体系の、メモリ及び（又は）プロセッシング素子の疲労の進行を最少化する方策又は改善法が緊急に求められている。
前記に従って、本発明の主目的は、有機エレクトレット又は強誘電体材料が用いられ、またデータ記憶及び（又は）プロセッシング素子に応用されるメモリ回路における、電場の応力により引き起こされる疲労の影響を低減及び（又は）回避する基本的な方策を提供することである。
本発明のさらなる目的は、特定の基本的な疲労メカニズムが作動するようになることを防ぐ、又は遅らせる、メモリ回路の構造を明確に記述することである。
本発明の別の目的は、耐疲労性メモリ回路に組み込まれる、特定の種類の材料を挙げ、特に適切な好ましい実施形態をいくつか列挙することである。
前記の目的並びにさらなる特徴及び利点は、電極材料又はメモリセルのメモリ材料のいずれかに含まれ、また、移動性の荷電及び（又は）中性粒子の形態で、電極材料からメモリ材料へ、あるいは後者から前者へ移動する傾向を示す原子又は分子化学種を、物理的及び（又は）化学的に大量に組み入れることができる、少なくとも１種の機能材料を、少なくとも一方の電極が含むことにより、電極材料又はメモリセルのメモリ材料のいずれかの機能特性への悪影響を打ち消すことができることを特徴とする、強誘電体又はエレクトレットメモリ回路によって本発明により達成される。
本発明では、前記の少なくとも１種の機能材料は、それぞれ別々にあるいは合わさって、電極材料のそれらと適合性のある電気的及び（又は）化学的性質；メモリ材料のそれとほぼ等しいか又はより大きい比誘電率；前記の原子又は分子化学種を組み入れても実質的に変わらないままである比誘電率；並びに、前記の原子又は分子化学種を組み入れても実質的に変わらないままである伝導率；をもつと有利であると想定されている。
本発明による第１の好ましい実施形態では、前記の少なくとも１種の機能材料は、電極材料に一様に分布している。この好ましい実施形態の変形形態では、前記の少なくとも１種の機能材料は、前記の少なくとも一方の電極の表面に広がり、またメモリ材料に接触する、電極材料の一部分に含まれる。２種以上の機能材料が用いられる場合、電極材料の前記部分の個別の層に、これらを含むことができる。
本発明によるメモリ回路の第２の好ましい実施形態では、前記の少なくとも１種の機能材料は、前記の少なくとも一方の電極の１つ又は複数の表面層に含まれ、前記の１つ又は複数の表面層は、前記の少なくとも一方の電極とメモリ材料の間の１つ又は複数の中間層として備わり、２種以上の機能材料が用いられる場合、２つ以上の中間層のそれぞれにこれらを含めることができる。
有利には、前記の少なくとも１種の機能材料は、次のもの、すなわち、ダイヤモンド様ナノコンポジット薄膜材料、導電性炭化物材料、導電性酸化物材料、導電性ホウ化物材料、導電性窒化物材料、導電性ケイ化物材料、導電性炭素系材料、あるいは導電性ポリマー又はコポリマー材料からの１種又は複数のものとして選択される。
これに関連して、導電性炭化物材料は、次のもの、すなわち、炭化タンタル、炭化チタン、炭化ジルコニウム、又は炭化ハフニウムの１種又は複数のものでありうる；導電性酸化物材料は、次のもの、すなわち、２元系酸化物、３元系酸化物、ドープもしくは無ドープ２元系酸化物又はドープもしくは無ドープ３元系酸化物の１種又は複数のもの；導電性ホウ化物材料は、次のもの、すなわち、ホウ化ハフニウム、ホウ化ジルコニウム、又はホウ化クロムの１種又は複数のもの；導電性窒化物材料は、次のもの、すなわち、窒化チタン、窒化ジルコニウム、窒化ハフニウム、窒化タンタル、窒化バナジウム、窒化ニオブ又は窒化クロムの１種又は複数のもの；導電性ケイ化物材料は、ケイ化チタンでありうる；あるいは、導電性炭素系材料は、次のもの、すなわち、グラファイトカーボン、フラーレン又はシアノ（ＣＮ）基をもつ物質の１種又は複数のものでありうる。
有利には、導電性ポリマー又はコポリマー材料は、次のもの、すなわち、ドープされたポリピロール（ＰＰｙ）、ドープされたポリピロール（ＰＰｙ）誘導体、ドープされたポリアニリン、ドープされたポリアニリン誘導体、ドープされたポリチオフェン、ドープされたポリチオフェン誘導体からの１種又は複数として選択されうる。
有利には、強誘電体又はエレクトレットメモリ材料は、ポリマー又はオリゴマー材料、あるいはこの種の材料を含むブレンド又はコンポジットである。これに関連して、強誘電体又はエレクトレットポリマーメモリ材料は、次のもの、すなわちポリフッ化ビニリデン（ＰＶＤＦ）、ポリビニリデンとその任意のコポリマーのいずれか、コポリマー又はＰＶＤＦ−トリフルオロエチレン（ＰＶＤＦ−ＴｒＦＥ）のいずれかに基づくターポリマー、奇数ナイロン、奇数ナイロンとその任意のコポリマーのいずれか、シアノポリマー、並びに、シアノポリマーとその任意のコポリマーのいずれかからの１種又は複数として選択されうる。
有利には、次のもの、すなわち、アルミニウム、白金、金、チタン、銅、あるいはこれらの合金又コンポジットからの１種として、電極材料を選択することができる。
有利には、メモリ材料は、物理又は化学気相堆積により、あるいは、スピン又はディップコーティング法により、メモリ回路に備えられ、電極材料は、物理又は化学気相堆積によりメモリ回路に備えられ、前記の少なくとも１種の機能材料は、物理又は化学気相堆積あるいは溶液に基づく方法によりメモリ回路に備えられる。好ましくは、メモリ材料、第１及び第２の電極、並びに、適切であれば、前記の少なくとも１つの中間層は全て、メモリ回路に薄膜として備えられるので、メモリ回路は実質的に薄膜素子として実現される。
有利には、本発明による、複数の強誘電体又はエレクトレットメモリ回路は、マトリックス−アドレス指定可能アレイのメモリ回路を形成し、メモリ回路のメモリセルは、強誘電体又はエレクトレット薄膜メモリ材料の大域的な（ｇｌｏｂａｌ）層に個別の部分を形成し、第１及び第２の電極はそれぞれ、第１及び第２の電極手段の部分をなし、各電極手段は複数の平行ストリップ状（ｓｔｒｉｐ−ｌｉｋｅ）電極を備え、第２の電極手段の電極が第１の電極手段の電極に対してある角度、好ましくは直角をなして配向しており、また、強誘電体又はエレクトレット薄膜の大域層がそれらの間に挟まれているので、メモリ回路のメモリセルが第１の電極手段の電極と第２の電極手段の電極の交叉部でそれぞれ薄膜大域層に画定され、電極手段及びメモリ材料の大域的層により形成されメモリセルを有するメモリ回路のアレイにより、受動マトリックス−アドレス指定可能強誘電体又はエレクトレットメモリ素子が実現され、書込み及び読込み動作での各メモリセルのアドレス指定は、駆動、制御及び検出のための外部回路と適当に接続された電極手段の電極を通じて行われる。
本発明は、好ましい実施形態を参照し、添付図に関連させながら、これからより詳細に説明される。
本発明は一般に、一般的にはキャパシタ状構造であるメモリ回路に、少なくとも１種の機能材料を、一方ではエレクトレット又は強誘電体メモリ材料と、他方でキャパシタ状構造の電極とそれが境界をなすように、導入することに基づいている。したがって、この少なくとも１種の機能材料は電極の構成成分でありうる。機能性材料は電気導電性であり、したがって、それをキャパシタ状構造の追加の電極材料と見ることができる。電気導電性である以外の、機能材料の重要な属性は、それが、キャパシタ状構造に電極を通じて加えられる電場の作用の下で、あるいは、濃度勾配の作用の下で、エレクトレット又は強誘電体から移動する特定のイオン性又は中性化学種を捕捉しその構造に組み入れることができることである。以下のより詳細な説明から明らかになるであろうように、このようなイオン又は中性化学種の捕捉と組込みは、格子間への侵入によるか、あるいは機能材料の原子又は分子構成成分の置換によるか、あるいはその中の空格子点を埋めることによるかのいずれかで行われる。電極構造に意図的に作られた反応性化学種への化学的結合もまた可能である。どの場合でも、機能材料は電気導電性を保ったままであろう。
本発明に関連して、図１に示される、データ記憶及びプロセッシング用途のキャパシタ状メモリ回路に用いられるポリマーメモリ材料の疲労及びインプリントの原因の広範な探求が行われた。メモリ回路Ｃは、この場合には、平行平板キャパシタ状構造の２つの電極の間に挟まれた強誘電体ポリマーである、メモリ材料２と境界をなす第１の電極及び第２の電極１ａ；１ｂを備える。電極の間に電圧信号を加えることにより、強誘電体ポリマーは、その分極状態に影響するか、又は呼び掛ける（ｉｎｔｅｒｒｏｇａｔｅ）電場を受ける。以下の記述は、有機及びポリマーのエレクトレット及び強誘電体に広く適用できると主張するが、ＰＶＤＦ、並びに、ＴｒＦＥ及び／又はＴＦＥとのそのコポリマー及び／又はターポリマーに重きを置いて、主にポリマー強誘電体を取り扱うであろう。これは、説明に焦点と具体性をもたせ、また関心のある将来の素子に特に関連すると思われる種類の材料を含むようにするためである。
実験的及び理論的証拠に基づいて、本発明者等は、疲労及びインプリントの、一般的に繰り返され、普遍的で支配的なメカニズムは、電気的及び化学的ポテンシャルの作用の下での、強誘電体ポリマーの本体内と電極部分近くでの荷電した不純物化学種の再分布であることを見出した。このような不純物は、強誘電体／電極の境界に達すると、強誘電体／電極の境界の深いトラップにより捕捉されるか、あるいは電極材料と反応化学的に反応しうる。不純物は反応生成物を生み出すことがあり、これは、電極に絶縁バリア層と、後に電極に達するイオン性化学種のトラップを形成する。トラップの深さに応じて、局在する電荷が電極表面に蓄積し、脱分極場を作り出して強誘電分域を固定（ｐｉｎｎｉｎｇ）することにより、セルの機能を損なう。イオン性又は中性化学種と電極の間の化学反応もまた、電極を物理的に欠陥のあるものにし、それらの伝導率を許容できないレベルに低下させることにより、それらを機能しないものにする。
このように、電極又は強誘電体メモリ材料本体の内部境界（すなわち、分域境界、又は無定形領域と結晶領域の間の境界、又は粒界）に欠陥が集積することに伴う２次的な効果により、強誘電体の活性は失われる。これらの欠陥（例えば、イオン化学種）は、合成又は膜製造工程により、強誘電体材料に外からの不純物として前もって存在するか、あるいは、メモリセルの製造中に発生する様々な形態の応力、又は、素子の動作に関連する後の電気的もしくは機械的応力による誘電体の劣化により誘導されるかのいずれかでありうる。
前記の有害な現象に対して有効であることが見出され、下に記載され例示される本発明を構成する改善法は、揮発性成分、例えばＰＺＴでの酸素が強誘電体のスイッチング中に失われる、前記の「無機」強誘電体メモリ膜のために発展した改善法とは根本的に異なる。これらの場合には、改善法は、酸素のような失われた化学種を復位させることにより、また、強誘電体本体のドーピング又は化学量論的な比の調節によって空格子点の発生を抑制することにより、空格子点を埋めることに焦点を合わせている。
本発明の実施形態によれば、強誘電体に接触する電極は、電極／強誘電体メモリ材料の界面に到着する、例えばイオンを捕捉し、電極材料の電気伝導率の低下なしに前記イオンを電極構造に組み入れるように作製される。このことは、電極材料の注意深い選択により実現され、各電極は単一のモノリシックシート又は薄膜であってもよく、あるいは各電極は２つ以上の機能層を含むサンドイッチ構造として作り出される。全電極構造の望ましい機能は、下に列挙されるようなものである。すなわち、
ｉ．電気導電性
ｉｉ．有害なイオン性化学種のトラップ／組入れ
ｉｉｉ．強誘電体から電極に向かって移動する不純物が電極に侵入することに対するバリア活性
ｉｖ．荷電又は中性化学種が電極から強誘電体に移動することに対するバリア活性
ここで、電気導電性により、強誘電体メモリ材料本体から電極に達するイオン性化学種が確実に中和される。こうして、強い局所的分域固定場、又は強誘電体本体にかなりの脱分極場を作り出すことができると思われる電荷の集積は可能でない。電極構造にイオンを組み入れることにより、中和されたイオンは確実に、電極／強誘電体の界面に集積しなくなり、そうしなければ、これは非導電性バリア層を作り出し、構造の破壊さえ引き起こしうるであろう。最後に、優れたバリア性は、裏打ち電極材料又はメモリ素子の他の構成成分を化学的に攻撃するかもしれない、強誘電体本体からの化学的に攻撃的な不純物、あるいは、素子の部分の構造転移により損傷をやはり引き起こしうるであろう、より攻撃性の劣る不純物（例えば、発生ガスにより及ぼされる圧力）の侵入に対する防御を与える。
図２は、本発明によるメモリ回路の第１の好ましい実施形態を示しており、単一の電極材料により、電極１ａ、１ｂは最も重要な機能を全て備えている。この場合、電極材料に一様に機能材料が分布していると考えることができる。別法として、機能材料３を、電極１ａ；１ｂの電極材料の一部分に含ませることができる。この際は、この部分は、意図された効果をもつために、電極１ａ；１ｂの表面に広がり、メモリセルの強誘電体メモリ材料２に接触していなければならない。この場合、２種以上の材料を、この部分の個々の層に含ませる、すなわち、電極材料の層状化された配置に含ませることができる。前記より、第１の実施形態では、本来の電極材料に機能材料を組み入れることにより、図３及び４にそれぞれ示される第２の実施形態の場合のように、機能材料の別個の中間層を用いる必要が無いことが理解されるであろう。第１の実施形態で、機能材料３を組み入れる電極１ａ、１ｂを実際に得ることは、次に記載される第２の実施形態の場合より困難な加工上の問題を伴うであろう。しかし、本発明によるメモリ回路の様々な材料及び層を得るための加工上の要件は、後で、簡単に、さらに検討されるであろう。明らかに、この第１の実施形態では、特別な性質の電極材料が必要とされるが、後に実例が示されるように、このような材料は存在する。
図３は、本発明の第２の好ましい実施形態によるメモリ回路を示している。それはキャパシタ状構造をしており、電極１ａ、１ｂの様々な望ましい機能が、機能材料３の２つの別の中間層３ａ；３ｂにより取り入れられている。これらの中間層３ａ；３ｂは、電極１ａ；１ｂとメモリ材料２の間に挟まれている。中間層３ａ；３ｂは、電気導電性であり、またメモリセルＣの強誘電体材料２から電極１ａ；１ｂに移動するイオン性化学種を、電気伝導率を低下させることなく、その構造に組み入れることができる機能材料３を含む。高導電性電極材料が、電極１ａ；１ｂを形成し、外部の駆動及びセンシング回路への優れた電気接続を提供する。電極１ａ；１ｂは、強誘電体メモリ材料２に面する側を、中間層３ａ；３ｂを形成する導電性イオントラップ機能材料３でコートされている。イオントラップ層３ａ；３ｂは、イオン性化学種に対して優れたバリア性を示すので、侵入、並びに、裏打ち電極材料及び可能性としてメモリ回路Ｃの他の構成成分への化学的攻撃が阻止される。異なる中間層へのこの機能分離を一層多くの層を含む構造に適用して、使用しうる電極材料の範囲を広げ、性能及び／又は生産性を上げることができる。例えば、中間層３ａ；３ｂをそれぞれ、いくつかの副層により構成し、副層の各々に特定の機能材料を含ませて、それらを上記のｉｉ）〜ｉｖ）として列挙されたものの１つのような、特殊な機能に合わせて作り上げることができる。
本発明によるメモリ回路の第２の好ましい実施形態の変形形態が図４に示されており、メモリセルＣの各側の、２つの別の中間層３ａ；４ａ及び３ｂ；４ｂの使用が描かれている。強誘電体メモリ材料２に面する中間層３ａ；３ｂは、電気導電性であり、強誘電体メモリ材料２からの不純物を吸収する能力がある。中間層４ａ；４ｂは同様に、導電性であり、また、高導電性材料、例えば、素子の回路の他の部分に接続される金属である電極層１ａ、１ｂへ不純物が通過して移動するのを防ぐ優れたバリア性をもつ機能材料３を含む。高導電性材料は、製造工程を簡単にするために、同じ素子の他の部分に用いられる導体材料であると有利であろう。
機能材料の動作原理をここでいくらか詳細に説明する。図５ａ、５ｂ及び５ｃに概略的に示されるように、いくつかの仕方で、イオン性及び中性不純物化学種を電極構造に組み入れることができる。図５ａ（ｉ）及び５ａ（ｉｉ）に示されるように、置換は、不純物が機能材料の本来の構成成分を追い出し、その場所を占めることを意味する。外れた本来の構成成分は、今度は別のサイトに移動し、そこでそれは、例えば、この図又は後の図５ａ、５ｂのどれかに描かれるメカニズムのいずれかにより、新たに結びつく。図５ｂ（ｉ）及び図５ｂ（ｉｉ）は、空格子点を埋めることによる組入れを、また図５ｃ（ｉ）及び図５ｃ（ｉｉ）は格子間配置を示している。これらの全ての場合に、機能材料の原子又は空格子点に、ある移動性があることに注意すべきである。したがって、バリア性に優れた密な材料であっても、原子及び分子の再配列により、深く、すなわち強誘電体メモリ材料２と対向する境界の最初のモノレイヤを超えて、不純物を受け入れることができる。
前記の方策により暗に、機能材料３を含む電極１ａ、１ｂを有するか、又は別法として機能材料３の中間層３ａ、３ｂを有するかのいずれかである、強誘電体メモリ材料２のメモリセルを得る許容される製造方法、並びに、そのような素子を作り出すために選ばれうる材料及び方法の範囲が限定される。したがって、様々な層又は材料界面で、不純物あるいは化学的又は物理的欠陥の発生率が高い粗雑な洗浄及びコーティング方法は避けなければならない。
電極がその望ましい性質を失い始めるまでに、電極構造に組入れられうる不純物の量には、明らかに、ある限度があるにちがいない。しかし、素子寿命の延長は、必ずしも永久に故障しないというわけではなくても、多くの場合、求められていることである。また、多くの事例で、主な問題は、材料合成又は素子製造工程に由来する初期の不純物の集団によるものでありうる。この集団は、電極、又は別の中間層のいずれかに集められ受け入れられると、問題であることを止め、その後長期間、素子の安定した動作が可能になる。
有利には、１種の機能材料又は複数の材料は、電極材料のものと適合性がある電気及び／又は化学的性質をもつべきであり、またこのことは、機能材料が電極材料内に分散しているか、あるいはその表面層として備わるかどうかに関わらず、当てはまる。この意味する所は特に、機能材料は、電極材料と強誘電体又はエレクトレットメモリ材料の双方に対して、化学的に適合しているであろうということである。このことはまた、機能材料は、本来の電極材料又はメモリ材料のいずれかから移動する原子又は分子化学種を組み入れた後、依然として、その元々の電気的及び化学的性質を保持し、また特に、電極材料及びメモリ材料の双方に、いずれの点でも、適合性があるようでなければならないことも意味する。用いられる１種の機能材料又は複数の機能材料は、電極材料に分散させて、また特にその表面層として備えられる場合でも、あるいは電極とメモリ材料の間の中間層として備えられる場合でも、メモリ材料と電極材料の間の電気的減衰を避けるために、メモリ材料のそれに等しいか、より大きい高周波比誘電率をもつべきであるということも、一般に必要とされるであろう。導電性であるが、機能材料の比誘電率は、電極材料のそれよりかなり小さいということがありうるであろうが、好ましくは、強誘電体メモリ材料より大きく、この性質は、移動する原子又は分子化学種が組み入れられてもそのままであるべきである。この種の組入れで、機能材料の伝導率もまた変わるべきではない。
本発明によるメモリ回路を、このようなメモリ回路の、マトリックス−アドレス指定可能アレイのメモリ回路として用いることができるであろう。別の言い方をすると、それらは、図６ａの平面図と、図６ｂにＸ−Ｘラインに沿う横断面で示される受動マトリックス−アドレス指定可能メモリ素子を構成するであろう。メモリ素子は、アドレス指定動作で、メモリセルＣをオン、オフに切り替える、メモリ回路に接続するスイッチングトランジスタがないので、受動マトリックス素子と名づけられる。これは、メモリセルＣのメモリ材料は、それがアドレス指定されていない状態では、マトリックス−アドレス指定可能素子のアドレス指定電極のどれとも接触していないことを意味するであろう。基本的に、この種のメモリ素子は、第１の組の平行ストリップ状電極１ｂをもち、図６ｂでは、これは基板上に位置し、機能材料の中間層３ｂにより覆われ、強誘電体メモリ材料、すなわち強誘電体ポリマー２の大域層がこれに続くように示されており、今度はそれが機能材料の大域層３ａにより覆われ、その上に、同様の平行ストリップ状電極１ａを備えるが、直交する電極マトリックスを形成するように、電極１ｂに直角に配向する別の電極の組を備える。電極１ａを、例えば、マトリックス−アドレス指定可能メモリ素子のワード線と見なすことができ、電極１ｂをそのビット線と見なすことができる。ワード線１ａとビット線１ｂの間の重なりで、メモリセルは、メモリ材料２の大域層にマトリックスとして画定される。このように、メモリ素子は、マトリックスの電極の重なりの数に対応する複数のメモリ回路Ｃを備える。メモリ回路Ｃは、図６ｃの横断面により詳細に示されており、本発明によるメモリ回路の第２の好ましい実施形態に対応する。別の言い方をすると、機能材料３は、それぞれ電極１ａ及び１ｂと境界をなし、それらの間にメモリ材料２を挟む個々の中間層３ａ、３ｂに含まれる。図６ａ及び６ｂに示される類のメモリ素子では、電極１ａ上に絶縁層（あるいは、いわゆる分離層）を備えることができ、次に第２の同様の素子をその上部に積み重ね、それを続けて、先行技術において知られている多層又は立体的メモリ素子を形成できることが理解されるであろう。図６ａのメモリ素子でそれぞれワード及びビット線となる電極１ａ及び１ｂは全て、図には周辺の外部回路構成が示されていないが、マトリックス−アドレス指定可能メモリ素子のメモリセルへの書込み／読込み動作を実施する適当な駆動及び制御及びセンシング回路に接続されるであろうということが理解されるべきである。
この種のマトリックス−アドレス指定可能メモリ素子に機能材料を備えるには、製造の詳細に対する、いくらかの注意が必要とされる。例えば、ビット線電極１ｂを基板Ｓ上に配置し、最初に、その基板を覆う大域層として堆積させることができ、その後、例えば標準的なフォトリソグラフィ法で、ストリップ状ビット線電極１ｂが形成されるように、電極はパターン化される。別法として、電極１ｂに対応する横断面をもつ平行な凹みを基板に形成し、次に、適当な処理をした電極材料で充填し、必要であれば、電極の上部表面が基板のそれと同一平面になるまで平坦化することができるであろう。機能材料３が電極材料に組み入れられる場合、物理又は化学気相堆積を用いて、電極材料に機能材料が同時に又は徐々に組み入れられるように両材料を堆積させることができる。別法として、後の別のステップにおいて、層３ｂ又は機能材料のいずれかをメモリ素子の大域層として付着させることができ、次に、メモリ材料の大域層２を堆積し、その後、メモリ材料２の大域層を覆う、機能材料の別の大域層３ａが備えられる。最後に、図６ａに示されるように、ワード線電極１ａが備えられ、そして、可能性として、絶縁及び分離機能がある平坦化層により覆われる。得られる構造は、言うまでもなく、受動マトリックス−アドレス指定可能メモリアレイに、本発明による複数のメモリ回路Ｃを集積するメモリ素子である。機能材料３が個々の中間層３ａ、３ｂに含まれる場合、これらの層の双方、並びにメモリ材料２は大域層、すなわちメモリ素子の、パターン化されていない層として備えられるので、単一のメモリ回路を、その数が、数千万又は数億、あるいは一層多くに達し、それぞれ別々のメモリ回路の予め決められた分極状態又は値として、それと同数のビットを記憶する容量をもつ、このようなメモリ回路のアレイへと集積化することができる。さらに、この種のメモリマトリックス−アドレス指定可能メモリ素子は、書込み及び読込みのための外部回路構成の適当な配置により、読込みの書込み動作を、非常に大規模な並列方式で実施することができる。
本発明によるメモリ回路で使用されうる機能材料の様々な例が、フッ素含有メモリ材料と共に使用するのに適する機能材料又はその中間層を明確に記載して、これから与えられるであろう。この重要視は、特定のフッ素含有ポリマー強誘電体、特にＰＶＤＦ、並びにＶＤＦとＴｒＦＥのコポリマーは、将来のデータ記憶素子のメモリ材料として特に有望視されているという事実に基づいている。それはまた、フッ素含有メモリ材料は、中性、並びにイオンの形態のフッ素及びフッ化水素の移動性と化学的攻撃性により、例外的な難題を提起するという事実でもある。
ダイヤモンド様ナノコンポジット（ＤＬＮ）膜をもつ電極
最近、新しいタイプの膜が開発され、非常に優れた耐腐食性とバリア性を、膜成長の間に組成を変えることにより１８桁の大きさに渡って調節できる電気導電性と共に併せもっている（比較、例えば、「ダイヤモンド様ナノコンポジット又はドープされたダイヤモンド様ナノコンポジット膜の形成方法（Ｍｅｔｈｏｄ ｆｏｒ ｆｏｒｍｉｎｇ Ｄｉａｍｏｎｄ−Ｌｉｋｅ Ｎａｎｏｃｏｍｐｏｓｉｔｅ ｏｒ Ｄｏｐｅｄ−Ｄｉａｍｏｎｄ−Ｌｉｋｅ Ｎａｎｏｃｏｍｐｏｓｉｔｅ Ｆｉｌｅｍｓ）」、米国特許第５，３５２，４９３号（１９９４年）；（Ｖｅｎｉａｍｉｎ ＤｏｒｆｍａｎとＢｏｒｉｓ Ｐｙｐｋｉｎ））。ダイヤモンド様ナノコンポジット（ＤＬＮ）カーボン膜と名づけられているので、これらの膜は、一層よく知られたダイヤモンド様カーボン（ＤＬＣ）膜にいくらか似ているが（比較、例えば、「真空でのダイヤモンド様カーボンコーティング形成方法（Ｍｅｔｈｏｄ ｏｆ ｆｏｒｍｉｎｇ Ｄｉａｍｏｎｄ−Ｌｉｋｅ Ｃａｒｂｏｎ Ｃｏａｔｉｎｇ ｉｎ Ｖａｃｕｕｍ）」、公開国際出願ＷＯ９８／５４３７６（Ａ．Ｉ．Ｍａｓｌｏｖ他））、水素で安定化され、主にダイヤモンド結合した炭素の相互貫入ランダムネットワーク、及び、酸素で安定化されたガラス状ケイ素からなる。このＣ−Ｓｉ自己安定化アモルファス構造は、比抵抗を１０ｅ−４Ωｃｍまで下げる、第３の相互貫入ネットワークを形成する金属を導入するマトリックスを形成する。望みの性質に応じて、Ｌｉ、Ａｇ、Ｃｕ、Ａｌ、Ｚｎ、Ｍｇ、Ｎｂ、Ｔａ、Ｃｒ、Ｍｏ、Ｗ、Ｒｈ、Ｆｅ、Ｃｏ、及びＮｉを含めて、広い範囲から金属を選択することができる。ほとんどどんな基板材料上にも、基板を単に穏やかに温度上昇させて（室温堆積温度）、これらの膜を高速で堆積させることができる。接着性は、本発明の状況に関連する実質的に全ての材料、すなわち、電極及び強誘電体として使用される、無機、並びに有機及びポリマー材料（例えば、金属、酸化物、セラミック、プラスチック）に対して優れている。テフロン（登録商標）で観察された優れた接着性は、ＰＶＤＦ、並びにＴｒＦＥとのそのコポリマーのような、化学的に密接に関連するポリマー強誘電体との関連で、実際的な意味がある。
ＤＬＮ膜の重要な特徴は、微細構造特性、並びに化学的性質を、それぞれの所定の用途に合わせられることである。例として、強誘電体から、ＤＬＮからなる電極表面に移動する攻撃的化学種を組み入れるという問題を考える。前記の参照文献に記載されているように、ＤＬＮは、相互貫入サブネットワークのウェブ（ｗｅｂ）を含む。電極構造の様々な要件、すなわち、構造に欠陥がないこと、バリア性、電気伝導率、及び強誘電体メモリ材料からの不純物の受け入れ、を満たすように、これらのサブネットワークを選ぶことができる。
具体的に、図７に示されるＤＬＮ膜の構造を考える。１つのネットワークは水素により安定化された、主にｓｐ３結合炭素からなり、構造の骨格を構成する。別のネットワークは、酸素により安定化されたケイ素からなり、Ｃ−Ｈのネットワークと絡み合い、Ｃ−Ｈのネットワークと共に、電極構造全体に機械的強度とバリア性を付与する。第３に、ドーパント元素、又は周期律表の１〜７ｂ及び８族から選択された元素を含むドーパント化合物のネットワークがある。これらのドーパントは、他の２つのネットワークの中間に形成されたナノポアのネットワークに受け入れられており、この場合、パーコレーション臨界値を超える濃度の金属であり、電気導電性を付与し、全ネットワーク構造のバリア性に寄与している。ＤＬＮ製造過程の間に、制御された仕方で、他のドーパントもまた組み入れることができる。また、膜の厚さ内にドーパントの濃度勾配を作り出すことができる。ここで、処理されようとしている不純物が、ＰＶＤＦ及びＰ（ＶＤＦ−ＴｒＦＥ）強誘電体との関連で実際に意味があると思われる、例えば、Ｆ−イオンとフッ化水素であると仮定する。ＤＬＮ膜により覆われる電極境界に達すると、不純物はナノポアネットワークに入り、そこで動けなくなるであろう。ネットワーク内部へのトラップは、図５ａ〜ｃに示される一般的メカニズムのいずれかにより起こるであろう。物理と化学に熟達した人には明らかであるように、図７の構造は、好ましいトラップメカニズムを選択する異例の範囲の好機を提供している。通常、深いトラップが、永久的な不動化にとって望ましい。これを実現する１つの方法は、不純物化学種、例えばフッ素と強い化学反応性を示し、反応生成物が電極の機能に有害な影響を与えることなくその構造に閉じ込められたままになるサイトを、電極材料内部に備えることである。ここの例では、ナノポアネットワーク内のドーパントだけでなく、酸素で安定化されたケイ素のネットワーク自体も、電極構造の犠牲反応化学種として役立ちうることに気づく。例えば、ＨＦ酸は、ＤＬＮのＳｉ−Ｏネットワークを選択的にエッチングすることが知られている（比較、Ｖ．Ｄｏｒｆｍａｎ、「ダイヤモンド様ナノコンポジット（ＤＬＮ）（Ｄｉａｍｏｎｄ−ｌｉｋｅ ｎａｎｏｃｏｍｐｏｓｉｔｅｓ（ＤＬＮ））」、Ｔｈｉｎ Ｓｏｌｉｄ Ｆｉｌｍｓ ２１２ ２６７−２７３（１９９２））。
機能材料としての導電性炭化物
遷移金属の炭化物は融点が高く、耐摩耗性に優れ、化学的に安定である。多くの遷移金属窒化物はまた優れた導体である。ここでは、炭化タンタル（ＴａＣ）、炭化チタン（ＴｉＣ）、炭化ジルコニウム（ＺｒＣ）及び炭化ハフニウム（ＨｆＣ）を特に挙げておく。特にＴｉＣは、現在のＴｉ電極と組み合わせると興味深い。これらの化合物は、ＮａＣｌ構造をなし、金属結合、共有結合及び少量のイオン性結合が複雑に組み合わさっている。比抵抗は結晶の完全性に依存し、通常３０〜５０・１０−８Ωｍである。
この材料の薄膜は通常、グロー放電法、例えば、反応性マグネトロンスパッタリングを用いて形成される。品質の良い膜を生成させる方法は、十分に発達しており、この材料は、例えば、拡散バリア、耐摩耗性コーティング、及び光学的コーティングとして用いられている。
機能材料としての導電性酸化物
これには、ドープ／無ドープの２元系又は３元系酸化物が含まれる。通常の堆積法は、ＣＶＤ／スピン（Ｓｎ２Ｏ３：Ｉｎ、ＳｎＯ２：Ｆ、ＺｎＯ：Ａｌ）、及びスパッタリング（ＬＳＭＯ、ＲｕＯ、ＩｒＯ２、ＩＴＯ）である。
機能材料としての導電性ホウ化物
これには、ＨｆＢ、ＺｒＢ、ＣｒＢが含まれる。
機能材料としての導電性窒化物
窒化物化合物の伝導率は広い範囲に渡り、その材料を金属、半導電性又は絶縁性にする。特に、遷移金属窒化物は、大きな科学的関心を集めてきた。これらの材料は高融点であり、優れた耐磨耗性を示し、また化学的に安定である。多くの遷移金属窒化物はまた優れた導体である。ここでは、４Ａ族の窒化物である、窒化チタン（ＴｉＮ）、窒化ジルコニウム（ＺｒＮ）及び窒化ハフニウム（ＨｆＮ）を特に挙げておく。特にＴｉＮは、Ｔｉ電極と組み合わせると興味深い。これらの化合物は、ＮａＣｌ構造をなし、金属結合、共有結合及びイオン性結合が複雑に組み合わさっている。比抵抗は結晶の完全性に依存し、通常２０〜３０・１０−８Ωｍである。この種の薄膜は通常、グロー放電法、例えば、反応性マグネトロンスパッタリングを用いて形成される。品質の良い膜を生成させる方法は、十分に発達しており、この材料は、例えば、拡散バリア、耐摩耗性コーティング、及び光学的コーティングとして用いられている。さらに、ＴａＮ、ＶＮ、ＮｂＮのような５Ａ族の窒化物、及びＣｒＮのような６Ａ族の窒化物を用いることができる。
関連する文献として、例えば、Ｌｏｕｉｓ Ｅ．Ｔｏｔｈによる「遷移金属炭化物及び窒化物（Ｔｒａｎｓｉｔｉｏｎ ｍｅｔａｌ ｃａｒｂｉｄｅ ａｎｄ ｎｉｔｒｉｄｅｓ）」（Ａｃａｄｅｍｉｃ Ｐｒｅｓｓ １９７１）の、Ｊ．Ｅ．Ｇｒｅｅｎｅ、Ｊ．Ｅ．Ｓｕｎｄｇｒｅｎ、Ｌ．Ｇ．Ｈｕｌｔｍａｎ等の論文を参照。
機能材料としての導電性ポリマー
最初の高導電性ポリマーは、銀色の全トランスポリアセチレン（ＰＡ）（Ｈ．Ｓｈｉｒａｋａｗａ）、後には、例えばＩ２を用いる同じ材料のドーピング（Ｈ．Ｓｈｉｒａｋａｗａ，Ｅ．Ｊ．Ｌｏｕｉｓ，Ａ．Ｇ．ＭａｃＤｉａｒｍｉｄ，Ｃ．Ｋ．Ｃｈｉａｎｇ ａｎｄ Ａ．Ｊ．Ｈｅｅｇｅｒ；Ｊ．Ｃｈｅｍ．Ｓｏｃ．Ｃｈｅｍ．Ｃｏｍｍ．（１９７７）５７９）が開発され、約２５年前に合成された。これらの膜の伝導率は、１０３（Ωｃｍ）−１の程度であることが見出された。間もなく、ポリ（ｐ−フェニレン）（ＰＰＰ）、ポリピロール（ＰＰｙ）、ポリ（ｐ−フェニレンビニレン）（ＰＰＶ）、ポリチオフェン（ＰＴ）及びポリアニリン（ＰＡＮＩ）のような他の共役ポリマーにドープすることが可能であることも発見された。しかし、これらの材料の欠点は、それらが加工できないことであった。
８０年代の中頃に、ポリチオフェンにアルカリ側鎖を付けて、ポリ（３−アルキルチオフェン）（Ｐ３ＡＴ）にすると、共役ポリマーが加工可能（可溶性でも溶融可能でもある）であることが示された。これらの材料にドープする可能性もまた示されたが（Ｓａｔｏ，Ｔａｎａｋａ、Ｋａｅｒｉｙａｍａ；Ｓｙｎｔｈｅｔｉｃ Ｍｅｔａｌｓ １８（１９８７）２２９）、安定性に乏しかった（Ｇ．Ｇｕｓｔａｆｓｓｏｎ，Ｏ．Ｉｎｇａｎａｓ，Ｊ．Ｏ．Ｎｉｌｓｓｏｎ，Ｂ．Ｌｉｅｄｂｅｒｇ，Ｓｙｎｔｈｅｔｉｃ Ｍｅｔａｌｓ ３１（１９８８）２９７）。
後年、導電性ポリマーはさらに進歩し、ドープされた状態においても、加工可能で（例えば、ポリアニリンドデシルベンゼンスルホン酸、Ｐａｎｉ ＤＢＳＡ）、また可溶性の（例えば、ポリスチレンスルホン酸を含むポリ（エチレンジオキシチオフェン）、ＰＥＤＯＴ−ＰＳＳ）材料が得られた。今日、１０２（？）から１０５（Ωｃｍ）−１の範囲の伝導率をもつ導電性ポリマーが多くの用途向けに商品化されている。
機能材料としての導電性ケイ化物
これには、ＴｉＳｉ２が含まれる。
他のタイプの機能材料
これらには、グラファイトカーボン、Ｃ６０（バックミンスターフラーレン）のようなフラーレン、及び官能基としてシアノ（ＣＮ）をもつ物質が含まれる。
本発明によるメモリ回路では、メモリセルのメモリ材料は、好ましくは、強誘電体又はエレクトレットメモリ材料である。この材料は、現在最も普及したポリマーであり、また最もよく理解されているポリマーメモリ材料であると現在見なしうる、ポリビニリデン−トリフルオロエチレン（ＰＶＤＦ−ＴｒＦＥ）であると有利でありうる。メモリ材料が、電極の間に介在して、完全なメモリ回路を形成し、通常これらの電極は、好ましくは、アルミニウム、白金、チタン、銅又はこれらのコンポジットの合金からなる金属である。電極材料は如何なる場合でも優れた電気導電性を示すであろう。これに関連して、当分野の技術者によく理解されており、文献で大いに検討されてきた問題は、電極材料より元々ずっと融点が低いポリマーメモリ材料上に直接金属を被覆して電極を付ける必要性である。基本的には、前記の好ましい様々なタイプからなる本発明による機能材料を、本発明のメモリ回路に備えようとする時にも同じ問題が発生する。この問題は、実現されようとする実際のさらなる実施形態により、いくらか異なる仕方で現れる。一般に、第１の電極、例えば１ａの電極材料は、例えば、物理又は化学気相堆積により、示されていない基板上に堆積されることにより、メモリ回路に備えられる。この時、図２に示される第１の実施形態では、機能材料もまた同じ気相堆積法に含めて、電極材料に一様に分布した機能材料を含む電極１ａを形成することができる。別法として、混合されていない電極材料が、工程の初期段階に、前と同じ物理又は化学気相堆積により堆積され、その後、次の工程段階で、機能材料が量を増やしながら加えられる。この時、１種より多い機能材料の堆積を異なる工程段階で行うことができ、その結果これらの材料は、電極材料の表面に隣接する電極材料の一部分に、層状化するか、もしくは傾斜分布し、次のメモリ材料の堆積は、スピン又はディップコーティング法により行うことができる。ここで、低融点のメモリ材料は、１種又は複数の機能材料を組み入れた電極材料の固化した層の上に堆積されるので、次の加工ステップには、熱的、又は化学的適合性のいずれの問題も存在しないであろう。しかし、１種又は複数の混合された機能材料を含む第２の電極、例えば１ｂを、ポリマーメモリ材料に堆積させようとする時には、このさらなる堆積過程が、すでに備わるポリマーメモリ材料に悪影響を及ぼさないように、特別な注意を要する。したがって、ポリマーメモリ材料の表面に最初に電極又は機能材料のいずれかの膜を形成する時は、ポリマー材料への入射熱フラックスが少ない物理又は化学気相堆積が用いられるべきである。例えば、メモリ材料の体積要素に、その融解熱を超える熱エネルギーが蓄積しないように、この段階での、ポリマーメモリ材料への熱エネルギーの入射を、ある特定の値より十分低く保つことができるであろう。
機能材料又は電極材料又はこれらの混合体のいずれかの最初の薄膜により、メモリ材料が一旦コートされると、メモリ材料がもはや悪影響を及ぼされないような、すでに付着した薄膜の十分な熱散逸容量を拠り所として、堆積工程を続けることができる。上の工程についての考察は、機能材料が、電極材料に混合されて備えられるか、あるいは、例えば図３に示されるように、電極材料の表面層、又は電極とメモリ材料の間の中間層を形成する別の工程で付けられるかに関わらず、一般に当てはまることに注意すべきである。上の例２又は例５に関連して簡単に記載された手段により、機能材料を堆積させることができることにも注意すべきである。
導電性ポリマーが機能材料として用いられる場合、これを通常の材料、すなわち金属の電極材料と混合することはできないが、如何なる場合でも、金属の表面に堆積して、本発明のメモリ回路の中間層となるであろう。従来技術による応用の紹介において記載したように、導電性ポリマーだけを電極材料として使用する、すなわち、こうして金属の電極を全く無くする試みがなされてきた。しかし、導電性ポリマーは、ポリマーメモリ材料と化学的に異なり、これを防ぐことが本発明の主な目的である、移動性の荷電及び／又は中性粒子がそれらの間を移動することによる、それらの劣化の可能性が依然としてあるであろう。したがって、導電性ポリマー材料だけの電極を用いる場合には、有利には、この種の電極にそのドーパントとして機能材料を組み入れることができ、その結果、この場合、必要とされる導電性と電荷移動機能と、機能材料の望ましい効果、すなわち、電極材料又はメモリ材料のいずれかに含まれ、それらの間を移動する傾向がある原子又は分子化学種を組み入れることとを電極が完全に併せもつ。
最後に、追加の、示されていない基材、又は、例えば適当な電気絶縁性材料のバックプレーン（ｂａｃｋｐｌａｎｅ）の使用を含む第３の工程ステップで、機能材料が組み入れられたか、あるいはその１つ又は複数の表面層としてもつかのいずれかである第２の電極を供用し、その後、貼り付けることができる第２の電極層及び／又は機能材料層を、低温の工程でメモリ材料にラミネートすることにより、耐火性電極材料の通常の金属被覆又は堆積法に含まれる複雑さを避けることも可能であることに注意すべきである。これは特に、機能材料及び（又は）電極をメモリ材料に拡散することが大いに排除し得るという事実を考慮に入れるとまた、特に有利になり得る。
当分野の技術者に知られているように、それらが電極層、メモリ材料層又は機能材料の中間層であるかどうかに関わらず、メモリ回路の全ての層を、本明細書に記載された堆積法のいずれかにより、薄膜として堆積させることができることが理解されるべきである。このことは当分野の技術者には明らかであろうし、また、例えば、強誘電体ポリマーのような有機材料系の強誘電体メモリは、今日、薄膜としてだけ想定されているので、実際に大きな意味がある。
例えば、先行技術に開示されるデータ記憶素子の基本的メモリセルを表し、本発明に関連する一般的メモリ回路を示す図である。 本発明の第１の好ましい実施形態によるメモリ回路を示す図である。 本発明の第２の好ましい実施形態によるメモリ回路を示す図である。 本発明の第２の好ましい実施形態の変形形態によるメモリ回路を示す図である。 機能材料のイオン組込みの特定のさまざまなモードを示す図である。 機能材料のイオン組込みの特定のさまざまなモードを示す図である。 機能材料のイオン組込みの特定のさまざまなモードを示す図である。 機能材料のイオン組込みの特定のさまざまなモードを示す図である。 機能材料のイオン組込みの特定のさまざまなモードを示す図である。 本発明によるメモリ回路を備えるマトリックス−アドレス指定可能メモル素子の平面図である。 ラインｘ−ｘに沿う、図６ａの素子の横断面図である。 図７ａの素子のメモリ回路で、図３の実施形態に対応するものの詳細を示す図である。 本発明で用いられるダイヤモンド様ナノコンポジット（ＤＬＮ）膜の形態の機能材料の構造を概略的に示す図である。

Claims (24)

  1. ヒステリシスを示し、所定の分極値をもつ正又は負の分極状態に分極させることが可能なメモリ材料（２）を有する強誘電体又はエレクトレットメモリセル、並びに、未分極メモリセルを分極させる、あるいは前記メモリセルの１つの分極状態とその反対の分極状態間のスイッチングを引き起こす、あるいは分極状態又はその値の一時的変化を前記メモリセルに引き起こす電位差を、適当な電圧をこれらの電極に加えることにより、前記メモリ材料（２）を挟んで発生させることができるように配置されて、前記メモリ材料に直接又は間接的に接触している第１及び第２の電極（１ａ、１ｂ）を備える、強誘電体又はエレクトレットメモリ回路（Ｃ）、特に耐疲労性が向上した強誘電体又はエレクトレットメモリ回路であって、
    前記電極材料又は前記メモリセルの前記メモリ材料（２）のいずれかに含まれ、また、移動性の荷電及び（又は）中性粒子の形態で、前記電極材料から前記メモリ材料（２）へ、あるいは後者から前者へ移動する傾向を示す原子又は分子化学種を、物理的及び（又は）化学的に大量に組み入れることができる、少なくとも１種の機能材料（３）を、前記電極（１ａ；１ｂ）の少なくとも一方が含むことにより、前記電極材料又は前記メモリセルの前記メモリ材料（２）のいずれかの機能特性への悪影響を打ち消すことができることを特徴とする、前記強誘電体又はエレクトレットメモリ回路（Ｃ）。
  2. 前記の少なくとも１種の機能材料（３）が、別々に、あるいは一緒に、前記電極材料の電気的及び（又は）化学的性質と適合性のある、電気的及び（又は）化学的性質を有することを特徴とする、請求項１に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  3. 前記の少なくとも１種の機能材料（３）が、前記メモリ材料（２）の比誘電率とほぼ等しいか、又は大きい比誘電率を有することを特徴とする、請求項１に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  4. 前記の少なくとも１種の機能材料（３）が、前記の原子又は分子化学種の組入れで実質的に変化しないままである比誘電率を有することを特徴とする、請求項１に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  5. 前記の少なくとも１種の機能材料（３）が、前記の原子又は分子化学種を組み入れても実質的に変化しないままの伝導率を有することを特徴とする、請求項１に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  6. 前記の少なくとも１種の機能材料（３）が、前記電極材料中に一様に分布していることを特徴とする、請求項１に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  7. 前記の少なくとも１種の機能材料（３）が、前記の少なくとも一方の電極（１ａ；１ｂ）の表面に広がり、前記メモリ材料（２）に接触する、前記電極材料の一部分中に含まれることを特徴とする、請求項１に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  8. ２種以上の機能材料（３）が、前記電極材料の前記部分の個別の層中に含まれることを特徴とする、請求項７に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  9. 前記の少なくとも１種の機能材料（３）が、前記の少なくとも一方の電極（１ａ；１ｂ）の１つ又は複数の表面層（３ａ；３ｂ）中に含まれ、前記の１つ又は複数の表面層（３ａ；３ｂ）が、前記の少なくとも一方の電極（１ａ；１ｂ）と前記メモリ材料２の間の１つ又は複数の中間層となっていることを特徴とする、請求項１に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  10. ２種以上の機能材料（３）が、２つ以上の中間層（３ａ、４ａ；３ｂ、４ｂ）のそれぞれの中に含まれることを特徴とする、請求項９に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  11. 前記の少なくとも１種の機能材料（３）が、次のもの、すなわち、ダイヤモンド様ナノコンポジット薄膜材料、導電性炭化物材料、導電性酸化物材料、導電性ホウ化物材料、導電性窒化物材料、導電性ケイ化物材料、導電性炭素系材料、あるいは導電性ポリマー又はコポリマー材料からの１種又は複数として選択されることを特徴とする、請求項１に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  12. 前記導電性炭化物材料が、次のもの、すなわち、炭化タンタル、炭化チタン、炭化ジルコニウム、又は炭化ハフニウムの１種又は複数であることを特徴とする、請求項１１に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  13. 前記導電性酸化物材料が、次のもの、すなわち、２元系酸化物、３元系酸化物、ドープ又は無ドープ２元系酸化物あるいはドープ又は無ドープ３元系酸化物の１種又は複数であることを特徴とする、請求項１１に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  14. 前記導電性ホウ化物材料が、次のもの、すなわち、ホウ化ハフニウム、ホウ化ジルコニウム、又はホウ化クロムの１種又は複数であることを特徴とする、請求項１１に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  15. 前記導電性窒化物材料が、次のもの、すなわち、窒化チタン、窒化ジルコニウム、窒化ハフニウム、窒化タンタル、窒化バナジウム、窒化ニオブ又は窒化クロムの１種又は複数であることを特徴とする、請求項１１に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  16. 前記導電性ケイ化物材料がケイ化チタンであることを特徴とする、請求項１１に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  17. 前記導電性炭素系材料が、次のもの、すなわち、グラファイトカーボン、フラーレン又はシアノ（ＣＮ）基をもつ物質の１種又は複数であることを特徴とする、請求項１１に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  18. 前記導電性ポリマー又はコポリマー材料が、次のもの、すなわち、ドープされたポリピロール（ＰＰｙ）、ドープされたポリピロール（ＰＰｙ）誘導体、ドープされたポリアニリン、ドープされたポリアニリン誘導体、ドープされたポリチオフェン、及びドープされたポリチオフェン誘導体からの１種又は複数として選択されることを特徴とする、請求項１１に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  19. 前記の強誘電体又はエレクトレットメモリ材料が、ポリマー又はオリゴマー材料、あるいはこの種の材料を含むブレンド又はコンポジットであることを特徴とする、請求項１に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  20. 前記の強誘電体又はエレクトレットポリマーメモリ材料が、次のもの、すなわち、ポリフッ化ビニリデン（ＰＶＤＦ）、ポリビニリデンとその任意のコポリマーのいずれか、コポリマー又はＰＶＤＦ−トリフルオロエチレン（ＰＶＤＦ−ＴｒＦＥ）のいずれかに基づくターポリマー、奇数ナイロン、奇数ナイロンとその任意のコポリマーのいずれか、シノポリマー、並びに、シノポリマーとその任意のコポリマーのいずれかからの１つ又は複数として選択されることを特徴とする、請求項１９に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  21. 前記電極材料が、次の材料、すなわち、アルミニウム、白金、金、チタン、銅、あるいはこれらの合金又はコンポジットからの１種として選択されることを特徴とする、請求項１に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  22. 前記メモリ材料（２）が、物理又は化学気相堆積により、あるいはスピン又はディップコーティング法により前記メモリ回路（Ｃ）に備えられ、前記電極材料が、物理又は化学気相堆積により前記メモリ回路（Ｃ）に備えられ、また、前記の少なくとも１種の機能材料（３）が、物理又は化学気相堆積又は溶液に基づく方法により前記メモリ回路（Ｃ）に備えられることを特徴とする、請求項１に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  23. 前記メモリ材料（２）、前記の第１及び第２の電極（１ａ；１ｂ）、並びに、適切な場合、前記の少なくとも１種の中間層（３ａ；３ｂ）が全て、前記メモリ回路中に薄膜として備わり、前記メモリ回路を実質的に薄膜素子として実現することを特徴とする、請求項２２に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
  24. 複数のメモリ回路（Ｃ）が、マトリックス−アドレス指定可能アレイのメモリ回路を形成し、前記メモリ回路（Ｃ）の前記メモリセルが、強誘電体又はエレクトレット薄膜メモリ材料の大域的な層（２）中に個別の部分を形成し、前記の第１及び第２の電極（１ａ；１ｂ）がそれぞれ第１及び第２の電極手段の部分をなし、各電極手段は複数の平行ストリップ状電極（１ａ；１ｂ）を備え、前記第２の電極手段の前記電極（４ｂ）が前記第１の電極手段の前記電極（１ａ）に対してある角度、好ましくは直角をなして配向しており、また、前記強誘電体又はエレクトレット薄膜の大域層（２）がそれらの間に挟まれているので、前記メモリ回路（Ｃ）の前記メモリセルが、前記第１の電極手段の前記電極と前記第２の電極手段の前記電極（１ａ；１ｂ）のそれぞれの交叉部で前記薄膜大域層（２）中に画定されており前記電極手段及び前記メモリ材料の前記大域層（２）により形成され前記メモリセルを有する前記メモリ回路（Ｃ）の前記アレイにより、集積受動マトリックス−アドレス指定可能強誘電体又はエレクトレットメモリ素子が実現され、書込み及び読込み動作での各メモリセルのアドレス指定は、駆動、制御及び検出のための外部回路と適当に接続された前記電極手段の前記電極（１ａ；１ｂ）を通じて行われることを特徴とする、請求項１に記載の強誘電体又はエレクトレットメモリ回路（Ｃ）。
JP2003546352A 2001-11-23 2002-11-22 強誘電体又はエレクトレットメモリ回路 Pending JP2005510078A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
NO20015735A NO20015735D0 (no) 2001-11-23 2001-11-23 Barrierelag
PCT/NO2002/000437 WO2003044801A1 (en) 2001-11-23 2002-11-22 A ferroelectric or electret memory circuit

Publications (1)

Publication Number Publication Date
JP2005510078A true JP2005510078A (ja) 2005-04-14

Family

ID=19913059

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003546352A Pending JP2005510078A (ja) 2001-11-23 2002-11-22 強誘電体又はエレクトレットメモリ回路

Country Status (12)

Country Link
EP (1) EP1446806B1 (ja)
JP (1) JP2005510078A (ja)
KR (1) KR100603670B1 (ja)
CN (1) CN100449640C (ja)
AT (1) ATE291273T1 (ja)
AU (1) AU2002366187B2 (ja)
CA (1) CA2464082C (ja)
DE (1) DE60203321T2 (ja)
ES (1) ES2238638T3 (ja)
NO (1) NO20015735D0 (ja)
RU (1) RU2269830C1 (ja)
WO (1) WO2003044801A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005083961A (ja) * 2003-09-10 2005-03-31 ▲高▼木 敏行 歪センサー
JP2007013116A (ja) * 2005-05-31 2007-01-18 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
JP2007531329A (ja) * 2004-03-31 2007-11-01 インテル コーポレイション ポリマーメモリ装置の金属窒化物電極及び金属酸化物電極内への電子トラップ生成
JP2008515191A (ja) * 2004-09-27 2008-05-08 インテル コーポレイション ポリマー電極を有する強誘電性ポリマーメモリ装置及びその製造方法
US8647942B2 (en) 2005-05-31 2014-02-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE58903298D1 (de) * 1989-06-29 1993-02-25 Siemens Ag Schaltungsanordnung zur identifikation integrierter halbleiterschaltkreise.
NO321555B1 (no) * 2004-03-26 2006-05-29 Thin Film Electronics Asa Organisk elektronisk innretning og fremgangsmate til fremstilling av en slik innretning
NO20041733L (no) * 2004-04-28 2005-10-31 Thin Film Electronics Asa Organisk elektronisk krets med funksjonelt mellomsjikt og fremgangsmate til dens fremstilling.
NO321280B1 (no) 2004-07-22 2006-04-18 Thin Film Electronics Asa Organisk, elektronisk krets og fremgangsmate til dens fremstilling
NO322202B1 (no) * 2004-12-30 2006-08-28 Thin Film Electronics Asa Fremgangsmate i fremstillingen av en elektronisk innretning
US7768014B2 (en) 2005-01-31 2010-08-03 Semiconductor Energy Laboratory Co., Ltd. Memory device and manufacturing method thereof
JP4749162B2 (ja) * 2005-01-31 2011-08-17 株式会社半導体エネルギー研究所 半導体装置
NO324809B1 (no) * 2005-05-10 2007-12-10 Thin Film Electronics Asa Fremgangsmate til dannelse av ferroelektriske tynnfilmer, bruk av fremgangsmaten og et minne med et minnemateriale av ferroelektrisk oligomer
EP1798732A1 (en) * 2005-12-15 2007-06-20 Agfa-Gevaert Ferroelectric passive memory cell, device and method of manufacture thereof.
US20090039335A1 (en) * 2006-02-09 2009-02-12 Motoyasu Terao Semiconductor device and manufacturing method of the same
KR100796643B1 (ko) 2006-10-02 2008-01-22 삼성전자주식회사 폴리머 메모리 소자 및 그 형성 방법
EP2286988A1 (de) * 2008-12-13 2011-02-23 Bayer MaterialScience AG Ferroelektret-Zwei- und Mehrschichtverbund und Verfahren zu dessen Herstellung
KR101042519B1 (ko) * 2008-12-30 2011-06-20 한국과학기술원 멀티 비트 저장 가능한 메모리 장치
JP4774130B1 (ja) * 2010-12-02 2011-09-14 株式会社サクラクレパス エレクトレット性微粒子又は粗粉の製造方法
WO2012119647A1 (fr) * 2011-03-08 2012-09-13 Hublot Sa, Genève Materiau composite comprenant un metal precieux, procede de fabrication et utilisation d'un tel materiau
US10242989B2 (en) * 2014-05-20 2019-03-26 Micron Technology, Inc. Polar, chiral, and non-centro-symmetric ferroelectric materials, memory cells including such materials, and related devices and methods
US10399166B2 (en) * 2015-10-30 2019-09-03 General Electric Company System and method for machining workpiece of lattice structure and article machined therefrom
CN108292630B (zh) * 2015-11-25 2023-04-25 东丽株式会社 铁电体存储元件、其制造方法、以及使用其的存储单元及使用其的无线通信装置
CN111403417B (zh) * 2020-03-25 2023-06-16 无锡舜铭存储科技有限公司 一种存储器件的结构及其制造方法

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02158173A (ja) * 1988-12-12 1990-06-18 Seiko Epson Corp 記憶装置
JPH03126275A (ja) * 1989-10-12 1991-05-29 Seiko Epson Corp 非線形２端子素子
JPH0418753A (ja) * 1990-05-11 1992-01-22 Olympus Optical Co Ltd 強誘電体メモリ
JPH0764107A (ja) * 1993-08-30 1995-03-10 Sharp Corp 非線形素子基板の製造方法
JPH1022470A (ja) * 1996-07-02 1998-01-23 Hitachi Ltd 半導体記憶装置及びその製造方法
JP2000068465A (ja) * 1998-08-21 2000-03-03 Nec Corp 半導体装置及びその形成方法
US6284654B1 (en) * 1998-04-16 2001-09-04 Advanced Technology Materials, Inc. Chemical vapor deposition process for fabrication of hybrid electrodes
JP2001515256A (ja) * 1997-08-15 2001-09-18 シン フイルム エレクトロニクス エイエスエイ 強電体データ処理装置
JP2001291842A (ja) * 2000-01-28 2001-10-19 Seiko Epson Corp 強誘電体キャパシタアレイ及び強誘電体メモリの製造方法
JP2004515055A (ja) * 2000-11-27 2004-05-20 シン　フイルム　エレクトロニクス　エイエスエイ 強誘電性メモリ回路及びその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5432731A (en) * 1993-03-08 1995-07-11 Motorola, Inc. Ferroelectric memory cell and method of sensing and writing the polarization state thereof
TW322578B (ja) * 1996-03-18 1997-12-11 Matsushita Electron Co Ltd
JP3668079B2 (ja) * 1999-05-31 2005-07-06 忠弘 大見 プラズマプロセス装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH02158173A (ja) * 1988-12-12 1990-06-18 Seiko Epson Corp 記憶装置
JPH03126275A (ja) * 1989-10-12 1991-05-29 Seiko Epson Corp 非線形２端子素子
JPH0418753A (ja) * 1990-05-11 1992-01-22 Olympus Optical Co Ltd 強誘電体メモリ
JPH0764107A (ja) * 1993-08-30 1995-03-10 Sharp Corp 非線形素子基板の製造方法
JPH1022470A (ja) * 1996-07-02 1998-01-23 Hitachi Ltd 半導体記憶装置及びその製造方法
JP2001515256A (ja) * 1997-08-15 2001-09-18 シン フイルム エレクトロニクス エイエスエイ 強電体データ処理装置
US6284654B1 (en) * 1998-04-16 2001-09-04 Advanced Technology Materials, Inc. Chemical vapor deposition process for fabrication of hybrid electrodes
JP2000068465A (ja) * 1998-08-21 2000-03-03 Nec Corp 半導体装置及びその形成方法
JP2001291842A (ja) * 2000-01-28 2001-10-19 Seiko Epson Corp 強誘電体キャパシタアレイ及び強誘電体メモリの製造方法
JP2004515055A (ja) * 2000-11-27 2004-05-20 シン　フイルム　エレクトロニクス　エイエスエイ 強誘電性メモリ回路及びその製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005083961A (ja) * 2003-09-10 2005-03-31 ▲高▼木 敏行 歪センサー
JP2007531329A (ja) * 2004-03-31 2007-11-01 インテル コーポレイション ポリマーメモリ装置の金属窒化物電極及び金属酸化物電極内への電子トラップ生成
JP4750103B2 (ja) * 2004-03-31 2011-08-17 インテル コーポレイション ポリマーメモリ装置の金属窒化物電極及び金属酸化物電極内への電子トラップ生成
JP2008515191A (ja) * 2004-09-27 2008-05-08 インテル コーポレイション ポリマー電極を有する強誘電性ポリマーメモリ装置及びその製造方法
JP2007013116A (ja) * 2005-05-31 2007-01-18 Semiconductor Energy Lab Co Ltd 半導体装置及びその作製方法
US8647942B2 (en) 2005-05-31 2014-02-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
US8901567B2 (en) 2005-05-31 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof

Also Published As

Publication number Publication date
CN1589479A (zh) 2005-03-02
KR100603670B1 (ko) 2006-07-20
DE60203321T2 (de) 2006-02-02
RU2004117774A (ru) 2006-01-10
ES2238638T3 (es) 2005-09-01
DE60203321D1 (de) 2005-04-21
WO2003044801A1 (en) 2003-05-30
CA2464082A1 (en) 2003-05-30
CN100449640C (zh) 2009-01-07
EP1446806B1 (en) 2005-03-16
CA2464082C (en) 2007-03-27
RU2269830C1 (ru) 2006-02-10
KR20040051614A (ko) 2004-06-18
EP1446806A1 (en) 2004-08-18
AU2002366187A1 (en) 2003-06-10
AU2002366187B2 (en) 2006-07-13
ATE291273T1 (de) 2005-04-15
NO20015735D0 (no) 2001-11-23

Similar Documents

Publication Publication Date Title
US6878980B2 (en) Ferroelectric or electret memory circuit
JP2005510078A (ja) 強誘電体又はエレクトレットメモリ回路
JP6883038B2 (ja) 強誘電体キャパシタ、強誘電体電界効果トランジスタ、並びに導電材料及び強誘電体材料を含む電子部品の形成に用いられる方法
US7842991B2 (en) Nonvolatile memory devices including oxygen-deficient metal oxide layers and methods of manufacturing the same
JP2004207697A (ja) ひずみ依存導電素子を備えた圧電アレイおよびその方法
KR19990035743A (ko) 실리콘에 집적된 강유전체 커패시터를 위한 장벽층
WO2006101152A1 (ja) 不揮発性メモリ素子
US20050242343A1 (en) Organic electronic circuit with functional interlayer, and method for making the same
US11158642B2 (en) Capacitor comprising a bismuth metal oxide-based lead titanate thin film
JP5440803B2 (ja) Ｍｆｍｓ型電界効果トランジスタ及び強誘電体メモリ装置並びにこれらの製造方法
US7932505B2 (en) Perovskite transition metal oxide nonvolatile memory element
WO2009054707A2 (en) Mfms-fet, ferroelectric memory device, and methods of manufacturing the same
JP4996113B2 (ja) 強誘電体キャパシタ及び強誘電体メモリ
EP1481398B1 (en) A memory cell
NO317912B1 (no) Ferroelektrisk eller elektret minnekrets
JPH113976A (ja) 誘電体素子、強誘電体メモリおよびその動作方法
JPH10256495A (ja) 不揮発性半導体記憶装置
JP2006013167A (ja) 有機双安定性素子およびこれを用いた不揮発性メモリ装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20060616

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20071106

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20080206

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080213

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20080214

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080215

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20080418

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080811

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20080826

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20080930

A912 Re-examination (zenchi) completed and case transferred to appeal board

Free format text: JAPANESE INTERMEDIATE CODE: A912

Effective date: 20090403