JP2004515055A

JP2004515055A - 強誘電性メモリ回路及びその製造方法

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Publication number: JP2004515055A
Application number: JP2002544725A
Authority: JP
Inventors: ヨハンソン、ニクラス; チェン、リチュン
Original assignee: シン　フイルム　エレクトロニクス　エイエスエイ
Priority date: 2000-11-27
Filing date: 2001-11-27
Publication date: 2004-05-20
Also published as: ATE290713T1; AU2002223165B2; US20030056078A1; DE60109325D1; RU2259605C2; CN1488148A; CN100342453C; DE60109325T2; CA2429887A1; US6734478B2; CA2429887C; WO2002043071A1; HK1063688A1; EP1346367A1; NO20005980D0; KR100504612B1; EP1346367B1; KR20030059272A; AU2316502A; NO20005980L

Abstract

強誘電性メモリ回路（Ｃ）は、強誘電性重合体薄膜の形態をした強誘電性メモリセル（Ｆ）、及び前記強誘電性メモリセル（Ｆ）と、その両側の表面に夫々接触する第一及び第二電極（Ｅ_１；Ｅ_２）を有し、前記セルの分極状態を、前記電極（Ｅ_１；Ｅ_２）に適当な電圧を印加することにより設定、切り替え、又は検出することができる。前記電極（Ｅ_１；Ｅ_２）の少なくとも一方は、少なくとも一つの接触層（Ｐ_１；Ｐ_２）で、前記メモリセル（Ｃ）と接する伝導性重合体からなる少なくとも一つの接触層（Ｐ_１；Ｐ_２）、及び場合により前記伝導性重合体（Ｐ_１；Ｐ_２）と接する金属フイルムの第二層（Ｍ_１；Ｍ_２）を有し、前記電極（Ｅ_１；Ｅ_２）の少なくとも一方が、伝導性重合体接触層（Ｐ_１；Ｐ_２）だけからなるか、又は伝導性重合体接触層（Ｐ_１；Ｐ_２）と金属フイルム層（Ｍ_１；Ｍ_２）との組合せからなる。この種の強誘電性メモリ回路の製造方法は、基体上に伝導性重合体薄膜の第一接触層を堆積し、次に前記第一接触層の上に強誘電性重合体薄膜を堆積し、次に前記強誘電性重合体薄膜の一番上の所に第二接触層を堆積する諸工程を有する。

Description

【０００１】
本発明は、強誘電性重合体薄膜の形態をした強誘電性メモリセル、及び前記強誘電性メモリセルと、その両側の表面に夫々接触する第一及び第二電極を有し、前記セルの分極状態が、前記電極に適当な電圧を印加することにより設定（ｓｅｔ）、切り替え（ｓｗｉｔｃｈ）、及び検出（ｄｅｔｅｃｔ）することができる、強誘電性メモリ回路に関する。本発明は、メモリ回路が絶縁性基体上に与えられている、この種の強誘電性メモリ回路を製造する方法にも関する。
【０００２】
本発明は、メモリ回路中の強誘電性重合体薄膜中の分極及び切り替え過程を取扱う。そのような回路は、双安定強誘電性メモリ装置を実現するのに用いられている。
【０００３】
特に、本発明は、薄膜中のメモリセルが、電場により二つの分極状態の間で切り変えられるこの種の回路中の強誘電性ポリ（フッ化ビニリデン・トリフルオロエチレン）重合体薄膜及び超薄膜の性能を改良する仕方に関する。
【０００４】
強誘電性薄膜（０．１μｍ〜１μｍ）及び超薄膜（０．１μｍ未満）は、従来法でよく知られている双安定メモリ装置として用いることができる。薄膜状態の強誘電性重合体を使用することにより、分極切り替えを低電圧で行うことができる集積装置を完全に実現することができる。しかし、従来法により最も広く用いられている強誘電性重合体、即ち、ポリフッ化ビニリデン・トリフルオロエチレン（ＰＶＤＦ−ＴＦＥ）の分極挙動の厚さ依存性を研究すると、厚さが減少するに従って分極レベルが低下し、切り替え電場が増大し、更に厚さが１００ｎｍより小さく減少すると、分極レベルの大きな低下が観察されることが示されている。ＰＶＤＦ−ＴＦＥ重合体フイルムでは、分極挙動は、フイルム中の結晶度及び結晶子の大きさに直接関係している。薄膜では、堅い金属基体が、通常その上に回転被覆によりフイルムを堆積させた時、不均質核生成過程により結晶化過程が妨げられ、それが結晶子配向を決定し、その金属基体により影響を受けた配向にすると考えられる。その結果、近くの結晶子は大きな配向不整合を持ち、それがフイルムの大きな弾性エネルギーを生じ、結晶子の一層の成長を妨げ、それにより金属基体と薄膜との間に界面領域を生ずる。一方、最近の実験結果は、金属基体を用いても大きな結晶度が得られ、そのため現在実際の機構は幾らか不明確なままになっていることを示しているように見える。その界面は、薄膜の厚さのかなりの分率になる厚さを有し、分極レベルを一層低くし、保磁場を一層高くする。前記界面により、金属層と接触する薄膜は、一層低い分極レベル及び大きな切り替え電場を示す。
【０００５】
従って、本発明の主たる目的は、強誘電性メモリ回路のための従来の技術の上記欠点を除くことにある。特に、メモリ材料として強誘電性重合体薄膜を用いた強誘電性メモリ回路の分極及び切り替え挙動を改良することも、本発明の一つの目的である。
【０００６】
電極の少なくとも一方が、少なくとも一つの接触層で、前記メモリセルと接触する伝導性重合体からなる少なくとも一つの接触層、及び場合により前記伝導性重合体と接触する金属フイルムの第二層を有し、前記電極の少なくとも一方が、伝導性重合体接触層だけからなるか、又は伝導性重合体接触層と金属フイルム層との組合せを含むことを特徴とする本発明による強誘電性メモリ回路により、上記目的のみならず、更に別の特徴及び利点が実現される。
【０００７】
本発明の強誘電性メモリ回路の一つの有利な態様として、電極の一方だけが伝導性重合体接触層からなり、他方の電極が単一金属フイルム層からなる。
【０００８】
強誘電性重合体薄膜は、１μｍ以下の厚さを有するのが好ましく、伝導性重合体は、２０ｎｍ〜１００ｎｍの厚さを有するのが好ましい。
【０００９】
強誘電性メモリセルは、次のもの、即ち、ポリフッ化ビニリデン（ＰＶＤＦ）、ポリビニリデンといずれかのその共重合体、共重合体又はＰＶＤＦ−トリフルオロエチレン（ＰＶＤＦ−ＴＦＥ）のいずれかに基づく三元重合体、奇数番号のナイロン、奇数番号のナイロンといずれかのその共重合体、シノポリマー（ｃｙｎｏｐｏｌｙｍｅｒ）、及びシノポリマーといずれかのその共重合体、の中の一つから選択された少なくとも一種類の重合体を有するのが好ましい。これに関連して、接触層の伝導性重合体が、次のもの、即ち、ドープしたポリピロール（ＰＰｙ）、ドープしたポリピロール（ＰＰｙ）誘導体、ドープしたポリアニリン、ドープしたポリアニリン誘導体、ドープしたポリチオフェン、及びドープしたポリチオフェン誘導体、の一つから選択されているのが好ましい。
【００１０】
一般に、接触層の伝導性重合体は、次のもの、即ち、ドープしたポリピロール（ＰＰｙ）、ドープしたポリピロール（ＰＰｙ）誘導体、ドープしたポリアニリン、ドープしたポリアニリン誘導体、ドープしたポリチオフェン、及びドープしたポリチオフェン誘導体、の一つから選択されているのが好ましい。
【００１１】
金属フイルム層の金属が、次のもの、即ち、アルミニウム、白金、チタン、及び銅、の一つから選択されていることも好ましい。
【００１２】
有利な構成として、本発明による強誘電性メモリ回路が、同様な回路のマトリックス・アドレス可能な配列体としてメモリ回路を形成し、メモリ回路のメモリセルが強誘電性重合体薄膜のグローバル（ｇｌｏｂａｌ）層の中の一部分を形成し、第一及び第二電極が、夫々第一及び第二電極部材の一部分を形成し、各電極部材が複数の平行帯状電極を有し、第二電極部材の電極が、前記第一電極部材の電極に対し或る角度に、好ましくは直角に配向し、前記強誘電性重合体薄膜グローバル層がそれら電極部材間に挟まれており、前記強誘電性メモリセルが前記強誘電性重合体薄膜中に、前記第一電極部材の電極と、前記第二電極部材の電極との夫々交差部の所に定められており、前記電極部材及び前記強誘電性重合体薄膜によりメモリセルと共に形成された前記配列体がマトリックス・アドレス可能集積受動強誘電性メモリ装置を形成し、然も、書き込み及び読取り操作のための各メモリセルのアドレスが、駆動、制御、及び検出のための外部回路と適当に接続された前記電極部材の電極を経て行われる。
【００１３】
上記目的のみならず更に別の特徴及び利点が、本発明による強誘電性メモリ回路の製造方法によっても実現され、その方法は、基体上に伝導性重合体の接触層を堆積し、次に前記接触層の上に強誘電性重合体薄膜を堆積し、次に前記強誘電性重合体薄膜の一番上の所に第二接触層を堆積することを特徴とする。
【００１４】
本発明による方法では、第一接触層を堆積する前に基体上に金属フイルム層を堆積し、そして前記第一接触層を次に堆積するのが有利であると考えられる。
【００１５】
本発明による方法では、回転被覆により伝導性重合体薄膜を堆積し、同様に回転被覆により、第一接触層の上に強誘電性重合体薄膜を堆積するのが有利である。
【００１６】
本発明による好ましい別の態様として、第一接触層及び／又は強誘電性重合体薄膜を、夫々の堆積工程後に、約１４０℃の温度でアニールする。
【００１７】
本発明による更に別の好ましい態様として、強誘電性重合体薄膜の一番上に伝導性重合体薄膜の第二接触層を堆積する。これに関連して、第二接触層を堆積する前に強誘電性重合体薄膜をアニールすることなく、第二接触層を約１４０℃の温度でアニールするのが好ましく、第二接触層の一番上に金属フイルム層を堆積するのが好ましい。
【００１８】
本発明を、次に図面を参照して態様の例及び実施例についての検討と関連させて一層詳細に説明する。
【００１９】
本発明によるメモリ回路の種々の態様を、次に図１に示した従来法のメモリ回路を相異点として用いて検討する。図１には従来法のメモリ回路を通る断面が示されており、強誘電性薄膜重合体の層Ｆが、夫々Ｅ_１、Ｅ_２とする第一電極と第二電極との間に挟まれている。電極は金属フイルムＭ_１、Ｍ_２として与えられており、電極の金属は同じでもよいが、必ずしもそうである必要はないことは分かるであろう。
【００２０】
本発明によるメモリ回路Ｃの第一の態様が図２ａに示されており、それは図１の従来法のメモリ回路と同様であるが、下の電極Ｅ_１の所で、金属フイルムＭ_１が今度は伝導性重合体の薄膜Ｐ_１によって置き換えられているが、上の電極Ｅ_２は金属フイルム電極としてそのままになっている。
【００２１】
図２ｂには本発明によるメモリ回路Ｃの第二の態様が示されており、この場合電極Ｅ_１、Ｅ_２の両方の電極が伝導性重合体の薄膜Ｐ_１、Ｐ_２として実現されており、どちらの場合でも同じか又は異なる伝導性重合体にすることができる。
【００２２】
図２ｃは、本発明によるメモリ回路Ｃの第三の態様を示しており、この場合第一電極Ｅ_１は、強誘電性重合体Ｆと接している接触層として伝導性重合体薄膜Ｐ_１を有する。伝導性重合体薄膜Ｐ_１の上には、金属フイルムＭ_１が与えられており、この場合の第一電極Ｅ_１は、二つの層Ｍ_１、Ｐ_１により形成された複合体である。第二電極Ｅ_２は、第一の態様のものと同様であり、強誘電性薄膜重合体Ｆに接する金属フイルムＭ_２からなり、その薄膜重合体はメモリ材料、換言すればメモリセルそのものを構成する。
【００２３】
本発明によるメモリセルの第四の態様が図２ｄに示されており、それは、第二電極Ｅ_２が、今度は伝導性重合体薄膜Ｐ_２の接触層だけからなる点で図２ｃの態様とは異なっている。
【００２４】
最後に、本発明によるメモリ回路の第五の態様が図２ｅに示されており、ここでは両方の電極Ｅ_１、Ｅ_２が、今度は夫々金属フイルムＭ_１、Ｍ_２、及びそれら金属フイルムＭ_１とＭ_２の間にあってメモリセルそのものの強誘電性薄膜重合体Ｆに接する接触層として与えられている薄膜伝導性重合体Ｐ_１、Ｐ_２から形成された複合体になっている。
【００２５】
従来、当業者に知られているように、従来法のメモリセルは、図３に示した種類のマトリックス・アドレス可能受動強誘電性メモリ装置中のメモリセルとして適用することができ、この場合、そのメモリ材料、即ち、強誘電性薄膜は、グローバル層Ｇとして与えられている。しかし、同様な層（Ｇ）を有する受動マトリックス強誘電性メモリ装置は、図２ａ〜２ｅに示した態様のメモリ回路のいずれでも組み込むことができる。従って、メモリ装置は、グローバル層Ｇ中に与えられ且つメモリ回路Ｃ中のメモリ材料として用いられている強誘電性薄膜重合体を有する。更に、メモリ装置は、強誘電性薄膜重合体のグローバル層Ｇに接する帯状の平行な下の電極Ｅ_１の形をした第一電極部材を有する。同様な電極Ｅ_２の第二電極部材は、今度は強誘電性薄膜重合体の一番上に与えられているが、帯状平行電極Ｅ_２は、第一電極部材の電極Ｅ_１に対し或る角度に、好ましくは直角に配向している。図４ａは、図３のマトリックス・アドレス可能受動メモリ装置の、線Ｘ−Ｘに沿ってとった断面を示している。強誘電性メモリ装置には、今度は図２ｃ又は図２ｄに示した態様に相当するメモリ回路Ｃが与えられており、即ち、金属フイルムＭ_１の下の電極Ｅ_１と、メモリセルのメモリ材料として用いられている強誘電性重合体薄膜のグローバル層Ｇの一部分Ｆと接する伝導性重合体Ｐ_１の接触層との複合体が与えられている。
【００２６】
図３及び図４ａに示したメモリ装置では、第二電極部材の電極Ｅ_２と、第一電極部材Ｅ_１との重なった交差部が、夫々の図３及び４ａに示したように、それらの間の強誘電性重合体薄膜の体積中のメモリセルＦを定める。従って、本発明によるメモリ回路Ｃは、図３、４ａに描いたように、強誘電性メモリ材料Ｆ及び電極Ｅ_１、Ｅ_２を有する完全なメモリ配列体の一部分を形成するが、今度はメモリ回路の電極Ｅ_１；Ｅ_２のみならず、そのメモリ材料Ｆが、全て電極Ｅ_１、Ｅ_２と、図３の強誘電性メモリ装置にグローバルに適用されたメモリ材料Ｆとの夫々境界が定められた部分を形成している。
【００２７】
図４ｂは、図３又は図４ａで強調されているように、マトリックス・アドレス可能受動強誘電性メモリ装置に用いられたメモリ回路Ｃを詳細に示している。この場合のメモリ回路Ｃは、図２ｃの態様か、又は図２ｄの態様に相当することが分かるであろう。換言すれば、下の電極Ｅ_１は金属フイルムＭ_１及び伝導性重合体Ｐ_１の接触層を有するが、上の電極Ｅ_２は、今度は金属フイルムＭ_２又は伝導性重合体Ｐ_２になっていてもよい。勿論、図３又は図４ａに示したマトリックス・アドレス可能メモリ装置で、図２ａ〜２ｅに描いた態様のいずれかを用いることを排除するものではない。
【００２８】
次に本発明を一般的用語を用いて論ずる。本発明によるメモリ回路Ｃは、伝導性重合体で覆われた基体上の強誘電性重合体薄膜を有する。本発明の一つの態様によれば、伝導性ポリチオフェンのような軟質伝導性重合体を金属化基体、例えば白金又はアルミニウムで覆われた珪素ウエーハ上に堆積させる。２０ｎｍ〜１μｍの厚さにすることができる強誘電性重合体、例えば、ポリフッ化ビニリデン・トリフルオロエチレン共重合体（ＰＶＤＦ−ＴＦＥ）の薄膜を、次に例えば回転被覆により基体上に堆積する。伝導性重合体は下の電極として用い、従来用いられていた金属電極、例えば、Ａｌ、Ｐｔ、Ａｕ等のような金属と置き換わっている。本発明による方法によれば、その伝導性重合体電極は強誘電性重合体薄膜の結晶度を増大し、従って分極レベルを増大し、金属電極上の相当する薄膜と比較して、切り替え電場を低下する。
【００２９】
本発明のメモリセル中の電極として伝導性重合体を導入することは、フイルムの堅さを減少し（即ち、フイルム結晶度を増大し）、界面電気障壁を緩和する働きもする。一般に重合体間の相分離は、それらの界面近くでの結晶領域を減少する。本発明では、下の電極を形成するために先ず基体上に伝導性重合体フイルムを適用することにより、この性質を用いている。強誘電性薄膜及び伝導性重合体膜は良好な相分離を示し、それは後のアニーリング工程中の強誘電性薄膜の非結晶化領域を減少する。金属と比較して伝導性共重合体中の電荷伝導機構が異なるため、電極と強誘電性重合体フイルムとの間の界面障壁が、実際に実験で観察されるように、強誘電性重合体フイルムの分極レベル及び切り替え速度の両方を増大するが、切り替え電場は低下するような仕方で、緩和される。
【００３０】
本発明では、用いることができる伝導性重合体には、ドープしたポリピロール（ＰＰｙ）及びそれらのドープした誘導体、ドープしたポリアニリン及びそれらのドープした誘導体、及びドープしたポリチオフェン及びそれらのドープした誘導体が含まれるが、それらに限定されるものではない。
【００３１】
本発明で用いることができる強誘電性重合体には、ポリフッ化ビニリデン（ＰＶＤＦ）及びそのトリフルオロエチレンとの共重合体（ＰＶＤＦ−ＴＦＥ）、共重合体又はＰＶＤＦ−ＴＦＥのいずれかに基づく三元重合体、奇数番号のナイロン又はシノポリマーのような他の強誘電性重合体が含まれるが、それらに限定されるものではない。
【００３２】
本発明では、伝導性重合体電極を用いることにより、Ａｌ、Ｐｔ、Ａｕ等のような薄膜界面電極金属と比較して、ＰＶＤＦ−ＴＦＥ共重合体薄膜の結晶度が増大する。分極ヒステリシスループは、下で論ずる図５に示したのと同じ印加電場の下で、伝導性重合体電極上に与えられたＰＶＤＦ−ＴＦＥ共重合体薄膜が、金属電極、例えばチタンの電極で与えられた分極レベルよりも大きな分極レベルを有することを示している。伝導性重合体で覆われた平らな基体上に薄膜及び超薄膜強誘電性重合体を製造することについて、次の実施例で説明する。
【００３３】
本発明の開示する態様は、説明のために与えられており、限定するためのものではない。実施例は、開示又は特許請求の範囲を限定するものではなく、そのように見做されるべきものでもない。
【００３４】
例１
この例では、ＰＥＤＯＴ〔ポリ（３，４−エチレンジオキシチオフェン）〕と呼ばれる伝導性重合体を、薄膜を有するメモリ回路中の強誘電性重合体の電極の一つとして用いる。ＰＥＤＯＴフイルムは、化学的重合、電気化学的重合、又はＰＥＤＯＴ−ＰＳＳ（ここでＰＳＳはポリスチレンスルホネートである）を含有する既製溶液を回転被覆することにより製造することができる。ここではＰＥＤＯＴフイルムを製造する化学的方法を用いた。そのようなフイルムを製造するための溶液は、バイトロン（Ｂａｙｔｒｏｎ）Ｍ（３，４−エチレンジオキシチオフェンＥＤＯＴ）と、バイトロンＣ（ｎ−ブタノール中に入れたトルエンスルホン酸第二鉄溶液、４０％）との混合物であり、それらの両方共市販されている。バイトロンＣとバイトロンＭとの比は、標準混合溶液で６である。ＥＤＯＴからＰＥＤＯＴへの重合は、二つの溶液を混合した後、約１５分で現れる。
【００３５】
この例では、伝導性ＰＥＤＯＴ重合体を、金属化Ｓｉウエーハに回転被覆した。重合の目的で、そのフイルムを次にホットプレート（１００℃）の上に１〜２分置いた。次に溶液洗浄工程を行い、重合しなかったＥＤＯＴ及び第二鉄溶液を除去する。この工程では、イソプロパノールと脱イオン水を交互に用いることができる。伝導性ＰＥＤＯＴフイルムの上に、強誘電性薄膜、この場合には８０ｎｍ厚のものを回転被覆法により堆積し、そこでアニーリング工程を１４０℃で１０分間行なった。その強誘電性フイルムに蒸着により一番上のチタン電極を適用した。この例での強誘電性フイルムは、７５／２５ＰＶＤＦ−ＴＦＥ共重合体であった。
【００３６】
図５は、上に記載した例１により処理された強誘電性重合体薄膜のヒステリシスループ１を示している。次にメモリ回路ＣにＰＥＤＯＴ伝導性重合体の下の電極Ｅ_１を与え、上の電極Ｅ_２としてチタンを与えた。
【００３７】
例２
伝導性重合体、この例ではポリピロールを、既知の方法により金属化基体（例えば、Ｐｔ又はＡｌで被覆した珪素ウエーハ）の上に堆積し、この場合、基体を重合体の溶液中に浸漬した。この例では、基体を低濃度の重合体溶液中に浸漬し、堆積速度を小さくした。一般に基体は重合性溶液中に室温で約３〜約３０分間浸漬することができる。多段階浸漬工程を用いて希望の厚さを得るようにしてもよい。この例では、３０ｎｍの最終厚さをポリピロール層のために用いたが、全浸漬時間を変えることにより、厚さは２０ｎｍ〜約１００ｎｍの範囲で変えることができる。次にその記載した工程の後で、その伝導性重合体層に強誘電性重合体薄膜層を回転被覆する堆積手順の工程を行なった。
【００３８】
この例では、７５／２５及び６８／３２のモル比のＶＤＦ／ＴＦＥ含有量を有し、約２０００００の平均分子量を有するランダムＰＶＤＦ−ＴＦＥ共重合体を用いて薄膜層を形成した。それらフイルムを次に１４０℃で２時間アニールし、室温へゆっくり冷却した。
【００３９】
例３
金属化基体（即ち、白金、チタン、又はアルミニウムのフイルムで覆われた珪素ウエーハ）の上か、又はバイトロンＰ溶液を回転被覆することにより形成した強誘電性薄膜の上に、伝導性重合体電極層を堆積した。商業用バイトロンＰは、コロイド安定化剤として働くポリスチレンスルホン酸（ＰＳＳ）を存在させたＰＥＤＯＴの水性溶液である。前記金属フイルム及び強誘電性フイルムのいずれも濡れ性が良くないため、均一で滑らかなＰＥＤＯＴ−ＰＳＳフイルムを形成させるためには、バイトロンＰの中に或る量の表面活性剤を添加しなければならない。回転被覆後、１００℃で２〜１０分の熱処理が必要である。この方法は、ＰＥＤＯＴ／ＰＳＳの伝導度を増大することができる。
【００４０】
強誘電性重合体を溶解するために適当な溶媒を用いる。唯一の必要条件は、この溶媒が室温でＰＥＤＯＴ−ＰＳＳフイルムを溶解又は膨潤せず、強誘電性薄膜とＰＥＤＯＴ−ＰＳＳフイルムとの間に可能な拡散過程を防ぐことである。ＤＥＣ中の強誘電性重合体の濃度は３％である。９０ｎｍ厚の強誘電性フイルムを得るために、３８００ｒｐｍの回転速度を用いた。
【００４１】
強誘電性重合体フイルムの上に、第二のＰＥＤＯＴ−ＰＳＳ伝導性重合体層を形成する。この第二伝導性層の上に、チタンの電極層を堆積する。これは、伝導性重合体の上に１５０ｎｍ厚のチタンフイルムを蒸着することにより行う。活性領域は、遮蔽マスクにより定める。
【００４２】
図５は、本発明によるメモリ回路で得ることができるヒステリシスループを示している。このメモリ回路Ｃは、図２ａ及び例１に示したメモリ回路Ｃの態様に本質的に相当する。下の電極Ｅ_１のための伝導性重合体Ｐ_１はＣ−ＰＥＤＯＴ、即ちトルエンスルホン酸第二鉄をドープしたポリチオフェンである。それは、ＰＥＤＯＴ−ＰＳＳよりも大きな伝導度を有すると思われる。一番上の電極Ｅ_２は、チタン金属フイルムから作られている。ループ１は、本発明によるメモリ回路Ｃのヒステリシスループであるが、ループ２は、従来法のメモリ回路Ｃのヒステリシスループであり、その上及び下の電極Ｅ_１；Ｅ_２は両方共チタンで作られている。図から分かるように、本発明によるメモリ回路Ｃは、ヒステリシスループを比較することにより明らかになるように、従来法のメモリ回路よりも遥かに大きな分極を示す。
【００４３】
本発明によるメモリ回路Ｃの切り替え分極

は、従来法のメモリ回路の切り替え分極

よりもかなり小さい。
【００４４】
しかし、保磁電圧Ｖ_ｃは、恐らく強誘電性重合体薄膜の厚さが予想よりも幾らか大きいことにより、本発明のメモリ回路の方が幾らか大きいことに注意すべきである。しかし、図５でヒステリシスループを比較することにより、伝導性重合体、この場合にはＣ−ＰＥＤＯＴによる下の電極を用いると、メモリ材料として用いた強誘電性薄膜重合体の分極をかなり改良することを明らかに示している。
【００４５】
図６は、本発明によるメモリ回路Ｃの疲労と、従来法のメモリ回路の疲労とを室温で比較できるように示している。本発明によるメモリ回路は、遥かに改良された分極のみならず疲労挙動も示しており、本発明によるメモリ回路と従来法のメモリ回路との差は１０^６よりも大きな疲労サイクル数まで認められることが分かるであろう。
【００４６】
強誘電性重合体薄膜のために金属基体を用いることにより予想される隣接する結晶子の間の配向不整合により、金属基体は強誘電性薄膜及び超薄膜に大きな弾性エネルギーを与えると考えられる。これは超薄膜ＰＶＤＦ−ＴＦＥの結晶度を低くする結果になる。その結果、この種の超薄膜ＰＶＤＦ−ＴＦＥ共重合体は、一層低い残存分極レベル及び一層大きな切り替え分極を示す。更に、金属電極と強誘電性重合体フイルムとの間の界面障壁も切り替え分極を増大する。本発明では、０．０５〜１μｍの厚さを有するＰＶＤＦ−ＴＦＥフイルムの強誘電性が特徴付けられている。異なった電場での切り替え速度を測定した。実験結果は、伝導性重合体電極を用いて、結晶度と分極レベルは、それらの弾性モジュラスと強誘電性重合体フイルムのそれとの整合により増大することを示している。このことは、伝導性重合体電極が強誘電性薄膜装置で適切に機能を果たしていることを明確に示している。更に、電極・重合体界面の修正も界面障壁の有利な修正を与える結果になり、分極レベルと切り替え速度の両方を増大させると推測することは合理的である。一層重要なことは、同じ実験条件で金属電極を用いた強誘電性重合体薄膜についての対応する結果と比較して、分極レベルが一層高くなり、保磁場又は電圧が一層低くなることである。
【図面の簡単な説明】
【図１】
図１は、従来法による強誘電性メモリセルを示す図である。
【図２】
図２において、図２ａは、本発明による強誘電性メモリセルの第一の態様を示し、図２ｂは、本発明による強誘電性メモリセルの第二の態様を示し、図２ｃは、本発明による強誘電性メモリセルの第三の態様を示し、図２ｄは、本発明による強誘電性メモリセルの第四の態様を示し、図２ｅは、本発明による強誘電性メモリセルの第五の態様を示す。
【図３】
図３は、従来法で既知の強誘電性メモリ装置であるが、本発明によるメモリ回路を有する装置の模式的平面図である。
【図４】
図４において、図４ａは、図３の線Ｘ−Ｘに沿って取った断面図であり、図４ｂは、図３のメモリ装置に用いた場合の本発明によるメモリ回路の詳細を示す図である。
【図５】
図５は、本発明によるメモリ回路と、従来法のメモリ回路とを用いて、夫々得られたヒステリシスループを比較した図である。
【図６】
図６は、本発明によるメモリ回路の疲労挙動と、従来法のメモリ回路のそれとを比較した図である。

Claims

強誘電性重合体薄膜の形態をした強誘電性メモリセル（Ｆ）、及び前記強誘電性メモリセル（Ｆ）と、その両側の表面に夫々接触する第一及び第二電極（Ｅ_１；Ｅ_２）を有し、前記セルの分極状態が、前記電極（Ｅ_１；Ｅ_２）に適当な電圧を印加することにより設定、切り替え、又は検出することができる、強誘電性メモリ回路（Ｃ）において、
前記電極（Ｅ_１；Ｅ_２）の少なくとも一方が、少なくとも一つの接触層（Ｐ_１；Ｐ_２）で、前記メモリセル（Ｃ）と接触する伝導性重合体からなる少なくとも一つの接触層（Ｐ_１；Ｐ_２）、及び場合により前記伝導性重合体（Ｐ_１；Ｐ_２）と接触する金属フイルムの第二層（Ｍ_１；Ｍ_２）を有し、前記電極（Ｅ_１；Ｅ_２）の少なくとも一方が、伝導性重合体接触層（Ｐ_１；Ｐ_２）だけからなるか、又は伝導性重合体接触層（Ｐ_１；Ｐ_２）と金属フイルム層（Ｍ_１；Ｍ_２）との組合せを含むことを特徴とする、強誘電性メモリ回路。
電極（Ｅ_１；Ｅ_２）の一方だけが、伝導性重合体接触層（Ｐ_１；Ｐ_２）からなり、他方の電極（Ｅ_２；Ｅ_１）が、単一金属フイルム層（Ｍ_２；Ｍ_１）だけからなる、請求項１に記載の強誘電性メモリ回路（Ｃ）。
強誘電性重合体薄膜（Ｆ）が、１μｍ以下の厚さを有する、請求項１に記載の強誘電性メモリ回路（Ｃ）。
伝導性重合体が、２０ｎｍ〜１００ｎｍの厚さを有する、請求項１に記載の強誘電性メモリ回路（Ｃ）。
強誘電性メモリセル（Ｆ）が、次のもの、即ち、ポリフッ化ビニリデン（ＰＶＤＦ）、ポリビニリデンといずれかのその共重合体、共重合体又はＰＶＤＦ−トリフルオロエチレン（ＰＶＤＦ−ＴＦＥ）のいずれかに基づく三元重合体、奇数番号のナイロン、奇数番号のナイロンといずれかのその共重合体、シノポリマー、及びシノポリマーといずれかのその共重合体、の中の一つから選択された少なくとも一種類の重合体を有する、請求項１に記載の強誘電性メモリ回路（Ｃ）。
接触層（Ｐ）の伝導性重合体が、次のもの、即ち、ドープしたポリピロール（ＰＰｙ）、ドープしたポリピロール（ＰＰｙ）誘導体、ドープしたポリアニリン、ドープしたポリアニリン誘導体、ドープしたポリチオフェン、及びドープしたポリチオフェン誘導体、の一つから選択されている、請求項５に記載の強誘電性メモリ回路（Ｃ）。
接触層（Ｐ）の伝導性重合体が、次のもの、即ち、ドープしたポリピロール（ＰＰｙ）、ドープしたポリピロール（ＰＰｙ）誘導体、ドープしたポリアニリン、ドープしたポリアニリン誘導体、ドープしたポリチオフェン、及びドープしたポリチオフェン誘導体、の一つから選択されている、請求項１に記載の強誘電性メモリ回路（Ｃ）。
金属フイルム層（Ｍ）の金属が、次のもの、即ち、アルミニウム、白金、チタン、及び銅、の一つから選択されている、請求項１に記載の強誘電性メモリ回路（Ｃ）。
強誘電性メモリ回路（Ｃ）が同様な回路のマトリックス・アドレス可能な配列体としてメモリ回路を形成し、メモリ回路（Ｃ）のメモリセル（Ｆ）が強誘電性重合体薄膜のグローバル層（Ｇ）の中の一部分を形成し、第一及び第二電極（Ｅ_１；Ｅ_２）が、夫々第一及び第二電極部材の一部分を形成し、各電極部材が複数の平行帯状電極（Ｅ_１；Ｅ_２）を有し、第二電極部材の電極（Ｅ_２）が、前記第一電極部材の電極（Ｅ_１）に対し或る角度に、好ましくは直角に配向し、前記強誘電性重合体薄膜グローバル層（Ｇ）が前記電極部材間に挟まれており、前記強誘電性メモリセル（Ｆ）が前記強誘電性重合体薄膜中に、前記第一電極部材の電極（Ｅ_１）と、前記第二電極部材の電極（Ｅ_２）との夫々交差部の所に定められており、前記電極部材及び前記強誘電性重合体薄膜によりメモリセル（Ｆ）と共に形成された前記配列体がマトリックス・アドレス可能集積受動強誘電性メモリ装置を形成し、然も、書き込み及び読取り操作のための各メモリセル（Ｆ）のアドレスが、駆動、制御、及び検出のための外部回路と適当に接続された前記電極部材の電極（Ｅ_１；Ｅ_２）を経て行われる、請求項１に記載の強誘電性メモリ回路（Ｃ）。
メモリ回路（Ｃ）が、強誘電性重合体薄膜の形態の強誘電性メモリセル（Ｆ）、及び前記強誘電性メモリセル（Ｆ）と、その両側の表面で夫々接触した第一及び第二電極（Ｅ_１；Ｅ_２）を有し、前記セルの分極状態を、前記電極（Ｅ_１；Ｅ_２）に適当な電圧を印加することにより設定、切り替え、又は検出することができ、前記メモリ回路（Ｃ）が絶縁基体（Ｓ）の上に与えられている強誘電性メモリ回路（Ｃ）の製造方法において、前記基体上に伝導性重合体薄膜の第一接触層を堆積し、次に前記第一接触層の上に強誘電性重合体薄膜を堆積し、次に前記強誘電性重合体薄膜の一番上の所に第二接触層を堆積することを特徴とする強誘電性メモリ回路製造方法。
第一接触層を堆積する前に基体上に金属フイルム層を堆積し、次に前記第一接触層を堆積する、請求項１０に記載の方法。
回転被覆により伝導性重合体薄膜を堆積する、請求項１０に記載の方法。
回転被覆により、第一接触層の上に強誘電性重合体薄膜を堆積する、請求項１０に記載の方法。
第一接触層及び／又は強誘電性重合体薄膜を、夫々の堆積工程後に、約１４０℃の温度でアニールする、請求項１０に記載の方法。
強誘電性重合体薄膜の一番上に伝導性重合体薄膜の第二接触層を堆積する、請求項１０に記載の方法。
第二接触層を堆積する前に強誘電性重合体薄膜をアニールすることなく、第二接触層を約１４０℃の温度でアニールする、請求項１５に記載の方法。
第二接触層の一番上に金属フイルム層を堆積する、請求項１５に記載の方法。