KR20110062904A - 저항형 메모리 장치 및 그 형성 방법 - Google Patents

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Abstract

본 발명은 저항형 메모리 장치를 제공한다. 이 저항형 메모리 장치는 하부 전극; 상기 하부 전극 상에 저항변화막; 및 상기 저항변화막 상의 상부 전극을 포함하되, 상기 저항변화막은 상기 상부 전극과 반응하여 산화막을 형성할 수 있는 전도성 고분자막을 포함하는 것을 특징으로 한다.
저항형 메모리 장치. 전도성 고분자막

Description

저항형 메모리 장치 및 그 형성 방법{Resistive memory device and method of forming the same}
본 발명은 비휘발성 메모리 장치 및 그 형성 방법에 관한 것으로 더욱 상세하게는 저항형 메모리 장치 및 그 형성 방법에 관한 것이다.
최근에 널리 사용되는 반도체 메모리 소자의 예로서는 디램(DRAM : Dynamic Random Access Memory), 에스램(SRAM : Static RAM), 플래시(flash) 메모리 등을 들 수 있다. 이러한 반도체 메모리 소자들은 휘발성(volatile) 메모리 소자와 비휘발성(non-volatile) 메모리 소자로 구분할 수 있다. 상기 휘발성 메모리 소자란 전원 공급이 중단되면 메모리 셀(cell)에 저장된 데이터(data)를 모두 상실하는 메모리 소자로 디램 및 에스램 등이 여기에 속한다. 이와는 달리, 상기 비휘발성 메모리 소자는 전원 공급이 중단될지라도 메모리 셀에 저장된 데이터를 그대로 유지하는 메모리 소자로 플래시 메모리 등이 여기에 속한다.
디지털 카메라, MP3 플레이어 및 휴대전화기 등에 데이터 저장용으로 사용되는 메모리 소자는, 전원 공급이 없는 상태에서도 데이터를 보관하기 위하여, 상기 비휘발성 메모리 소자, 특히 플래시 메모리가 주로 사용되고 있다. 그러나 상기 플 래시 메모리는 플로팅 게이트에 고전계로 전하를 축적하는 구조이므로 셀 구조가 복잡하여 고집적화의 장애 요인이 되고 있다. 이러한 새로운 차세대 반도체 메모리 소자로서는 강유전체 메모리 소자(Ferroelectric RAM: FRAM), 자기 메모리 소자(Magnetic RAM: MRAM), 상전이 메모리 소자(Phase-change RAM: PRAM), 저항형 메모리 장치(Resistive RAM: RRAM) 등이 제안되어 왔다.
본 발명이 해결하고자 하는 과제는 고집적화에 유리한 저항형 메모리 장치 및 그 형성 방법을 제공하는데 있다.
상기 과제를 달성하기 위한 본 발명에 따른 저항형 메모리 장치는, 하부 전극; 상기 하부 전극 상에 저항변화막; 및 상기 저항변화막 상의 상부 전극을 포함하되, 상기 저항변화막은 상기 상부 전극과 반응하여 산화막을 형성할 수 있는 전도성 고분자막을 포함하는 것을 특징으로 한다.
상기 전도성 고분자막은 바람직하게는 폴리(3,4-에틸렌디옥시티오펜){poly (3,4-ethylenedioxythiophene), 이하 PEDOT}과 폴리(스티렌술포네이트){poly (styrenesulfonate), 이하 PSS}의 균일한 혼합물을 포함할 수 있다. 상기 혼합물은 상기 PEDOT와 상기 PSS가 PEDOT:PSS의 비가 바람직하게는 1:0.2~1:5의 비율이 되도록 혼합되어 구성된다.
상기 저항변화막은 상기 상부 전극과 상기 전도성 고분자의 반응에 의해 형성되는 산화막을 더 포함할 수 있다.
상기 산화막의 두께는 상기 상부 전극과 상기 하부 전극 중 적어도 하나에 인가되는 전압에 의해 변할 수 있다. 또는/그리고, 상기 상부 전극과 상기 하부 전극 중 적어도 하나에 인가되는 전압에 의해 상기 저항변화막 내의 전하트랩사이트 수가 변화될 수 있다.
상기 저항형 메모리 장치는 상기 하부 전극과 상기 저항변화막 사이에 개재되는 자연산화막을 더 포함할 수 있다.
상기 상부 전극과 상기 하부 전극 중 적어도 하나는 알루미늄, 티타늄, 니켈, 크롬, 은, 백금 및 텅스텐을 포함하는 그룹에서 선택되는 적어도 금속을 포함할 수 있다. 상기 상부전극과 상기 저항변화막 사이에 형성되는 상기 산화막은 상기 금속의 산화막일 수 있다.
상기 저항변화막은 상기 상부 전극과 상기 하부 전극 중 적어도 하나에 인가되는 전압에 따라 복수의 전도도 상태를 가질 수 있다.
상기 저항형 메모리 장치의 형성 방법은, 하부 전극을 형성하는 단계; 상기 하부전극 상에 저항변화막을 형성하는 단계; 및 상기 저항변화막 상에 상부전극을 형성하는 단계를 포함하되, 상기 저항변화막은 상기 상부전극과 반응하여 산화막을 형성할 수 있는 전도성 고분자로 형성되는 것을 특징으로 한다.
본 발명의 일 예에 따른 저항형 메모리 장치는 균일한 전도성 고분자의 혼합물을 저항변화막으로 포함하며, 외부전압에 따라 복수의 전도도 상태를 가지므로, 반도체 장치의 고집적화에 의해 축소될지라도 메모리 셀마다 균일한 특성을 나타낼 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명 은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서, 도전성막, 반도체막, 또는 절연성막 등의 어떤 물질막이 다른 물질막 또는 기판"상"에 있다고 언급되는 경우에, 그 어떤 물질막은 다른 물질막 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 또 다른 물질막이 개재될 수도 있다는 것을 의미한다. 또 본 명세서의 다양한 실시예들에서 제 1, 제 2, 제 3 등의 용어가 물질막 또는 공정 단계를 기술하기 위해서 사용되었지만, 이는 단지 어느 특정 물질막 또는 공정 단계를 다른 물질막 또는 다른 공정 단계와 구별시키기 위해서 사용되었을 뿐이며, 이 같은 용어들에 의해서 한정되어서는 안된다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기 술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예에 따른 가변 저항 메모리 장치 및 그 제조 방법에 대해 상세히 설명하기로 한다.
도 1 내지 4는 본 발명의 일 실시예에 따른 저항형 메모리 장치의 형성 방법을 나타내는 공정 단면도들이다.
도 1을 참조하면, 기판(1) 상에 절연막(3)을 형성한다. 상기 기판(1)은 실리콘과 같은 반도체 기판일 수도 있고, 폴리에테르술폰(polyethersulfone,PES), 폴리(에틸렌 테레프탈레이트) {poly(ethylene terephthalte), PET}, 폴리카보네이트(Polycarbonate, PC), 폴리이미드(Polyimide, PI)와 같은 플라스틱 기판일 수도 있다. 상기 절연막(3)은 실리콘 산화막이나 실리콘 질화막이나 유기 고분자 계열의 절연막이 사용될 수 있다. 상기 절연막(3)은 층간절연막으로 사용될 수 있다. 상기 절연막(3)을 형성하기 전에 상기 기판(1) 상에 트랜지스터를 형성할 수도 있다. 그리고 상기 절연막(3) 상에 하부전극(5)을 형성한다. 상기 하부전극(5)은 알루미늄, 구리, 금 및 백금과 같은 금속이나, 인듐주석산화물(Indium tin oxide, ITO)과 같은 투명전극 또는 불순물이 도핑된 폴리실리콘일 수 있다. 상기 하부전극(5)은 도 전막을 스퍼터링이나 화학기상증착과 같은 증착 공정을 이용하여 형성할 수 있다. 상기 하부전극(5)이 평행한 복수개의 라인 형태를 가지도록 형성하기 위해 식각 공정이 진행될 수 있다. 상기 하부전극(5)이 공기중에 노출될 경우, 상기 하부전극(5) 상에는 자연산화막(7)이 형성될 수 있다. 도시하지는 않았지만, 상기 하부전극(5) 상에 티타늄이나 크롬과 같은 금속을 포함하는 접착막(glue layer)을 더 형성할 수 있다.
도 2를 참조하면, 상기 자연 산화막(7) 상에 저항변화막(9)을 형성한다. 상기 저항변화막(9)은 상부에 배치될 상부전극용 금속과 반응하여 상기 금속과 상기 저항변화막(9) 사이의 계면에 산화막을 형성할 수 있는 전도성 고분자막을 포함할 수 있다. 상기 전도성 고분자막은 바람직하게는 폴리(3,4-에틸렌디옥시티오펜){poly (3,4-ethylenedioxythiophene), 이하 PEDOT}과 폴리(스티렌술포네이트){poly (styrenesulfonate), 이하 PSS}의 균일한 혼합물을 포함할 수 있다. 상기 PEDOT는 아래 화학식 1의 구조를 가진다.
Figure 112009075043079-PAT00001
상기 PSS는 아래 화학식 2의 구조를 가진다.
Figure 112009075043079-PAT00002
상기 혼합물은 상기 PEDOT와 상기 PSS가 PEDOT:PSS의 비가 바람직하게는 1:0.2~1:5의 비율이 되도록 혼합되어 구성된다. 상기 저항변화막(9)이 PEDOT:PSS의 전도성 고분자막으로 형성될 경우, 스핀코팅이나, 잉크제팅 공정으로 형성될 수 있다. 상기 저항변화막(9)이 스핀코팅에 의해 형성될 경우, 상기 저항변화막(9)은 도 2에서 도시한바와 같이 상기 기판(1)의 전면을 덮도록 형성된다. 상기 저항변화막(9)이 잉크제팅 공정에 의해 형성될 경우, 상기 하부전극(5)과 후속의 상부전극(11a)의 교차 지점에 상기 저항변화막(9)을 선택적으로 형성하기가 용이하다. 이로써, 상기 저항변화막(9)에 대한 식각 공정을 필요로 하지 않아 전체 공정을 보다 단순화시킬 수 있다.
도 3을 참조하면, 상기 저항변화막(9) 상에 상부전극막(11)을 형성한다. 상기 상부전극막(11)은 알루미늄, 티타늄, 니켈, 크롬, 은, 백금 및 텅스텐을 포함하는 그룹에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 상부전극막(11) 이 증착될 때, 상기 저항변화막(9) 내에 포함된 산소가 상기 상부전극막(11)과 반응하면서 그 계면에 산화막(13)이 형성된다. 즉, 상기 저항변화막(9) 내에 결합되어 있던 산소가 일부 환원되어 상기 상부전극막(11)의 금속과 결합하면서 상기 상부전극막(11)의 하부는 산화되어, 금속 산화막(13)이 형성된다. 이때, 상기 저항변화막(9) 내에서 산소가 결합되어 있던 곳에는 전하트랩사이트가 형성된다. 최초 형성시 상기 전하트랩사이트의 수는 전압을 인가하기 전에는 특정의 값을 가질 수 있다. 후속에 저항형 메모리 장치를 동작시키기 위해 전압을 인가하면, 상기 전하트랩사이트의 수는 인가되는 전압에 따라 변할 수 있다.
도 4를 참조하면, 상기 상부전극막(11)을 패터닝하여 복수개의 서로 평행한 라인 형태를 가지는 상부전극(11a)을 형성한다. 상기 상부전극(11a)은 상기 하부전극(5)과 교차될 수 있다. 이로써 본 발명에 따른 저항형 메모리 장치를 형성할 수 있다. 저항형 메모리 장치에 전압을 인가하기 전에 상기 상부전극(11a)과 상기 저항변화막(9) 사이에 위치하는 산화막(13)의 두께(T)는 최초 형성시 특정 값을 가질 수 있다. 상기 저항형 메모리 장치에 전압을 인가하면, 인가되는 전압에 따라 상기 산화막(13)의 두께(T)는 변할 수 있다. 상기 상부전극과 상기 하부전극 사이의 전기저항은 상기 산화막의 두께가 감소할수록 그리고 상기 전하트랩사이트 수가 증가할수록 작아진다. 이러한 전하트랩사이트수와 상기 산화막의 두께의 상관관계에 따라 상기 저항형 메모리 장치의 동작 특성이 변할 수 있다.
도 5a는 본 발명의 일 실험예에 따라 제조된 저항형 메모리 장치의 단면 사진을 나타낸다. 도 5b와 5c는 도 5a의 부분 확대도들이다.
도 5a, 5b 및 5c를 참조하면, 실리콘(Si) 기판 상에 실리콘산화막(SiO2)을 절연막으로 형성하고, 상기 실리콘산화막 상에 하부전극(Bottom electrode, BE)으로 알루미늄(Al)막을 형성하였다. 그리고 상기 하부전극(BE) 상에 저항변화막으로 PEDOT:PSS의 비가 1:2.2인 PEDOT와 PSS의 혼합물을 포함하는 전도성 고분자막을 70nm두께로 형성하였다. 그리고 상기 저항변화막 상에 상부전극(Top electrode, TE)으로 알루미늄(Al)막을 형성하였다. 도 5b에서 알 수 있듯이, 상부전극(TE)과 PEDOT:PSS 막 사이에 알루미늄산화막(Al2O3)이 약 4nm의 두께로 형성되었다. 또한 도 5c에서 알 수 있듯이, 상기 하부전극(BE) 상에 자연산화막으로 알루미늄산화막(Al2O3)이 약 2.5nm의 두께로 형성되었다. 본 실험예에 의해 형성된 저항형 메모리 장치에 있어서, 상기 저항변화막 내에 형성된 전하트랩사이트들의 밀도는 약 1x1017개/cm3 이상이었다.
다음은 도 5a에 도시된 저항형 메모리 장치에 전압을 인가했을 때 전류 특성을 도 6과, 7a 및 7b를 통해 살펴보기로 한다. 도 6은 본 발명의 일 실시예에 따라 제조된 저항형 메모리 장치의 전압-전류 그래프이다. 도 7a는 도 6의 그래프에서 음의 전압을 인가했을 때의 데이터를 이용하여 로그스케일로 변환한 그래프이다. 도 7b는 도 6의 그래프에서 양의 전압을 인가했을 때의 데이터를 이용하여 로그스케일로 변환한 그래프이다.
도 6, 7a 및 7b를 참조하면, 상기 하부전극은 모두 접지전압을 인가시키고, 상기 상부전극에 음의 전압을 인가한다. 상기 음의 전압의 절대값이 커짐에 따라 상기 저항형 메모리 장치에서 센싱되는 전류밀도는 커브(1)의 방향을 따라 변하게 된다. 이때 상기 상부전극과 상기 저항변화막 사이에 위치하는 산화막(도 5b에서는 알루미늄산화막)의 두께는 점점 감소할 수 있다. 반면에 상기 저항변화막 내의 전하트랩사이트 수는 감소할 수 있다. 상기 전압이 약 -4V 근방인 Vreset1 이하가 되면 상기 전류 밀도는 급격히 증가한다. 이때 상기 저항형 메모리 장치는 OFF 상태에서 ON 상태로 변하게 된다. 이후 다시 상기 상부전극에 인가하는 음의 전압의 절대값을 감소시키면 상기 저항형 메모리 장치에서 센싱되는 전류밀도는 커브(2)를 따라 변하게 된다. 상기 상부전극에 인가되는 전압이 양의 전압으로 바뀌게 되면, 센싱되는 전류밀도는 커브(3)을 따라 변하게 된다. 그리고 약 4V인 Vreset2 이상이 되면 상기 저항형 메모리 장치는 ON 상태에서 다시 OFF 상태로 변하게 된다. 이후 상기 전압을 감소시키면 상기 전류밀도는 커브(4)를 따라 변하게 된다. 도 6의 그래프는 같은 전압에서 서로 다른 두개의 상태의 전기적 전도도를 보여준다. 커브 (2)와 (3)은 온(ON) 상태인 고전도도 상태를 보여주고, 커브 (1)과 (4)는 오프(OFF) 상태인 저전도도 상태를 보여준다.
상기 저항변화막에 저전압이 인가되면, 전류가 전압에 비례(I∝V)하는 오믹전류(ohmic current)가 흐르고, 고 전압이 인가되면 전류가 전압의 제곱에 비례(I∝V2)하는 공간전하제한전류가 흐른다. 이러한 공간전하제한전류는 유전체박막 내부에 존재하는 전하트랩(charge trap)에 의하여 형성되며, 유전체박막 내부에 존재하는 전하트랩에서의 전하 포획여부에 따라 전하트랩에 전하가 포획되지 않은 상태인 트랩-언필드형 공간전하제한전류(trap-unfilled SCLC)와 전하트랩에 전하가 포획된 상태에서는 트랩-필드형 공간전하제한전류(trap-filled SCLC)가 흐른다. 이러한 공간전하제한전류는 아래 수학식1에 따라 결정된다.
Figure 112009075043079-PAT00003
여기서, J는 전류밀도, ε는 유전율, μ는 전하의 이동도, V는 전압, d는 유전체박막의 두께이다. 한편, θ는 자유전하밀도(n)와 트랩된 전하밀도(nt)의 비율로, 수학식2의 형태로 주어진다.
Figure 112009075043079-PAT00004
그리고, 본 발명의 유전체박막을 포함하는 메모리 소자의 문턱전압 VT(threshold voltage)는 트랩-필드형 제한 전압(trap-filled limit voltage)으로 정의할 수 있으며, 이는 수학식3을 따른다.
Figure 112009075043079-PAT00005
여기서, Nt는 트랩밀도를 나타낸다.
수학식3에 따르면, 공간전하제한전류를 이용한 저항 변화형 메모리 소자는 유전체박막의 유전율, 전하트랩 밀도, 유전체박막의 두께 등을 조절함으로써, 메모리 소자에 흐르는 전류와 문턱전압을 제어할 수 있다.
여기서, 유전체박막 내부에 존재하는 전하트랩은 전자 혹은 정공 중 어느 한 가지 종류의 전하만을 포획하는데, 이러한 전하트랩이 유전체박막 내부에서 수직방향으로 즉, 상부와 하부에 불균일하게 분포될 경우, 외부에서 인가되는 전압의 방향에 따라 박막 내부에 흐르는 전류는 트랩 필드형 공간전하제한전류와 트랩-언 필드형 공간전하제한전류로 나뉠 수 있다. 상술한 두 가지 전류상태에서는 전기전도도가 상이한데, 문턱전압 이상의 전압이 인가될 경우 다른 상태로 전환될 수 있다. 이러한 현상을 이용하여 저항변화 비휘발성 메모리 소자를 제작할 수 있으며, 유전체의 종류와 트랩의 특성에 따라 비휘발성 메모리 소자의 성능을 제어할 수 있다.
따라서, 본 발명과 같이 전하트랩 밀도가 상이한 복수개의 층 구조를 갖는 유전체 박막을 구비하는 경우, 각각의 층에 인가되는 실효적 전압을 제어할 수 있으며, 유전체박막내의 복수개의 층은 그 두께와 유전율에 따라 각층에 인가되는 전계의 세기를 결정할 수 있으며, 이를 조절하여 우수한 동작특성을 갖는 비휘발성 메모리 소자를 구현할 수 있다.
도 8는 본 발명의 일 실시예에 따른 저항형 메모리 장치의 적용 예를 나타낸 메모리 시스템의 블록도이다.
도 8을 참조하면, 본 발명에 따른 메모리 시스템(1000)은 비휘발성 메모리 장치(예를 들어, 본 발명의 저항형 메모리 장치(RRAM); 1100) 및 메모리 컨트롤러(1200)로 구성되는 반도체 메모리 장치(1300), 시스템 버스(1450)에 전기적으로 연결된 중앙처리장치(1500), 사용자 인터페이스(1600), 전원 공급 장치(1700)를 포함한다.
비휘발성 메모리 장치(1100)에는 사용자 인터페이스(1600)를 통해서 제공되거나 중앙처리장치(1500)에 의해서 처리된 데이터가 메모리 컨트롤러(1200)를 통해 저장될 수 있다. 비휘발성 메모리 장치(1100)는 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 메모리 시스템(1000)의 쓰기 속도가 획기적으로 빨라질 것이다.
비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 시스템(1000)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 모바일 디램 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 메모리 시스템(1000)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경 에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
나아가, 본 발명에 따른 비휘발성 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 비휘발성 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline Integrated Circuit(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline Package(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1 내지 4는 본 발명의 일 실시예에 따른 저항형 메모리 장치의 형성 방법을 나타내는 공정 단면도들이다.
도 5a는 본 발명의 일 실시예에 따라 제조된 저항형 메모리 장치의 단면 사진을 나타낸다.
도 5b와 5c는 도 5a의 부분 확대도들이다.
도 6은 본 발명의 일 실시예에 따라 제조된 저항형 메모리 장치의 전압-전류 그래프이다.
도 7a는 도 6의 그래프에서 음의 전압을 인가했을 때의 데이터를 이용하여 로그스케일로 변환한 그래프이다.
도 7b는 도 6의 그래프에서 양의 전압을 인가했을 때의 데이터를 이용하여 로그스케일로 변환한 그래프이다.
도 8는 본 발명의 일 실시예에 따른 비휘발성 기억 소자의 적용 예를 나타낸 메모리 시스템의 블록도이다.

Claims (14)

  1. 하부 전극;
    상기 하부 전극 상에 저항변화막; 및
    상기 저항변화막 상의 상부 전극을 포함하되,
    상기 저항변화막은 상기 상부 전극과 반응하여 산화막을 형성할 수 있는 전도성 고분자막을 포함하는 것을 특징으로 하는 저항형 메모리 장치.
  2. 제 1 항에 있어서,
    상기 전도성 고분자막은 폴리(3,4-에틸렌디옥시티오펜){poly (3,4-ethylenedioxythiophene)}과 폴리(스티렌술포네이트){poly (styrenesulfonate)}의 균일한 혼합물을 포함하는 것을 특징으로 하는 저항형 메모리 장치.
  3. 제 2 항에 있어서,
    상기 혼합물은 상기 폴리(3,4-에틸렌디옥시티오펜){poly (3,4-ethylenedioxythiophene)}과 상기 폴리(스티렌술포네이트){poly (styrenesulfonate)}가 1:0.2~1:5의 비율로 혼합됨으로써 구성되는 것을 특징으로 하는 저항형 메모리 장치.
  4. 제 1 항에 있어서,
    상기 저항변화막은 상기 상부 전극과 상기 전도성 고분자의 반응에 의해 형성되는 산화막을 더 포함하는 것을 특징으로 하는 저항형 메모리 장치.
  5. 제 4 항에 있어서,
    상기 산화막의 두께는 상기 상부 전극과 상기 하부 전극 중 적어도 하나에 인가되는 전압에 의해 변하는 것을 특징으로 하는 저항형 메모리 장치.
  6. 제 1 항에 있어서,
    상기 상부 전극과 상기 하부 전극 중 적어도 하나에 인가되는 전압에 의해 상기 저항변화막 내의 전하 트랩 사이트 수가 변화되는 것을 특징으로 하는 저항형 메모리 장치.
  7. 제 1 항에 있어서,
    상기 하부 전극과 상기 저항변화막 사이에 개재되는 자연산화막(native oxide)을 더 포함하는 것을 특징으로 하는 저항형 메모리 장치.
  8. 제 1 항에 있어서,
    상기 상부 전극과 상기 하부 전극 중 적어도 하나는 알루미늄, 티타늄, 니켈, 크롬, 은, 백금 및 텅스텐을 포함하는 그룹에서 선택되는 적어도 금속을 포함하는 것을 특징으로 하는 저항형 메모리 장치.
  9. 제 8 항에 있어서,
    상기 산화막은 상기 금속의 산화막인 것을 특징으로 하는 저항형 메모리 장치.
  10. 제 1 항에 있어서,
    상기 저항변화막은 상기 상부 전극과 상기 하부 전극 중 적어도 하나에 인가되는 전압에 따라 복수의 전도도 상태를 가지는 것을 특징으로 하는 저항형 메모리 장치.
  11. 하부 전극을 형성하는 단계;
    상기 하부전극 상에 저항변화막을 형성하는 단계; 및
    상기 저항변화막 상에 상부전극을 형성하는 단계를 포함하되,
    상기 저항변화막은 상기 상부전극과 반응하여 산화막을 형성할 수 있는 전도성 고분자막을 포함하는 것을 특징으로 하는 저항형 메모리 장치의 형성 방법.
  12. 제 11 항에 있어서,
    상기 상부전극을 형성하는 동안, 상기 상부전극과 상기 저항변화막 사이에 상기 산화막이 형성되는 것을 특징으로 하는 저항형 메모리 장치의 형성 방법.
  13. 제 11 항에 있어서,
    상기 전도성 고분자막은 폴리(3,4-에틸렌디옥시티오펜){poly (3,4-ethylenedioxythiophene)}과 폴리(스티렌술포네이트){poly (styrenesulfonate)}의 균일한 혼합물을 포함하는 것을 특징으로 하는 저항형 메모리 장치의 형성 방법.
  14. 제 13 항에 있어서,
    상기 혼합물은 상기 폴리(3,4-에틸렌디옥시티오펜){poly (3,4-ethylenedioxythiophene)}과 상기 폴리(스티렌술포네이트){poly (styrenesulfonate)}가 1:0.2~1:5의 비율로 혼합됨으로써 구성되는 것을 특징으로 하는 저항형 메모리 장치의 형성 방법.
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