KR20030059272A - 강유전성 메모리 회로 및 그 제조 방법 - Google Patents

강유전성 메모리 회로 및 그 제조 방법 Download PDF

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띤 필름 일렉트로닉스 에이에스에이
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Abstract

강유전성 메모리 회로(C)는 강유전성 중합체 박막(F) 형태의 강유전성 메모리 셀 및 대향 표면에서 상기 강유전성 메모리 셀(F)과 접촉하는 제 1 및 제 2 전극(E1;E2)을 포함하여, 상기 셀의 분극 상태가 상기 전극(E1;E2)에 적절한 전압을 인가함으로써 설정되고, 스위칭되거나 검출될 수 있도록 한다. 전극(E1;E2)중 적어도 한 전극은 적어도 하나의 접촉 층(P1;P2)을 포함하며, 상기 적어도 하나의 접촉 층(P1;P2)은 메모리 셀(C)과 접촉하는 전도성 중합체를 포함하며, 금속막의 제 2 층(M1;M2)은 상기 전도성 중합체(P1;P2)와 선택적으로 접촉함으로써, 상기 전극(E1;E2)중 적어도 하나의 전극이 전도성 중합체 접촉 층(P1;P2)만을 포함하거나, 전도성 중합체 접촉 층(P1;P2) 및 금속 막 층(M1;M2)의 조합을 포함한다. 이 종류의 강유전성 메모리 회로 제조 방법은 전도성 중합체 박막의 제 1 접촉 층을 기판 상에 증착하는 단계, 강유전성 중합체 박막을 상기 제 1 접촉 층 상에 증착하는 단계 및 제 2 접촉 층을 상기 강유전성 중합체 박막의 상부에 증착하는 단계를 포함한다.

Description

강유전성 메모리 회로 및 그 제조 방법 {A FERROELECTRIC MEMORY CIRCUIT AND METHOD FOR ITS FABRICATION}
강유전성 박막(0.1 μm 내지 1 μm) 및 초박막(0.1 μm 이하)은 종래 기술에 널리 공지된 쌍안정 메모리 장치로 사용될 수 있다. 박막 형태의 강유전성 중합체를 사용하면 분극 스위칭이 저 전압에서 발생될 수 있는 완전히 집적된 장치가 구현될 수 있다. 그러나, 대부분의 광범위하게 사용된 종래 기술에 따른 강유전성 중합체, 즉 폴리비닐리덴 플루오라이드-트리플루오로에틸렌(PVDF-TFE)의 분극 동작의 두께 의존성에 대한 조사는 두께가 감소됨에 따라 스위칭 필드가 증가하고 분극 레벨이 감소한다는 것을 보여주고, 두께가 100nm 이하로 감소될때 분극 레벨의 상당한 급강하가 관측된다는 것을 부가적으로 보여준다. PVDF-TFE 중합체 막에서, 분극 동작은 막 내의 미세결정(crystallite) 크기 및 결정화도(crystallinity)에 직접 관련된다. 박막에서, 막이 통상적으로 스핀-코팅에 의해 증착되는 견성의 금속 기판이 기판에 의해 영향을 받는 결정화 방향을 결정하는 이질적인 핵형성 (hegerogeneous nucleation)에 기인하여 결정화 공정을 억제-할 수 있을 것이다. 결과적으로, 인접한 미세결정은 막에서 높은 탄성 에너지를 발생시키며 미세결정의 부가적인 성장을 방지하여 금속 기판 및 박막 사이에서 인터페이스 영역을 생성하는 큰 방향 오정합을 가질 수 있다. 다른 한편, 최근의 실험적인 결과는 높은 결정화도가 금속 기판으로조차도 달성되는 것을 나타내서, 현재, 실제 메커니즘이 다소 불분명해진다. 인터페이스는 박막 두께의 상당한 부분의 두께를 가지며, 이는 더 낮은 분극 레벨 및 더 높은 강압적인 필드를 초래한다. 상기 인터페이스로 인하여, 금속 층과 접촉하는 박막은 더 낮은 분극 레벨 및 더 높은 스위칭 필드를 나타낸다.
본 발명은 강유전성 중합체 박막 형태의 강유전성 메모리 셀 및 이의 대향 표면에서 강유전성 메모리 셀과 각각 접촉함으로써, 셀의 분극 상태가 전극에 적절한 전압을 인가함으로써 설정되고, 스위치되며 검출될 수 있는 제 1 및 제 2 전극을 포함하는 강유전성 메모리 회로에 관한 것이다. 본 발명은 또한 이 종류의 강유전성 메모리 회로의 제조 방법에 관한 것이며, 상기 메모리 회로는 절연 기판 상에 제공된다.
본 발명은 메모리 회로 내의 강유전성 중합체 박막의 분극 및 스위칭 공정을 취급한다. 이와같은 회로는 쌍안정 강유전성 메모리 장치를 구현하는데 사용된다.
특히, 본 발명은 이 종류의 회로에서 강유전성 폴리(비닐리덴 플루오라이드-트리플루오로에틸렌) 중합체 박막 및 초박막의 성능을 개선시키는 방법에 관한 것이며, 여기서 박막 내의 메모리 셀은 전계에 의해서 두 개의 분극 상태 사이에서 스위칭된다.
도 1은 종래 기술의 강유전성 메모리 셀을 도시한 도면.
도 2a는 본 발명에 따른 강유전성 메모리 셀의 제 1 실시예를 도시한 도면.
도 2b는 본 발명에 따른 강유전성 메모리 셀의 제 2 실시예를 도시한 도면.
도 2c는 본 발명에 따른 강유전성 메모리 셀의 제 3 실시예를 도시한 도면.
도 2d는 본 발명에 따른 강유전성 메모리 셀의 제 4 실시예를 도시한 도면.
도 2e는 본 발명에 따른 강유전성 메모리 셀의 제 5 실시예를 도시한 도면.
도 3은 종래 기술에 공지된 바와 같은 강유전성 메모리 장치이지만, 본 발명에 따른 메모리 회로를 갖는 강유전성 메모리 장치의 개략적인 평면도.
도 4a는 도 3의 라인 X-X를 따라 취해진 단면도.
도 4b는 도 3의 메모리 장치에서 사용된 바와 같은 본 발명에 다른 메모리 회로의 상세도.
도 5는 종래 기술의 메모리 회로 및 본 발명에 따른 메모리 회로로 각각 달성된 히스테리시스 루프의 비교도.
도 6은 종래 기술의 메모리 회로의 피로 동작과 비교된 본 발명에 따른 메모리 회로의 피로 동작을 도시한 도면.
그러므로, 본 발명의 주요 목적은 강유전성 메모리 회로의 종래 기술의 상술된 단점을 제거하는 것이다. 특히, 본 발명의 목적은 메모리 재료로서 강유전성 중합체 박막을 갖는 강유전성 메모리 회로에서 분극 및 스위칭 동작을 개선시키는 것이다.
상기 목적 뿐만 아니라, 부가적인 특성 및 장점은 적어도 하나의 전극이 메모리 셀을 접촉시키는 전도성 중합체를 구비하는 적어도 하나의 접촉 층을 포함하고 전도성 중합체를 접촉시키는 금속막의 제 2 층을 선택적으로 포함함으로써, 상기 적어도 하나의 전극이 전도성 중합체 접촉 층 또는 전도성 중합체 접촉 층 및 금속 막 층의 조합중 하나를 포함하는 것을 특징으로 하는 본 발명에 따른 강유전성 메모리 회로로 구현된다.
전국중 단지 하나가 전도성 중합체 접촉 층을 포함하는 본 발명의 강유전성 메모리 회로의 정점 실시예에서, 다른 전극은 단일 금속 막층을 포함한다.
바람직하게, 강유전성 중합체 박막은 1 μm 이하의 두께를 가지며 전도성 중합체는 20 nm 및 100 nm 사이의 두께를 갖는다.
바람직하게, 강유전성 메모리 셀은 폴리비닐리덴 플루오라이드 (PVDF), 임의의 공중합체를 갖는 폴리비닐리덴, 공중합체 또는 PVDF-트리플루오로에틸렌 (PVDF-TFE)중 어느 하나를 기재로 한 삼원공중합체(ter-polymer), 홀수의 나일론, 임의의 공중합체를 갖는 홀수의 나일론, 시노중합체(cynopolymer) 및 임의의 공중합체를 갖는 시노중합체중 하나로부터 선택된 적어도 하나의 중합체를 포함한다. 이점에 대하여, 접촉 층의 전도성 중합체는 도핑된 폴리피롤(PPy), 폴리피롤(PPy)의 도핑된 유도체, 도핑된 폴리아닐린, 폴리아닐린의 도핑된 유도체, 도핑된 폴리티오펜 및 폴리티오펜의 도핑된 유도체중 하나로부터 선택되는 것이 바람직하다.
일반적으로, 접촉 층의 전도 중합체는 다음 중합체, 즉 도핑된 폴리피롤 (PPy), 폴리피롤(PPY)의 도핑된 유도체, 도핑된 폴리아닐린, 폴리아닐린의 도핑된 유도체, 도핑된 폴리티오펜 및 폴리티오펜의 도핑된 유도체중 하나로부터 선택된다.
금속 막 층의 금속이 다음, 즉 알루미늄, 플래티늄, 티타늄 및 구리중 하나로부터 선택된다.
유용하게 본 발명에 따른 강유전성 메모리 회로는 유사한 회로의 매트릭스-어드레스 가능한 어레이로 메모리 회로를 형성하고, 메모리 회로의 메모리 셀이 강유전성 중합체의 글로벌 층(global layer) 내의 일부를 형성하며, 제 1 및 제 2 전극은 제 1 및 제 2 전극 수단의 일부를 각각 형성하고, 각각의 전극 수단은 다수의 병렬의 스트립과 같은 전극을 포함하며, 상기 제 2 전극 수단의 전극은 그들 사이의 샌드위치에서 강유전성 중합체 박막 글로벌 층을 갖는 제 1 전극 수단의 전극에 바람직하게는 직교 각도로 배향되어, 강유전성 메모리 셀이 제 1 전극 수단의 전극 및 제 2 전극 수단의 전극 각각의 교차점에서 강유전성 중합체 박막 내에 형성됨으로써, 메모리 셀을 갖는 강유전성 중합체 박막 및 전극 수단에 의해 형성된 어레이가 집적된 수동 매트릭스-어드레스 가능한 강유전성 메모리 장치를 형성하도록 하며, 여기서 기록 및 판독 동작은 위한 각각의 메모리 셀의 어드레싱은 구동, 제어 및 검출용의 외부 회로와의 적절한 접속으로 전극 수단의 전극을 통하여 발생된다.
상술된 목적 뿐만 아니라, 부가적인 특성 및 장점은 본 발명에 따른 강유전성 메모리 회로의 제조 방법으로 구현되며, 상기 방법은 기판 상에 전도성 중합체의 접촉 층을 증착하는 단계, 강유전성 중합체 박막을 상기 접촉 층 상에 증착하는 단계, 제 2 접촉 층을 상기 강유전성 중합체 박막의 상부에 증착하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 방법에서, 제 1 접촉 층이 증착되기 이전에 기판 상에 금속 막층을 증착하고 그 이후에 제 1 접촉 층을 증착하는 것이 유용하게 고려된다.
본 발명에 따른 방법에서, 스핀 코팅에 의해 전도성 중합체 박막을 증착하고 스핀 코딩에 의해서 제 1 접촉 층 상에 강유전성 중합체 박막을 유사하게 증착하는 것이 바람직하다.
본 발명에 따른 방법의 바람직한 실시예에서, 제 1 접촉 층 및/또는 강유전성 중합체 박막은 각각의 증착 단계 이후에 대략 140℃의 온도로 어닐링된다.
본 발명에 따른 방법의 다른 바람직한 실시예에서, 전도성 중합체 박막의 제 2 접촉 층은 강유전성 중합체 박막의 상부에 증착된다. 이 점에 대하여, 제 2 접촉 층을 증착하기 이전에 강유전성 중합체 박막을 어닐링하지 않고 제 2 접촉 층을 140℃의 온도로 어닐링하는 것이 바람직하며, 금속 막 층은 제 2 접촉 층의 상부에 증착될 수 있다.
본 발명은 첨부 도면과 관련된 전형적인 실시예에 대하여 이하에 보다 상세한 설명될 것이다.
도 1에 도시된 바와 같은 종래 기술 메모리 회로를 출발점으로 해서, 본 발명의 메모리 회로의 다양한 실시예가 서술될 것이다. 종래 기술 메모리 회로에 대한 단면을 도시한 도 1에서, 강유전성 박막 중합체의 층(F)은 제 1 및 제 2 전극 (E1, E2) 사이에서 샌드위치된다. 전극은 금속 막(M1, M2)으로서 제공되며, 전극의금속은 동일하지만, 반드시 동일한 필요는 없다는 것이 이해되어야만 한다.
도 2a에 도시된 바와 같은 본 발명에 따른 메모리 회로(C)의 제 1 실시예는 도 1의 종래 기술 메모리 회로와 유사하지만, 하부 전극(E1)에서 금속 막(M1)이 전도성 중합체의 박막(P1)으로 교체되는 반면, 상부 전극(E2)은 금속 막 전극으로서 유지된다.
본 발명에 따른 메모리 회로(C)의 제 2 실시예는 도 2b에 도시되며, 여기서 두 개의 전극(E1, E2)은 두 가지 경우에 동일하거나 상이한 전도성 중합체일 수 있는 전도성 중합체의 박막(P1, P2)으로 구현된다.
도 2c는 본 발명에 따른 메모리 회로(C)의 제 3 실시예를 도시하며 여기서 제 1 전극(E1)은 강유전성 중합체(F)를 인터페이스하는 접촉 층으로서 전도성 중합체 박막(P1)을 포함한다. 전도성 중합체 박막(P1) 상에 금속 막(M1)이 제공되어서 이 경우에, 제 1 전극(E1)이 두 개의 층(M1, P1)에 의해 형성된 합성물이다. 제 2 전극 (E2)은 제 1 실시예의 전극과 유사하며, 메모리 재료, 즉 적합한 메모리 셀을 구성하는 강유전성 박막 중합체(F)를 인터페이싱하는 금속 막(M2)을 포함한다.
본 발명에 따른 메모리 셀의 제 4 실시예가 도 2d에 도시되며 이것은 제 2 전극(E2)이 전도성 중합체 박막(P2)의 접촉 층을 포함한다는 점에서 도 2c의 실시예와 상이하다.
최종적으로 본 발명에 따른 메모리 회로의 제 5 실시예가 도 2e에 도시되며, 여기서 두 전극(E1, E2)은 각각의 금속 막(M1, M2) 및 상기 금속 막(M1, M2) 사이의 접촉 층으로서 제공되며 적절한 메모리 셀의 강유전성 박막 중합체(F)와 인터페이싱하는 박막 전도성 중합체(P1, P2)로 이루어진 합성물이다.
통상적으로, 당업자들에게 공지된 바와 같이, 종래 기술의 메모리 셀은 도 3에 도시된 종류의 수동의 매트릭스-어드레스 가능한 강유전성 메모리 장치 내에 메모리 셀로서 사용되며, 여기서 메모리 재료, 즉 강유전성 박막은 글로벌 층(G)으로서 제공된다. 그러나, 층(G)을 갖는 수동 매트릭스 강유전성 메모리 장치는 또한 도 2a-2e의 임의의 메모리 회로 실시에를 포함할 수 있다. 그리고 나서, 메모리 장치는 글로벌 층(G) 내에 제공되며 메모리 회로(C) 내의 메모리 재료로서 사용되는 강유전성 박막 중합체를 포함한다. 더구나, 메모리 장치는 강유전성 박막 중합체의 글로벌 층(G)과 인터페이스하는 스트림과 같은 평행한 하부 전극(E1) 형태의 제 1 전극 수단을 포함한다. 유사한 전극(E2)의 제 2 전극 수단은 강유전성 박막 중합체의 상부에 제공되지만, 스트립과 같은 평행 전극(E2)은 제 1 전극 수단의 전극(E1)과 바람직하게 수직 각도로 배향된다. 도 4a는 도 3의 X-X를 다라 취해진 도 3의 수동의 매트릭스-어드레스 가능한 메모리 장치의 단면도를 도시한 것이다. 도시된 바와 같이, 강유전성 메모리 장치는 메모리 셀 내의 메모리 재료로서 사용된 강유전성 중합체 박막의 글로벌 층(G)의 부분(F)과 인터페이스하는 전도성중합체(P1)의 접촉 층 및 금속 막(M1)의 합성물 하부 전극(E1)을 가지고 있는 도 2c 또는 2d에 도시된 실시예에 대응하는 메모리 회로(C)를 가지고 있다.
도 3 및 도 4a에 도시된 메모리 장치에서, 제 2 전극 수단의 전극(E2)의 제 1 전극 수단의 전극(E1)과의 중첩 교차는 도 3 및 4a에 도시된 바와 같이 이들 사이의 강유전성 중합체 박막의 부피에서 메모리 셀(F)을 형성한다. 그러므로, 본 발명에 따른 메모리 회로(C)는 메모리 회로의 전극(E1, E2) 뿐만 아니라, 이의 메모리 재료(F)가 모두 도 3의 강유전성 메모리 장치 내에 전체적으로 제공된 바와 같이 메모리 재료(F) 및 전극(E1, E2)의 각각의 규정할 수 있는 부분을 형성할지라도, 도 3, 4a에 도시된 바와 같이 강유전성 메모리 재료(F) 및 전극(E1, E2)을 갖는 일부의 완전한 메모리 어레이를 형성한다.
도 4b는 도 3 또는 도 4a 중 하나에서 강조된 바와 같이, 수동의 매트릭스-어드레스 가능한 강유전성 메모리 장치에서 사용되는 바와 같은 메모리 회로(C)를 상세히 나타낸 것이다. 이 경우의 메모리 회로(C)가 도 2c의 실시예 또는 도 2d의 실시예중 하나에 대응한다는 것이 이해될 것이다. 즉, 하부 전극(E1)은 금속 막 (M1) 및 전도성 중합체(P1)의 접촉층을 포함한다. 상부 전극(E2)은 금속 막(M2) 또는 전도성 중합체(P2)중 하나일 수 있다. 물론, 도 3 및 도 4a에서 도시된 매트릭스-어드레스 가능한 메모리 장치에서 도 2a-2e에 도시된 임의의 실시예를 사용하는것을 배제할 수 없다.
이제, 본 발명은 일반적인 용어로 논의될 것이다. 본 발명에 따른 메모리 회로(C)는 전도성 중합체로 커버되는 기판 상에 강유전성 중합체 박막을 포함한다. 본 발명의 한 양상에 따라서, 전도 폴리티오핀과 같은 부드러운 전도성 중합체가 금속화된 기판, 예를 들어, 플래티늄 또는 알루미늄으로 커버된 실리콘 웨이퍼 상에 증착된다. 그리고 나서, 두께가 20 nm 내지 1 μm인 예를 들어, 폴리비닐리덴 플루오라이드-트리플루오로에틸렌 공중합체(PVDF-TFE)의 강유전성 중합체 박막이 예를 들어 스핀-코팅에 의해 기판 상에 증착된다. 전도성 중합체는 하부 전극으로 사용되며, 이것은 예를 들어 Al, Pt, Au 등등과 같은 금속의 통상적으로 사용된 금속 전극을 대체한다. 본 발명의 방법에 따라 제공될때, 전도성 중합체 전극은 금속 전극 상의 대응하는 박막에 비하여, 강유전성 중합체 박막에서의 결정화도를 증가시키고, 그 결과 분극 레벨을 증가시키며 스위칭 필드를 증가시키는 것으로 간주된다.
본 발명의 메모리 셀에서 전극으로서 전도성 중합체를 도입하는 것은 필름 견성(stiffness)을 감소시키는(즉, 필름의 결정화도를 증가시키는) 역할을 하며 인터페이스 전기 배리어를 변경시키는 역할을 한다. 일반적으로, 중합체들간의 위상 분리는 자신의 인터페이스 근처의 결정 영역을 감소시킨다. 이 특성은 하부 전극을 형성하기 위해 기판 상에 전도성 중합체 막을 우선 제공함으로써 본 발명에서 사용된다. 강유전성 박막 및 전도성 중합체 막은 양호한 위상 분리를 가지며, 이것은 그 후의 어닐링 공정 동안 강유전성 박막의 비-결정화된 영역을 감소시킬 것이다. 금속에 비하여 전도 공중합체에서의 전하 전도 메커니즘이 상이하기 때문에, 전극 및 강유전성 중합체 막 사이의 인터페이스 배리어는 실제로 실험에서 관측된 바와 같이 강유전성 중합체 막의 분극 레벨 및 스위칭 속도 둘 모두가 증가하도록 하지만, 스위칭 필드는 감소하도록 하는 방식으로 변경된다고 생각된다.
본 발명에서, 사용될 수 있는 전도성 중합체는 도핑된 폴리피롤(PPy) 및 이의 도핑된 유도체, 도핑된 폴리아닐린 및 이의 도핑된 유도체, 및 도핑된 폴리디오펜 및 이의 도핑된 유도체를 포함하지만, 이에 국한되지 않는다.
본 발명에서 사용될 수 있는 강유전성 중합체는 폴리비닐리덴 플루오라이드 (PVDF) 및 트리플루오에틸렌(PVRF-TFE)을 갖는 이의 공중합체, 공중합체 또는 PVDF-TFE중 하나를 기재로 한 삼원공중합체, 홀수 나일론 또는 시노공중합체와 같은 다른 강유전성 중합체를 포함하지만, 이에 국한되지 않는다.
본 발명에서, 전도성 중합체 전극을 사용하면 Al, Pt, Au 등등과 같은 박막 인터페이싱 전극 금속에 비하여 PVDF-TFE 공중합체 박막의 결정화도가 증가된다. 분극 히스테리시스 루프는 전도성 중합체 전극 상에 제공된 PVDF-TFE 공중합체 박막이 이하에 논의될 도 5에 도시된 바와 같은 동일한 인가 전계 하에서, 예를 들어, 티타늄의 금속 전극에 의해 제공된 분극 레벨보다 더 높은 분극 레벨을 갖는다는 것을 나타낸다. 전도성 중합체로 커버된 평면 기판 상에 강유전성 중합체 박막 및 초박막을 제조하는 것은 다음 예에서 서술될 것이다.
본 발명의 서술된 실시예는 설명을 위한 것이지 본 발명을 제한하고자 하는 것이 아니다. 예들은 명세서 또는 청구항의 범위를 제한하기 위한 것이 아니며,제한하는 것으로 해석되어서는 않된다.
예 1
이 예에서, PEDOT(폴리(3,4-에틸렌 다이옥시디오펜))라 불리는 전도성 중합체는 박막을 갖는 메모리 회로에서 강유전성 중합체의 전극중 하나로서 사용될 것이다. PEDOT 막은 화학적인 중합화, 전기화학적 중합화 또는 PEDOT-PSS(여기서 PSS는폴리스틸렌 술포네이트임)를 함유하는 미리 제조된 용액의 스핀-코팅 이 둘중 하나에 의해 생성될 수 있다. 여기서는, PEDOT 막을 생성하는 화학적인 방법이 사용된다. 이와같은 막을 준비하는 용액은 베이트론 M(3,4-에틸렌 다이옥시디오펜 EDOT) 및 베이트론 C(n-부탄올 내의 철 톨루엔 술포네이트 용액, 40%) 사이의 혼합물이며, 이들 둘 모두는 상업적으로 이용 가능하다. 베이트론 C 및 베이트론 M 사이의 비는 표준 혼합물 용액에서 6이다. EDOT의 PEDOT로의 중합화는 두 용액을 혼합한 15분 정도 이후에 나타난다.
전도 PEDOT 중합체는 이 실시예에서 금속화된 Si 웨이퍼 상에 스핀-코팅된다. 그리고 나서, 중합화를 위하여 막은 고열(100℃) 판 상에 1 내지 2 분동안 놓여진다. 다음에, 임의의 비-중합화된 EDOT 및 철 용액(ferric solution)을 제거하기 위하여 용액 세척 공정이 수행된다. 이소프로판올 및 이온 해제된 물이 이 공정에서 교호적으로 사용될 수 있다. 전도성 PEDOT 막의 상부에, 이 경우에 80 nm의 두께인 강유전체 박막이 스핀 코팅- 기술에 의해서 증착되며, 그 다음에 145℃에서 10분동안 어닐링 공정이 수행된다. 티타늄의 상부 전극은 증발에 의해서 강유전체 막에 도포된다. 이 경우에, 강유전체 막은 75/25 공중합체 PVDF-TFE이다.
도 5는 상술된 예 1에 따라 진행된 강유전성 중합체 박막에 대한 히스테리시스 루프(1)를 도시한 것이다. 그리고 나서, 메모리 회로(C)는 PEDOT 전도성 중합체의 하부 전극(E1)을 가지고 있고 상부 전극(E2)으로서 티타늄을 가지고 있다.
예 2
전도성 중합체, 이 경우에 폴리피롤은 기판이 중합체의 용액에 담겨지는 공지된 공정에서 (Pt 또는 Al로 커버된 실리콘 웨이퍼와 같은) 금속화된 기판 상에 증착된다. 이 예에 따라서, 기판은 증착 속도를 감소시키기 위하여 저 농도 중합체 용액 내에 담겨진다. 일반적으로, 기판은 실온에서 대략 3분 내지 30분동안 중합 용매 내에 담겨진다. 다-단계 담금 공정(multi-step dipping process)이 사용되어 희망하는 두께를 달성하도록 한다. 상기 예에서, 비록 그 두께가 전체 담금 시간을 변경시킴으로써 20 nm 내지 100 nm의 범위 내에서 변화될 수 있을지라도, 폴리피롤 층에 대해 30 nm의 최종적인 두께가 사용된다. 그리고 나서, 상술된 단계는 증착 절차 단계보다 앞서며, 여기서 전도성 중합체 층은 강유전성 중합체 박막 층으로 스핀-코팅된다.
본 실시예에서, 200000 주위의 평균 분자 무게를 갖는 VDF/FTE의 75/25 및 68/32 몰 내용 비(molar content ratio)의 임의의 PVDF-TFE 공중합체가 박막 층을 형성하기 위하여 사용된다. 상기 막은 그 후에 140℃온도로 2 시간 동안 가열되고 실온으로 천천히 냉각된다.
예 3
전도성 중합체 층은 베이트론 P 용액으로부터 스핀 코팅에 의하여 금속화된 기판(즉 플래티늄, 티타늄 또는 알루미늄 막으로 커버된 실리콘 웨이퍼) 또는 강유전성 박막의 상부 상에 증착된다. 상업적인 베이트론 P는 콜로이드 안정기의 역할을 하는 폴리스틸렌 술폰산(PSS)의 존재시 PEDOT의 수성 용액이다. 임의의 상기 금속 막 및 강유전성 막의 양호하지 않은 습윤 특성(wetting property)으로 인하여, 일정 양의 계면활성제(surfactant)가 PEDOT-PSS 막 형성을 균일하고 부드럽게 하기 위하여 베이트론 P 내에 부가되어야만 한다. 스핀 코팅 이후에, 100℃에서 2-10 분동안의 열 처리가 필요하다. 이 공정은 PEDOT/PSS의 전도성을 증가시킬 수 있다.
강유전성 중합체를 용해하기 위하여 적절한 용매가 사용된다. 단지 요건은 이 용매가 실온에서 PEDOT-PSS를 용해하거나 팽창시키지 않도록 하며 강유전성 박막 및 PEDOT-PSS 막 사이의 가능한 확산 공정을 방지하도록 하는 것이다. DEC에서의 강유전성 중합체의 농도는 3%이다. 90 nm 두께의 강유전성 막을 얻기 위하여, 3800 rpm의 스핀 속도가 사용된다.
제 2 PEDOT-PSS 전도성 중합체 층이 강유전성 중합체 막의 상부에 형성된다. 이 제 2 전도성 층의 상부에 티타늄의 전극이 증착된다. 이것은 전도성 중합체의 상부에 150 nm 두께의 티타늄 막을 증발시킴으로써 행해진다. 활성 영역은 쉐도우 마스크(shadow mask)에 의해 규정된다.
도 5는 본 발명에 다른 메모리 회로로 얻을 수 있는 히스테리시스 루프를 도시한 것이다. 이 메모리 회로(C)는 본질적으로 도 2a 및 예 1의 메모리 회로(C)의실시예에 대응한다. 하부 전극(E1)에 대하여, 전도성 중합체(P1)는 C-PEDOT, 즉 철 톨루엔 술포네이트로 도핑된 폴리디오펜이다. 이것은 PEDOT-PSS보다 높은 전도성을 갖는 것으로 추정된다. 상부 전극(E2)은 티타늄 금속막으로 제조된다. 루프 (1)는 본 발명에 따른 메모리 회로(C)의 히스테리시스 루프이지만, 루프(2)는 둘 모두가 티타늄으로 제조된 상부 및 하부 전극(E1;E2)을 갖는 종래 기술의 메모리 회로(C)의 히스테리시스 루프이다. 도시된 것처럼, 본 발명에 따른 메모리 회로(C)는 히스테리시스 루프로부터 명백해지는 바와 같이, 종래 기술의 메모리 회로보다 훨씬 더 높은 분극을 나타낸다. 또한, 본 발명에 따른 메모리 회로(C)의 스위칭 분극()은 종래 기술의 메모리 회로의 스위칭 분극()보다 상당히 작다. 그러나, 강유전성 중합체 박막의 두께가 예상된 것보다 다소 더 크기 때문에 강제 전압(Vc)이 본 발명의 메모리 회로에 대하여 다소 더 높다는 것을 주의하여야만 한다. 그러나, 도 5에서 비교된 히스테리시스 루프는 전도 폴리며, 이 경우에 C-PEDOT를 갖는 하부 전극을 사용하는 것이 메모리 재료로서 적절하게 사용된 강유전체 박막 중합체의 분극을 개선시킨다는 것은 나타낸다.
도 6은 실온에서 종래 기술의 메모리 회로의 피로(fatigue)와 본 발명에 다른 메모리 회로(C)의 피로를 비교한 것이다. 본 발명에 따른 메모리 회로가 분극 뿐만 아니라, 피로 동작이 훨씬 개선된 것을 나타내며, 본 발명에 따른 메모리 회로 및 종래 기술의 메모리 회로 사이의 차이는 106이상의 피로 사이클까지 감지할수 있다는 것을 알 수 있다.
금속 기판이 강유전체 중합체 박막에 대해 금속 기판을 사용함으로써 발생되는 인접한 미세결정들간의 방향 오정합에 기인하여 강유전체 박막 및 초박막에 높은 탄성 에너지를 부과하는 것으로 간주된다. 이로 인해, 초박막 PVDF-TFE에서 결정화도가 낮아진다. 결과적으로, 이 종류의 초박막 PVDF-TFE 공중합체는 더 낮은 잔류 분극 레벨 및 더 높은 스위칭 분극을 나타낸다. 게다가, 금속 전극 및 강유전성 중합체 막 사이의 인터페이스 배리어는 스위칭 분극을 증가시킬 수 있다. 본 발명에서, 0.05 내지 1 μm의 두께를 갖는 PVDF-TFE 막은 강유전성 특성을 특징으로 한다. 상이한 전계 하에서의 스위칭 속도가 측정된다. 실험적인 결과는 전도성 중합체 전극을 사용하여, 결정화도 및 분극 레벨이 강유전성 중합체 막의 모듈러스(modulus)와의 탄성 모듈러스의 정합으로 인하여 증가된다는 것을 나타낸다. 이것은 전도성 중합체 전극이 강유전성 박막 장치에서 적절하게 기능을 한다는 것을 분명하게 나타내는 것이다. 더구나, 전극-중합체 인터페이스의 변경이 또한 분극 레벨 및 스위칭 속도 둘 모두를 증가시키도록 하는 인터페이스 배리어의 변경을 유용하게 한다는 것을 가정하는 것이 적합하다. 더 중요하게도, 동일한 실험 조건하에서 금속 전극을 갖는 강유전성 중합체 박막에 대한 대응하는 결과와 비교하여 분극 레벨은 더 높고 강압적인 필드 및 전압이 더 낮다.

Claims (17)

  1. 강유전성 중합체 박막(F) 형태의 강유전성 메모리 셀 및 대향 표면에서 각각 상기 강유전성 메모리 셀(F)과 접촉하는 제 1 및 제 2 전극(E1;E2)을 포함하여, 상기 셀의 분극 상태가 상기 전극(E1;E2)에 적절한 전압을 인가함으로써 설정되고, 스위칭되거나 검출될 수 있는 강유전성 메모리 회로(C)로서,
    전극(E1;E2)중 적어도 한 전극은 적어도 하나의 접촉 층(P1;P2)을 포함하며, 상기 적어도 하나의 접촉 층(P1;P2)은 상기 메모리 셀(C)과 접촉하는 전도성 중합체를 포함하며, 금속막의 제 2 층(M1;M2)은 상기 전도성 중합체(P1;P2)와 선택적으로 접촉함으로써, 상기 전극(E1;E2)중 적어도 하나의 전극이 전도성 중합체 접촉 층(P1;P2)만을 포함하거나, 전도성 중합체 접촉 층(P1;P2) 및 금속 막 층(M1;M2)의 조합을 포함하도록 하는 것을 특징으로 하는 강유전성 메모리 회로.
  2. 제 1 항에 있어서, 상기 전극(E1;E2)중 단지 한 전극만이 전도성 중합체 접촉 층(P1;P2)을 포함하는 것을 특징으로 하는 강유전성 메모리 회로.
  3. 제 1 항에 있어서, 상기 강유전성 중합체 박막(F)은 1 μm 이하의 두께를 갖는 것을 특징으로 하는 강유전성 메모리 회로.
  4. 제 1 항에 있어서, 상기 전도성 중합체는 20 nm 내지 100 nm 사이의 두께를 갖는 것을 특징으로 하는 강유전성 메모리 회로.
  5. 제 1 항에 있어서, 상기 강유전성 메모리 셀(F)은 폴리비닐리덴 플루오라이드(PVDF), 임의의 공중합체를 갖는 폴리비닐리덴, 공중합체 또는 PVDF-트리플루오로에틸렌(PVDF-TFE)중 하나를 기재로 한 삼원공중합체, 홀수 나일론, 임의의 공중합체를 갖는 홀수 나일론, 시노중합체 및 임의의 공중합체를 갖는 시노중합체중 하나로부터 선택된 적어도 하나의 중합체를 포함하는 것을 특징으로 하는 강유전성 메모리 회로.
  6. 제 5 항에 있어서, 상기 접촉 층(P)의 전도성 중합체는 도핑된 폴리피롤 (PPy), 폴리피롤(PPy)의 도핑된 유도체, 도핑된 폴리아닐린, 폴리아닐린의 도핑된 유도체, 도핑된 폴리디오펜 및 폴리디오펜의 도핑된 유도체중 하나로부터 선택되는 것을 특징으로 하는 강유전성 메모리 회로.
  7. 제 1 항에 있어서, 상기 접촉 층(P)의 전도성 중합체는 다음 중합체, 즉 도핑된 폴리피롤(PPy), 폴리피롤(PPY)의 도핑된 유도체, 도핑된 폴리아닐린, 폴리아닐린의 도핑된 유도체, 도핑된 폴리디오펜 및 폴리디오펜의 도핑된 유도체중 하나로부터 선택되는 것을 특징으로 하는 강유전성 메모리 회로.
  8. 제 1 항에 있어서, 상기 금속 막 층(M)의 금속은 알루미늄, 플래티늄, 티타늄 및 구리중 하나로부터 선택되는 것을 특징으로 하는 강유전성 메모리 회로.
  9. 제 1 항에 있어서, 상기 강유전성 메모리 회로(C)는 유사한 회로의 매트릭스-어드레스 가능한 어레이에 메모리 회로를 형성하고, 상기 메모리 회로(C)의 메모리 셀(F)은 강유전성 중합체 박막의 글로벌 층(G)의 일부를 형성하며, 제 1 및 제 2 전극(E1;E2)은 제 1 및 제 2 전극 수단의 일부를 각각 형성하고, 각각의 전극 수단은 다수의 평행한 스트립 형상 전극(E1;E2)을 포함하며, 상기 제 2 전극 수단의 전극(E2)은 그들 사이의 샌드위치에 강유전성 중합체 박막 글로벌 층(G)을 갖는 제 1 전극 수단의 전극(E1)에 , 바람직하게는 직교 각도로 배향되어, 강유전성 메모리 셀(F)이 제 1 전극 수단의 전극(E1) 및 제 2 전극 수단의 전극(E2) 각각의 교차점에서 강유전성 중합체 박막 내에 형성됨으로써, 메모리 셀(F)을 갖는 강유전성 중합체 박막 및 전극 수단에 의해 형성된 어레이가 집적화된 수동 매트릭스-어드레스 가능한 강유전성 메모리 장치를 형성하며, 여기서 기록 및 판독 동작은 위한 각각의 메모리 셀(F)의 어드레싱은 구동, 제어 및 검출용의 외부 회로와의 적절한 접속으로 전극 수단의 전극(E1;E2)을 통하여 발생하는 것을 특징으로 하는 강유전성 메모리 유닛.
  10. 상기 메모리 회로(C)는 강유전성 중합체 박막 형태의 강유전성 메모리 셀(F) 및 대향 표면에서 상기 강유전성 메모리 셀(F)과 각각 접촉하는 제 1 및 제 2 전극 (E1;E2)을 포함하여, 셀의 분극 상태가 상기 전극(E1;E2)에 적절한 전압을 인가함으로써 설정되고, 스위칭되거나 검출될 수 있으며, 상기 메모리 회로(C)는 절연 기판(S) 상에 제공되는 강유전성 메모리 회로(C)의 제조 방법으로서,
    전도성 중합체 박막의 제 1 접촉 층을 상기 기판 상에 증착하는 단계;
    강유전성 중합체 박막을 상기 제 1 접촉 층에 증착하는 단계; 및
    제 2 접촉 층을 상기 강유전성 중합체 박막의 상부에 증착하는 단계를 포함하는 것을 특징으로 하는 강유전성 메모리 회로 제조 방법.
  11. 제 10 항에 있어서, 상기 제 1 접촉 층이 증착되기 이전에 금속 막 층을 상기 기판 상에 증착하는 단계 및 그 이후에 상기 제 1 금속 층을 증착하는 단계를 포함하는 것을 특징으로 하는 강유전성 메모리 회로 제조 방법.
  12. 제 10 항에 있어서, 전도성 중합체 박막을 스핀 코팅에 의해 증착하는 단계를 포함하는 것을 특징으로 하는 강유전성 메모리 회로 제조 방법.
  13. 제 10 항에 있어서, 상기 강유전성 중합체 박막을 스핀 코팅에 의하여 상기 제 1 접촉 층 상에 증착하는 단계를 포함하는 것을 특징으로 하는 강유전성 메모리 회로 제조 방법.
  14. 제 10 항에 있어서, 상기 제 1 접촉 층 및/또는 상기 강유전성 중합체 박막을 상기 각각의 증착 단계 이후에 대략 140℃의 온도로 어닐링하는 것을 특징으로 하는 강유전성 메모리 회로 제조 방법.
  15. 제 10 항에 있어서, 상기 강유전성 중합체 박막의 상부에 전도성 중합체 박막의 제 2 전도층을 증착하는 것을 특징으로 하는 강유전성 메모리 회로 제조 방법.
  16. 제 15 항에 있어서, 상기 제 2 접촉 층을 증착하기 이전에 상기 강유전성 중합체 박막을 어닐링하지 않고 제 2 접촉 층을 대략 140℃의 온도로 어닐링하는 것을 특징으로 하는 강유전성 메모리 회로 제조 방법.
  17. 제 15 항에 있어서, 상기 제 2 접촉 층의 상부에 금속 막 층을 증착하는 것을 특징으로 하는 강유전성 메모리 회로 제조 방법.
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