KR101075620B1 - Ｐ(Ｓ-ｒ-ＭＭＡ)를 삽입층으로 사용하는 강유전성 전계효과 트랜지스터 및 그 제조방법 - Google Patents

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Abstract

본 발명은 강유전성 전계효과 트랜지스터에 있어서, 게이트전극의 누설전류를 차단하기 위한 방법으로서, P(S-r-MMA)(poly(styrene-random-methylmethacrylate))를 게이트전극과 강유전성 고분자 게이트절연체 사이에 삽입층으로 사용하는 것을 특징으로 한다.
PVDF-TrFE, 트랜지스터, 전계효과, 강유전성 고분자, 게이트 누설전류, FeFET, P(S-r-MMA)

Description

Ｐ(Ｓ-ｒ-ＭＭＡ)를 삽입층으로 사용하는 강유전성 전계효과 트랜지스터 및 그 제조방법{Ferroelectric field effect transistor with poly(styrene-r-methylmethacrylate) copolymer as a interlayer and the manufacturing method thereof}
본 발명은 강유전성 전계효과 트랜지스터(FeFET, Ferroelectric Field Effect Transistor)에 관한 것으로서, 특히, 게이트전극의 누설전류를 효과적으로 차단할 수 있는 기술에 관한 것이다.
강유전성 고분자 메모리는 스핀 코팅과 같은 용액 공정에 기반하여 용이하게 다양한 디바이스, 예를 들어, 커패시터나 트랜지스터 등에 적용할 수 있을 뿐만 아니라, 통상적인 유기 전자 소자와의 상용성으로 인하여 사용이 확대되고 있다. PVDF(poly(vinylidene fluoride)), PVDF와 TrFE(trifluoroethylene)와의 공중합체 PVDF-TrFE와 같은 대표적인 강유전성 고분자는 외부 전기장에 의하여 반복적으로 스위칭되는 쌍안정성 쌍극자 분극(bistable dipole polarization) 현상을 갖는다.
상기와 같은 강유전성 고분자를 이용한 데이터 저장 장치 중 가장 단순한 형태로는 금속/강유전성고분자/금속(MFM, Metal/Ferroelectric polymer/Metal)으로 이루어진 커패시터가 있다. 또한, PVDF 또는 PVDF-TrFE와 같은 강유전성 고분자 박막은 강유전성 전계효과 트랜지스터(FeFET, Ferroelectric Field-Effect Transistor)의 게이트절연체로서 사용되고 있다.
성공적인 FeFET 또는 FeFET형 메모리 디바이스를 제조하기 위해서, 높은 점멸비(ON/OFF ratio)가 보장되어야 한다. ON과 OFF시 소스-드레인 전류는 게이트절연체와 접촉하는 반도체층의 전하밀도에 크게 의존한다. 구조적 결함을 갖고 있는 불완전한 강유전성 게이트절연체는, 높은 OFF 전류를 유발하여, 결국 낮은 점멸비를 나타내는데, 이는 OFF 상태에서 소스와 드레인 전극 사이의 누설전류보다도 더 큰 게이트와 드레인 전극 사이의 누설전류로 인하여 높은 OFF 전류를 일으킨다. 사실, 반도체성 PVDF와 PVDF-TrFE 박막은 결정성 알갱이-알갱이의 불일치와 박막 내에 잔존하는 용매로부터 기인하는 많은 결함을 갖고 있다.
상기 FeFET에서의 누설전류 문제를 해결하는 한 방법은 누설전류를 최소화할 수 있도록 충분히 후막형태의 강유전성 게이트절연체를 도입하는 것이다. 그러나 상기 방법은 약 50 MV/m의 상대적으로 큰 항전기장(coercive electric field)을 갖는 PVDF-TrFE의 분극 스위칭에 필요한 작동 게이트전압을 매우 크게 증가시키기 때 문에 비효율적이다.
또한, 상기 FeFET에서의 누설전류 문제를 해결하는 다른 방법으로, 강유전성 고분자 게이트절연체와 게이트전극 사이의 별도의 삽입층를 삽입하는 방법이 제안되었다. 예를 들어, 삽입층으로서 PVP(poly(4-vinylphenol))를 사용하여 계면 불균일로 인한 누설전류를 차단하기 위한 방법이 제시되기도 하였다.
본 발명은 상기와 같은 강유전성 고분자 게이트절연체와 게이트전극 사이에 고분자 삽입층(interlayer)을 추가하여 누설전류를 줄이는 기술에 관한 것으로서, 이러한 삽입층의 설계에 있어서 몇 가지 고려하여야 할 요소가 있다.
첫째, 고분자 삽입층과 강유전성 고분자 게이트절연체 사이에 안정한 계면을 이루어야 한다는 점이며, 둘째, 강유전성 고분자 게이트절연체(필름 형태)의 제조를 위하여 강유전성 고분자 용액이 스핀코팅 및 어닐링되는 동안, 고분자 삽입층도 안정적으로 유지되어야 하기 때문에, 고분자 삽입층는 화학적, 열적 안정성을 갖어야 하는데, 가교결합이 가능한 고분자가 상기 조건을 만족하는 좋은 후보군 물질이다. 또한, 셋째, 낮은 작동전압으로 디바이스가 구동되기 위해서 삽입층은 높은 유전상수를 갖어야 한다.
본 발명은 전술한 FeFET의 게이트전극과 강유전성 고분자 게이트절연체 사이에서 사용되어 게이트전극에서 드레인전극으로 누설되는 전류를 제어하는 역할로 사용되는 신규한 삽입층을 제공한다. 본 발명에서 제시한 신규한 고분자 삽입층인 P(S-r-MMA) 박막은 게이트절연체와의 좋은 계면을 형성할 것, 열적ㆍ화학적 안정성을 갖도록 가교결합이 가능한 물질일 것, 그리고 높은 유전상수를 갖을 것의 게이트 누설전류를 차단하기 위한 좋은 삽입층의 조건들을 모두 만족하여, 결과적으로 게이트 누설전류를 효과적으로 차단할 수 있는 것을 특징으로 한다.
본 발명에서는 강유전성 전계효과 트랜지스터에서 게이트전극과 강유전성 고분자 게이트절연체 사이에 삽입층으로서 P(S-r-MMA)(poly(styrene-random-methylmethacrylate)) 공중합체를 사용하여 게이트 누설전류를 효과적으로 차단할 수 있다.
본 발명에서는 P(S-r-MMA) 박막이 강유전성 PVDF-TrFE 박막과 게이트 전극 사이에 사용되어, FeFET에서의 게이트 누설전류를 효과적으로 감소시켜줌으로써, 낮은 OFF 소스-드레인 전류와 높은 점멸비(ON/OFF ratio)를 갖도록 해준다. 특히, P(S-r-MMA) 삽입층의 두께가 25 nm 보다 두꺼운 경우에 스윕전압 ±40V에서 약 10-11A의 매우 낮은 OFF 전류가 얻어졌으며, 점멸비가 1000 단위 이상으로 얻어졌으며, 이는 삽입층이 없는 경우에 비하여 100배 이상 큰 점멸비이다. 본 발명의 실험 결과 350 nm 두께의 PVDF-TrFE 층을 포함하는 바텀게이트 FeFET에서 게이트-드레인 누설전류는 약 25 nm보다 큰 두께의 P(S-r-MMA) 층만으로도 효과적으로 차단되었다.
이하 실시예에서는 강유전성 고분자 게이트절연체로서 PVDF-TrFE, 반도체층으로서 펜타센을 일 실시예로 들었으나, 통상의 강유전성 고분자가 게이트절연체로서 사용가능하다. 예를 들어, PVDF(poly(vinylidene fluoride)), P(VDCN-alt-VAc)(poly(vinylidene cyanide-alt-vinylacetate)), Nylon 11 등이 모두 가능하다. 또한, 반도체층으로서 펜타센을 비롯하여 TIPS-펜타센(Triisopropylsilylethynyl pentacene), P3HT(poly(3-hexylthiophene)), MEH-PPV(poly[2-methoxy-5-(2'-ethyl-hexyloxy)-1,4-phenylenevinylene]) 등도 가능하다.
실험예 1 : P(S- r - MMA ) 박막 삽입층의 물성 실험
먼저, P(S-r-MMA) 박막의 물성을 측정하기 위하여 다음과 같은 실험을 하였 다. 삽입층으로 사용된 P(S-r-MMA)는 분자량(Mn)과 PDI(polydispersity index)는 각각 30,000 g/mol과 1.3, 공중합체 중 PS 분율은 45%였으며, 용매로 톨루엔을 사용하여 용액화하였다.
P(S-r-MMA) 박막은 용매로 톨루엔을 사용하는 다양한 농도의 용액을 붕소 도핑 Si 기판 또는 Al 전극 위에 스핀코팅하여 제조하였다. 질소 분위기 하에서 상기 스핀코팅된 박막을 15분 동안 250℃에서 가열하여 가교반응을 일으켰다. 본 발명에서는 6가지 두께의 박막을 제조하여 테스트하였으며, 6가지 두께의 P(S-r-MMA) 박막에 대한 물성측정값은 표 1과 같다. 샘플명칭은 P(S-r-MMA)1, P(S-r-MMA)2, P(S-r-MMA)3, P(S-r-MMA)4, P(S-r-MMA)5, P(S-r-MMA)6으로 표시하였다.
표 1 : P(S-r-MMA) 박막의 물성측정
샘플명 두께(nm) RMS 거칠기(nm) 커패시턴스(pF) 유전상수
P(S-r-MMA)1 5.23 0.598 111.73 2.10
P(S-r-MMA)2 11.28 0.569 56.48 2.29
P(S-r-MMA)3 15.09 0.432 43.42 2.44
P(S-r-MMA)4 19.68 0.422 33.18 2.35
P(S-r-MMA)5 25.06 0.555 27.85 2.51
P(S-r-MMA)6 29.15 0.446 21.94 2.36
상기 6가지 샘플들은 모두 표면이 거칠지 않았으며, RMS 거칠기(RootMeanSquare Roughness)는 0.422 ~ 0.598 nm 사이였다.
상기 표 1의 커패시턴스는 금속전극/P(S-r-MMA)/금속전극 커패시터로부터 측정된 커패시턴스이다. 표 1의 상대유전상수(relative dielectric constant)는 접촉면적과 박막 두께로부터 계산된 값이다. 표 1의 결과를 보면, 박막 두께가 증가할수록 커패시턴스가 감소하고, 박막 두께에 상관없이 유전상수는 거의 일정함을 알 수 있었다. P(S-r-MMA)의 유전상수의 최소는 P(S-r-MMA)1 샘플에서 2.10, 최대는 P(S-r-MMA)5 샘플에서 2.51로서, 평균은 2.34였다. 표 1의 결과로부터, P(S-r-MMA)는 매우 좋은 균일한 표면상태와, 적절한 유전상수를 갖으면서 박막의 두께가 잘 조절되었음을 알 수 있었다.
실험예 2 : PVDF - TrFE 박막의 표면 상태 확인 실험
상기 P(S-r-MMA)2의 박막 위에 스핀코팅된 PVDF-TrFE 박막에 대한 마이크로도메인 및 결정 분자 구조를 FE-SEM으로 측정한 결과가 도 1a이며, GIXD로 측정한 결과가 1b이다. 실험에서 사용된 PVDF-TrFE는 27.5 중량%의 TrFE을 갖었으며, 용융온도(Tm)와 큐리온도(Tc)는 각각 150℃와 80℃였다. PVDF-TrFE 박막을 제조하기 위하여, 농도 3 ~ 5 중량% PVDF-TrFE 용액(용매로는 메틸에틸케톤, MEK, methylethylketon)을 P(S-r-MMA)2 삽입층 위에 스핀코팅한 후, 결정도를 증가시키기 위하여 135℃에서 2시간 동안 어닐링하였으며, PVDF-TrFE 박막의 두께는 약 250 nm였다.
도 1a와 같이, PVDF-TrFE 박막은 길이 200 nm, 폭 40nm의 전형적인 침상(needle-like) 결정도메인을 보였다. 도 1b와 같이, 2D GIXD에 의한 PVDF-TrFE 박막의 결정구조는 표면에 따라 배열된 고분자 체인에 법선방향의 박막 표면을 따라 배열된 (1 1 0) 결정으로부터 발생된 메리디안에서의 강화된 리플렉션을 보였다. 메리디안에서 (1 1 0) 리플렉션을 갖는 것은 전기장 하에서 분극 스위칭에 바람직한 구조임을 알 수 있었다. 따라서 P(S-r-MMA) 박막 없이 스핀코팅된 PVDF-TrFE 박막과 마찬가지로, P(S-r-MMA) 박막 위에 스핀코팅된 PVDF-TrFE의 결정배향이 전기장에 유효한 배향을 갖는다는 것을 알 수 있었다.
실험예 3 : MFM ( Metal - Ferroelectric - Metal )형 커패시터를 이용한 PVDF - TrFE 박막의 강유전성 물성 측정
실험예 1의 샘플인 하부전극으로서 보론 도핑 Si 기판 위에 형성된 P(S-r-MMA)1 내지 P(S-r-MMA)6의 박막 위에 PVDF-TrFE 박막을 제조하기 위하여, PVDF-TrFE 용액을 스핀코팅 후 135℃에서 2 시간 동안 어닐링하고, 알루미늄 상부전극은 PVDF-TrFE 박막 위에 200 ㎛ 직경의 섀도우마스크를 이용하여 압력 7.5 x 10-7 torr, 증착속도 1 Å/s로 열증착하여, 하부금속전극/P(S-r-MMA)/PVDF-TrFE/상부금속전극 형태의 커패시터를 제조하였다. 비교예로 사용한 P(S-r-MMA) 삽입층이 없는 커패시터는 붕소 도핑 Si 기판 위에 PVDF-TrFE 박막을 형성시킨 후, 알루미늄 상부전극을 섀도우마스크를 이용하여 증착하여 제조하였다. 비교예를 포함하여 총 7 개의 커패시터에서 PVDF-TrFE 박막의 두께는 모두 약 250 nm로 조절하였다.
도 2a는 상기 7가지 커패시터에 대하여 분극-전압(P-V) 히스테르시스 루프 측정 결과이다. 삽입층 없이 스핀코팅한 후 135℃에서 2 시간 동안 어닐링된 PVDF-TrFE 박막을 적용한 커패시터의 경우 전형적인 사각형 대칭 히스테르시스 루프를 보였으며, 스윕전압 ±30V에서 Pr(remanent polarization, 잔류분극)은 약 7μC/cm2, Vc(coercive voltage, 항전압)는 11.9V 였다. 삽입층의 사용으로 인하여 PVDF-TrFE 분극의 포화를 위해 보다 큰 스윕전압이 필요하며, 삽입층의 두께 증가에 따라 항전압이 증가하였다. 완전히 포화된 히스테르시스 루프에서의 커패시터의 Pr은 삽입층의 두께와 상관없이 약 7 μC/cm2이었다.
도 2b는 상기 7가지 커패시터를 이용하여 삽입층인 P(S-r-MMA)의 두께에 따른 Pr 대 Vc를 측정한 결과로서, 하기의 표 2에 요약되어 있다(하기의 표 2는 실험예 3과 후술할 실험예 4의 결과가 함께 기재되어 있다). Pr은 막 두께에 상관없이 일정한 편이나, Vc 항전압은 막 두께의 증가에 따라 예상한 것과 같이 증가하였다.
표 2 : P(S-r-MMA) 삽입층을 갖는 커패시터와 FeFET에서의 디바이스 성능 측정 결과
샘플 Pr
(μC/cm2)
 Vc
(V)		 Ion
(A)		 Ioff
(A)		 Ion/Ioff 이동도
(cm2/Vs)
P(S-r-MMA)적용안함 6.67 11.9 1.28 x 10-7 5.83 x 10-9 101.34 0.0065
P(S-r-MMA)1 6.68 16.6 8.07 x 10-8 1.20 x 10-9 102.28 0.0065
P(S-r-MMA)2 6.79 21.6 1.42 x 10-7 1.18 x 10-9 102.46 0.0065
P(S-r-MMA)3 6.82 27.1 1.28 x 10-7 5.05 x 10-10 102.6 0.0066
P(S-r-MMA)4 7.72 30.4 1.06 x 10-7 1.90 x 10-10 102.98 0.0061
P(S-r-MMA)5 7.29 36.1 1.25 x 10-7 5.34 x 10-11 103.58 0.0064
P(S-r-MMA)6 6.86 45.6 9.20 x 10-8 7.09 x 10-117 103.16 0.0066
실험예 4: 삽입층으로 P(S- r - MMA )를 적용한 FeFET 에서의 물성 측정
펜타센 활성채널을 적용한 FeFET의 제조는, 전술한 바와 같이 붕소 도핑 Si 게이트전극 위에 순차적으로 P(S-r-MMA)박막과 PVDF-TrFE의 이중층을 제조한 후, 펜타센 채널과 소스/드레인 Au 전극은 게이트 인슐레이터 위에 섀도우마스크를 이용한 증착을 통하여 패턴화하였다. 증착속도는 펜타센은 0.3Å/s, 소스/드레인 전극은 1Å/s이었다. 펜타센과 Au 소스/드레인 전극은 두께가 각각 60 nm와 100 nm였다(도 3은 본 발명에서 제조한 FeFET의 구조를 나타내는 도면이다). 비교예로서 P(S-r-MMA) 삽입층이 없는 FeFET를 제조하여 비교테스트하였다.
먼저, 도 4a 및 도 4b의 FeFET는 P(S-r-MMA) 삽입층이 없는 비교예로서의 FeFET에 대한 물성 측정결과이다. 도 4a와 같이, 강유전 PVDF-TrFE 게이트 절연층으로 인하여, 펜타센 FeFET에서 게이트전압을 함수로 하는 소스-드레인전류(I DS )의 히스테르시스가 명확히 나타났다. 네거티브 게이트 전압에서 I DS 의 급격한 증가는 펜타센과 PVDF-TrFE 박막 사이의 계면 근처에 있는 펜타센층에 축적된 여분의 정공(hole)때문이다. 게이트전압이 0이 되면, I DS 은 게이트전압 -40V일때의 포화상태의 값을 그대로 갖는데, 이는 PVDF-TrFE 박막의 H-F 이중극자의 비휘발성때문이다. 포지티브 게이트 전압의 인가로 인하여 H-F 이중극자의 스위칭이 일어나, H 원자가 펜타센층으로 향하여, I DS 의 급격한 감소를 일으켰다.
도 4a와 표 2를 참고하면, 삽입층으로 P(S-r-MMA)를 사용하지 않은 경우의 FeFET에서 ON과 OFF 전류는 각각 1.28 x 10-7 A와 5.83 x 10-9 A였으며, 점멸비(ON/OFF ratio)는 약 20이었다. SiO2 게이트절연체(~10-5A)를 갖는 전형적인 바텀게이트 펜타센 OTFT에 비하여 삽입층을 사용하지 않은 FeFET의 ON 전류가 낮은 것은 펜타센과 직접적으로 접하는 PVDF-TrFE 층의 거친 결정 표면때문이다. 반면에, OFF전류는 도 4a와 같이 큰 게이트 누설전류에 의해 지배를 받았다.
도 4b와 같이, 펜타센 FeFET에서의 높은 OFF 전류를 이해하기 위하여, 스핀코팅된 후 135℃에서 어닐링된 200 nm 두께의 PVDF-TrFE 박막의 절단면을 FE-SEM으로 조사하였다. 도 4b와 같이, 이는 결정결함과, 박막 제조시 남아있던 용매로 인하여 생긴 많은 수의 핀홀(pin hole)이 있음을 알 수 있었다.
도 5a 내지 도 5c의 결과는 P(S-r-MMA)1 내지 P(S-r-MMA)6의 두께가 다른 6 종의 삽입층을 적용한 FeFET와, 비교예로서 P(S-r-MMA)을 적용하지 않은 FeFET에 대한 성능 측정 결과이다.
도 5a를 참고하면, 게이트전극과 PVDF-TrFE 박막 사이에 P(S-r-MMA) 삽입층를 개재함으로써, 펜타센 FeFET의 OFF 전류를 크게 증가시켰다. 불균일한 펜타센 증발로 인한 실험 오차를 제거하기 피하기 위하여, 다양한 삽입층를 갖는 모든 디바이스는 하나의 배치에서 제조하였고, FeFET 메모리의 ON과 OFF 전류는 4 세트의 샘플에 대하여 평균화하였다. OFF 전류는 일정두께의 삽입층에서 매우 크게 낮아지나, ON 전류는 약 1 x 10-7 A로 거의 일정하였다. 이러한 현상은 P(S-r-MMA) 삽입층이 게이트 누설전류를 효과적으로 차단해줌을 의미한다.
도 5b를 참고하면, 삽입층의 두께를 함수로 하는 ON과 OFF 전류를 플롯팅하면, 삽입층의 두께가 증가함에 따라 OFF전류는 점차 감소하며, 삽입층이 25 nm 이상으로 두꺼워지는 경우 OFF 전류는 10-11A까지 감소하였다. 삽입층에 의해 OFF 소스-드레인 전류가 감소하는 것은 데이타 쌍안정성(data bistability)을 개선할 수 있다. 예를 들어, 삽입층이 없는 FeFET에서 약 20 의 점멸비를 갖는 반면, 25 nm 두께의 P(S-r-MMA) 삽입층를 사용하는 경우 점멸비가 1000 이상이 되었다. 상기 표 2를 참고하면 보다 구체적인 수치를 확인할 수 있다.
도 5c를 참고하면, P(S-r-MMA) 삽입층를 갖는 FeFET의 경우의 OFF 소스-드레인 전류의 감소는 게이트전류로부터도 확인가능하였다. 예상된 대로, 게이트전류가 P(S-r-MMA) 삽입층의 두께 증가에 따라 급격히 감소하였다. 특히, P(S-r-MMA)6 삽입층 샘플을 적용한 FeFET의 게이트 누설전류는 ±40V 게이트 스윕전압에서 무시할 만한 수준이며, 더 이상 OFF 소스-드레인 전류에 영향을 미치지 않았다.
도 1a는 P(S-r-MMA)2의 박막 위에 스핀코팅된 PVDF-TrFE 박막에 대한 마이크로도메인 및 결정 분자 구조를 FE-SEM으로 측정한 결과이며, 도 1b는 GIXD 측정결과이다.
도 2a는 다양한 두께의 삽입층을 사용한 커패시터와 사용하지 않은 커패시터에 대한 분극-전압(P-V) 히스테르시스 루프 측정 결과이며, 도 2b는 상기 커패시터에서 삽입층인 P(S-r-MMA)의 두께에 따른 Pr 대 Vc를 측정한 결과이다.
도 3은 본 발명에 따른 강유전성 전계효과 트랜지스터의 구조를 나타낸 도면이다.
도 4a 및 도 4b는 P(S-r-MMA) 삽입층을 사용하지 않은 FeFET 성능 측정결과이다.
도 5a 내지 도 5c는 P(S-r-MMA)1 내지 P(S-r-MMA)6의 두께가 다른 6 종의 삽입층을 적용한 FeFET와, 비교예로서 P(S-r-MMA)을 적용하지 않은 FeFET에 대한 성능 측정 결과이다.

Claims (11)

  1. 게이트전극;
    상기 게이트전극 상의 P(S-r-MMA)(poly(styrene-r-methylmethacrylate)) 박막;
    상기 P(S-r-MMA) 상의 강유전성 고분자 게이트절연체;
    상기 강유전성 고분자 게이트절연체 상의 반도체층; 및
    상기 반도체층 상의 소스전극 및 드레인전극을 갖는 강유전성 전계효과 트랜지스터.
  2. 제1항에서, 상기 강유전성 고분자 게이트절연체가 PVDF-TrFE(poly(vinylidene fluoride-co-trifluoroethylene)), PVDF(poly(vinylidene fluoride)), P(VDCN-alt-VAc)(poly(vinylidene cyanide-alt-vinylacetate)) 또는 Nylon 11 중 어느 하나로 이루어진 것을 특징으로 하는 강유전성 전계효과 트랜지스터.
  3. 제1항에서, 상기 반도체층이 유기반도체인 것을 특징으로 하는 강유전성 전계효과 트랜지스터.
  4. 제3항에서, 상기 유기반도체가 펜타센, TIPS-펜타센(Triisopropylsilylethynyl pentacene), P3HT(poly(3-hexylthiophene)) 또는 MEH-PPV(poly[2-methoxy-5-(2'-ethyl-hexyloxy)-1,4-phenylenevinylene])인 것을 특징으로 하는 강유전성 전계효과 트랜지스터.
  5. 삭제
  6. 게이트전극 상에 P(S-r-MMA) 용액을 스핀코팅 및 가열에 의한 경화를 통하여 박막형태의 삽입층을 제조하는 단계(I);
    상기 P(S-r-MMA) 삽입층 위에 강유전성 고분자 용액을 스핀코팅하여 박막형태의 강유전성 고분자 게이트절연체를 제조하는 단계(II);
    상기 강유전성 고분자 게이트절연체 상에 반도체층을 형성시키는 단계(III); 및
    상기 반도체층 상에 소스전극 및 드레인전극을 형성시키는 단계(IV)를 포함하여 이루어지는 것을 특징으로 하는 강유전성 전계효과 트랜지스터의 제조방법.
  7. 제6항에서, 상기 단계(II)의 강유전성 고분자가 PVDF-TrFE, PVDF, P(VDCN-alt-VAc) 또는 Nylon 11 중 어느 하나인 것을 특징으로 하는 강유전성 전계효과 트랜지스터의 제조방법.
  8. 제7항에서, 상기 단계(II)의 강유전성 고분자가 PVDF-TrFE인 것을 특징으로 하는 강유전성 전계효과 트랜지스터의 제조방법.
  9. 제8항에서, 상기 단계(II)에서 PVDF-TrFE 용액의 스핀코팅 후 열적 어닐링 과정을 더 거치는 것을 특징으로 하는 강유전성 전계효과 트랜지스터의 제조방법.
  10. 제6항에서, 상기 단계(III)의 반도체층으로서 유기반도체를 사용하는 것을 특징으로 하는 강유전성 전계효과 트랜지스터의 제조방법.
  11. 제10항에서, 상기 유기반도체가 펜타센, TIPS- 펜타센(Triisopropylsilylethynyl pentacene), P3HT(poly(3-hexylthiophene)) 또는 MEH-PPV(poly[2-methoxy-5-(2'-ethyl-hexyloxy)-1,4-phenylenevinylene])인 것을 특징으로 하는 강유전성 전계효과 트랜지스터의 제조방법.
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