KR100924463B1 - 중합체 전극을 포함하는 강유전성 중합체 메모리 디바이스및 이의 제조 방법 - Google Patents

중합체 전극을 포함하는 강유전성 중합체 메모리 디바이스및 이의 제조 방법 Download PDF

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Abstract

본 발명은 전도성 중합체 전극을 갖는 강유전성 메모리 모듈의 제조 방법 및 상기 방법에 따라 제조된 강유전성 메모리 모듈에 관한 것이다. 상기 강유전성 중합체 메모리 모듈은 트렌치(trench)를 내부에 한정하는 ILD 층(102); 상기 트렌치에 배치된 제 1 전극 층(104); 및 상기 제 1 전극 층(104) 상에 배치된 제 1 전도성 중합체 층(106); 및 상기 제 1 전도성 중합체 층(106) 상에 배치된 강유전성 중합체 층(108)을 포함하는 제 1 층 세트를 포함한다. 상기 모듈은 트렌치를 내부에 한정하는 ILD 층(114); 제 2 층 세트의 상기 ILD 층(114)의 트렌치에 배치된 제 2 전도성 중합체 층(112); 및 상기 제 2 전도성 중합체 층(112) 상에 배치된 제 2 전극 층(116)을 포함하는 제 2 층 세트를 추가로 포함한다. 상기 제 1 전도성 중합체 층(106) 및 상기 제 2 전도성 중합체 층(112)은 전극 층(104, 116)을 커버하여 전극 층(104, 106)과 강유전성 중합체 층(108) 사이에 반응 및/또는 확산 장벽을 제공한다.

Description

중합체 전극을 포함하는 강유전성 중합체 메모리 디바이스 및 이의 제조 방법{FERROELECTRIC POLYMER MEMORY DEVICE INCLUDING POLYMER ELECTRODES AND METHOD OF FABRICATING THE SAME}
본 발명의 실시양태는 강유전성 중합체 메모리 디바이스 및 이러한 디바이스의 제조 방법에 관한 것이다.
강유전성 중합체 메모리 디바이스 같은 강유전성 디바이스는 전극 층들 사이에 샌드위치된 하나 이상의 강유전성 물질 층을 포함할 수 있다. 강유전성 중합체 메모리 디바이스 같은 디바이스를 형성하는 방법은 다양할 수 있으나, 한 가지 방법은 제 1 전극 층 상에 강유전성 중합체 층을 증착시킨 후 상기 강유전성 중합체 층의 상당 부분에 제 2 전극 층을 증착시키고 패턴화시키는 것을 포함할 수 있다.
종래 기술은 중합체 메모리 디바이스를 형성하기 위해 감법 금속 집적화 설계(subtractive metal integration scheme)를 사용한다. 감법 금속 집적화 설계는 먼저 금속 층의 블랭킷 증착(blanket deposition) 후, 포토레지스트(photoresist)를 스핀/노출/현상(develop)하고, 이 후 금속을 에칭하고, 레지스트를 제거한 후 습식 세정하는 것을 필요로 한다. 금속 상부에 감법에 의한 전도성 중합체의 패턴화는 여러 단점을 갖는다. 먼저, 포토레지스트는 스핀 캐스트되고, 현상되고, 습식 또는 건식 공정 기법에 의해 블랭킷 금속으로부터 화학적으로 제거되지만, 이는 블랭킷 전도성 중합체 층에는 맞지 않다. 예를 들어, 전도성 중합체가 포토레지스트를 스핀 캐스트하기 위해 사용되는 용매에 용해될 수 있다면, 블랭킷 전도성 중합체 층에 의해 커버된 블랭킷 금속 층의 상부에서 포토레지스트의 스핀 공정 동안에 포토레지스트 용액은 단순히 전도성 중합체를 헹구어 낼 것이다. 그러나, 포토레지스트 용매에 용해될 수 없도록 적합한 전도성 중합체를 선택하고, 포토레지스트 층을 전도성 중합체의 상부에서 이를 손상시키지 않으면서 스핀 캐스트할 수 있는 경우에도, UV 노출된 포토레지스트의 화학적 현상은 현상제가 중합체를 용해시키는 부분에서 전도성 중합체를 파괴할 것이다. 이는, 화학적으로 증폭된 포토레지스트의 노출 및 현상에 사용되는 화학적인 방법 때문이다. UV 빛은 포토레지스트에서 산 기들을 분해시킴으로써 빛에 노출된 구역이 TMAH(테트라메틸암모늄하이드록사이드)의 염기성 용액에 용해될 수 없게 한다. 일단 이러한 염기성 용액이 UV 노출된 포토레지스트 영역을 헹구어 내면, 전도성 중합체 하부는 염기성 용액에 노출될 것이다. 전도성 중합체를 산 도핑시키고, 따라서 현상제 TMAH는 도핑 산들을 중화시킴으로써 중합체를 탈도핑(dedope)하거나, 또는 단순히 중합체 전체를 용해시켜, 심지어 현상되지 않은 포토레지스트를 하부 절단하고, 따라서 기판으로부터 모든 전도성 중합체가 제거된다. 마지막으로, 상술한 단점들을 회피하기 위한 수단들이 존재한다 가정하더라도, 결국은 패턴화된 금속 상부에서만 전도성 중합체 가 패턴화되고, 이는 패턴화된 금속 라인 측벽이 패턴화된 기판 상에 연이어 스핀 캐스트되는 강유전성 중합체에 노출되기 때문에 불충분한다. 강유전성 중합체 및 측벽 상의 금속은 화학적으로 반응하여 강유전성 중합체를 손상시킨다.
따라서, 상기 문제점들 중 적어도 일부를 해결하는 강유전성 중합체 메모리 디바이스의 형성 방법을 개선시키기 위한 요구가 존재한다.
청구되는 사항의 실시양태로서 간주되는 사항은 본 명세서의 마지막 부분에서 구체적으로 지적되고 명백하게 청구된다. 그러나, 청구되는 사항의 실시양태의 구성 및 작동 방법과 함께 목적, 특징 및 장점은, 첨부 도면과 함께 하기 상세한 설명을 참조하면 보다 잘 이해할 수 있다.
도 1a 및 1b는 본 발명의 제 1 실시양태에 따른 강유전성 메모리 모듈의 횡단면도이다.
도 2a 및 2b는 본 발명의 제 2 실시양태에 따른 강유전성 메모리 모듈의 횡단면도이다.
도 3a 내지 3i는 본 발명의 실시양태에 다른 강유전성 메모리 모듈을 제조하는 초기 단계의 횡단면도이다.
도 3j 내지 3q는 본 발명의 제 1 실시양태에 따른 강유전성 메모리 모듈을 제조하는 최종 단계의 횡단면도이다.
도 3jj 내지 3pp는 본 발명의 제 2 실시양태에 따른 강유전성 메모리 모듈을 제조하는 최종 단계의 횡단면도이다.
도 4는 본 발명의 실시양태에 따른 강유전성 메모리 디바이스의 개략도이다.
도 5는 본 발명의 실시양태에 따른 메모리 모듈을 제조하는 방법의 흐름도이다.
도 6은 본 발명의 실시양태에 따른 메모리 모듈을 제조하는 방법의 흐름도이다.
도 7은 본 발명의 실시양태에 따른 강유전성 메모리 디바이스를 혼입한 시스템을 도시하는 블록도이다.
청구되는 사항의 실시양태는 전도성 중합체 기판을 사용하여 강유전성 메모리 모듈을 제조하는 방법, 상기 방법에 따라 제조된 강유전성 메모리 모듈 및 상기 강유전성 메모리 디바이스를 혼입한 시스템을 포함할 수 있다.
본 발명의 설명에서, "일 실시양태" 또는 "실시양태"에 대한 언급은 상기 실시양태와 관련하여 기재된 특정한 특징, 구조 또는 특성이 청구되는 사항의 하나 이상의 실시양태에 포함되는 것을 의미한다. 본 명세서의 여러 곳에서 나타나는 표현 "일 실시양태"는 반드시 모두 동일한 실시양태를 지칭하지는 않는다.
청구되는 사항의 실시양태를 완전히 이해하기 위해 다수의 상세한 설명이 본원에 기재될 수 있다. 그러나, 청구되는 사항의 실시양태가 이들 상세한 설명 없이 실시될 수도 있음을 당해 분야의 숙련자들에 의해 이해될 것이다. 다른 경우, 널리 공지된 방법, 절차, 구성성분 및 회로는 청구되는 사항의 실시양태를 애매하게 하지 않기 위해 상세히 기재하지 않았다. 본원에 개시된 특정한 구조적 그리고 기능적 설명은 대표적일 수 있으며, 청구되는 사항의 범위를 반드시 제한하지 않는 것으로 이해될 수 있다.
본원에서, "메모리 모듈" 또는 "모듈"은 메모리 디바이스 또는 시스템의 구성성분을 지칭하는 것으로 언급되며, 여기서 구성성분은 하나 이상의 메모리 셀을 포함한다. 본원에 따라, 단일 모듈이 메모리 디바이스를 구성할 수 있고, 또는 다수의 모듈들의 스택킹(stacking)이 메모리 디바이스를 구성할 수 있다. 또한, 본원에서, "층"은 특정한 기능을 갖는 하나 이상의 층들을 포함할 수 있다. 예를 들어, "ILD(interlayer dielectric) 층"은 생성된 구조가 ILD 기능을 갖는 "층"인 한, ILD 물질의 한 층, 상기와 동일한 ILD 물질 또는 상이한 ILD 물질의 복수개의 층(또는 스택)을 포함할 수 있다.
유리하게는, 본 발명의 실시양태는 ILD가 패턴화되고 활성 물질, 예컨대 금속 라인, 전도성 중합체 층 및 강유전성 중합체 층으로 충전되는 다마신(damascene) 집적화 설계를 사용한다. ILD를 패턴화시킴으로써, 서로 접촉되는 금속 층 및 전도성 중합체 층을 패턴화시키는 것과 관련된 단점들이 방지된다.
도 1a 및 1b를 참조하면, 강유전성 메모리 모듈(100)이 청구되는 사항의 제 1 실시양태에 따라 도시되어 있다. 도 1a 및 1b는 서로 90°로 배치된 면에서의 횡단면을 각각 도시하는 강유전성 메모리 모듈(100)의 횡단면도이다.
도 1a에 잘 도시된 바와 같이, 모듈(100)은, 예컨대 규소 산화물(SixOy), 규소 산소-불화물(SixOyFz), 규소 산소-질화물(SixOyNz), 규소 질화물(SixNy), 질소 도핑된 규소 탄화물(SixCyNz), 규소 탄화물(SixCy), 중합체(CvHwFxOyNz)를 포함하는 제 1 ILD 층(102)을 포함한다. ILD 층(102)은, 예컨대 널리 공지된 증착 방법, 예를 들면 화학 기상 증착(CVD), 스퍼터 증착, 플라즈마 기상 증착(PVD) 또는 용액으로부터의 스핀 캐스팅을 사용한 후 리쏘그래피 및 에칭 기법에 의해 형성될 수 있다. ILD(102) 상에 제 1 전극 층(104)이 형성된다. 제 1 전극 층(104)은, 예컨대 티탄 질화물(TiN) 또는 탄탈 질화물(TaN) 또는 Ti, Ta, Ni, Al, Cu, Au, Ag, Pt의 다양한 금속들의 복합물 및 합금을 포함할 수 있고, 널리 공지된 증착 방법, 예컨대 CVD, 스퍼터링, PVD, 원자 층 증착(ALD), 전기도금 또는 무전해 도금법을 이용한 후, 다마신 방법 또는 화학 기계적 연마(CMP)에 의해 형성될 수 있다. ILD 층(102) 및 제 1 전극 층(104)의 적어도 일부 상에 제 1 전도성 중합체 층(106)이 형성된다. 제 1 전도성 중합체 층(106)은 폴리(에틸렌-다이옥시티오펜)(PEDOT), 폴리 피롤(PPY), 폴리(아닐린)(PANI), 또는 1×105 ohm-cm 이하의 저항률을 갖는 임의의 이용가능한 전도성 중합체를 포함할 수 있고, 예컨대 널리 공지된 스핀 증착 방법을 사용한 후, 건식 에칭시켜 중합체 층 두께를 감소시킴으로써 형성될 수 있다. 전도성 중합체 층(106) 상에 강유전성 중합체 층(108)이 배치되어 있으며, 이는 불화 비닐리덴(VDF)과 삼불화에틸렌(TrFE)의 공중합체, 또는 다른 유기 스핀-처리가능한 강유전성 중합체, 예컨대 순수한 폴리 VDF를 포함할 수 있다. 층(108)을, 예컨대 널리 공지된 스핀 증착 방법에 의해 증착시킨 후, 에칭할 수 있고, 일 실시양태에서는 후속 건식 에칭에 의해 감소된 층 두께를 가질 수도 있다(추가로 하기에서 설명될 것임). 또한, 제 1 ILD 층(102) 상에 제 2 ILD 층(110)이 제공되며, 이는 ILD 층(102)과 동일한 물질을 포함하며 ILD 층(102)과 동일한 방식으로 형성될 수 있다.
도 1b를 참조하면, 제 2 전도성 중합체 층(112)이 층(108) 상에 제공되는 것으로 도시되어 있다. 층(112)은, 예컨대 전도성 중합체 층(106)과 동일한 방식으로 형성될 수 있고, 동일한 물질(들)로 이루어질 수 있다. 강유전성 중합체 층(108) 상에 제 2 전극 층(116)이 있으며, 예컨대 상기 제 2 전극 층(116)은 층(104)과 동일한 물질로 이루어지고 동일한 방식으로 증착될 수 있으며, 이때 증착 방법 후 다마신 방법 또는 화학 기계적 연마(CMP)가 뒤따른다. 또한, 상기 층(108) 상에 제 3 ILD 층(114)이 배치되며, 이는 ILD 층(102, 110)과 동일한 방식으로 형성될 수 있다. 예를 들면, ILD 층(114)은 상기 ILD 층(102/110)에 대해 나열한 것과 동일한 물질을 포함할 수 있다. 층(114)은 리쏘그래피, 에칭 및 세정을 통해 다시 층(102/110)과 유사하게 패턴화될 수 있다.
도 2a 및 2b를 참조하면, 강유전성 메모리 모듈(200)이 청구되는 사항의 제 2 실시양태에 따라 도시되어 있다. 도 2a 및 2b는 도 1a 및 1b와 유사하며, 강유전성 메모리 모듈(200)의 절단 정면도는 서로 90°로 배치된 면에서의 절단면을 각각 도시한다. 도 1a 및 1b에 도시된 본 발명의 제 1 실시양태와 도 2a 및 2b에 도시된 본 발명의 제 2 실시양태 간의 차이점은 제 1 실시양태에서 강유전성 중합체 층이 제 2 ILD 층(110)에 의해 한정된 트렌치(trench)를 넘어 연장되지 않는다는 것이다. 예를 들어, 제 1 실시양태에서 강유전성 중합체 층은 제 3 ILD 층(114)의 증착 전에 에칭될 수 있지만, 후술되는 바와 같이 제 2 실시양태에서 강유전성 중합체 층은 제 2 ILD 층(210)에 의해 한정된 트렌치를 넘어 연장된다(강유전성 중합체 층은, 예컨대 에칭에 의해 제거되지 않는다).
도 2a를 참조하면, 모듈(200)은 제 1 ILD 층(202), 상기 ILD 층(202) 상에 형성된 제 1 전극 층(204)을 포함한다. 또한, ILD 층(202) 및 제 1 전극 층(204)의 적어도 일부에 제 1 전도성 중합체 층(206)이 형성된다. 전도성 중합체 층(206) 상에 강유전성 중합체 층(208)이 배치된다. 또한, 제 1 ILD 층(202) 상에 제 2 ILD 층(210)이 제공된다. 층들(202, 204, 206, 210)은 각각 도 1a 및 1b에서 도시한 본 발명의 제 1 실시양태와 관련하여 상기 기재한 층들(102, 104, 106, 110)과 동일한 물질을 포함하거나 동일한 방식으로 제조될 수 있다. 또한, 강유전성 중합체 층(208)은 도 1a 및 1b의 강유전성 중합체 층(108)과 동일한 물질로 제조되거나 동일한 방식으로 증착될 수 있다. 그러나, 도 1a 및 1b에 도시한 본 발명의 제 1 실시양태와는 반대로, 강유전성 중합체 층(208)은 증착 후에 에칭되지 않는다.
도 2b를 참조하면, 제 2 전도성 중합체 층(212)이 층(208) 상에 제공되는 것으로 도시되어 있다. 전극 층(208) 상에 제 2 전극 층(216)이 있다. 또한, 층(208) 상에 제 3 ILD 층(214)이 배치된다. 층들(212, 214, 216) 각각은 도 1a 및 1b에 도시한 본 발명의 제 1 실시양태와 관련하여 상기 기재한 층들(112, 114, 116)과 동일한 물질을 포함하거나 동일한 방식으로 제조될 수 있다.
유리하게는, 도 1a 및 1b의 에칭되는 층(108)은 강유전성 디바이스의 평탄성을 개선시키지만, 도 2a 및 2b의 에칭되지 않는 층(208)은 강유전성 셀의 추가적인 공정 단계 및 복잡성을 방지할 것이다.
한편으로는 도 1a 및 1b로부터 다른 한편으로는 도 2a 및 2b로부터 자명해지는 바와 같이, 생성된 강유전성 메모리 모듈(100/200)은 도면에 나타낸 바와 같이 제 1 층 세트(FS) 및 제 2 층 세트(SS)를 포함하고, 세트(FS, SS)는 그들의 트렌치, 전극 층 및 전도성 중합체 서브 층(sublayer)이 각각 서로에 대해 실질적으로 수직하도록 서로 배치되고 크로스 포인트(cross point) 메모리 셀의 어레이(array)를 함유하도록 형성된다. 본 발명의 실시양태에 따르면, 다수의 모듈(100/200)이 서로 그 위에 스택킹되어 도 4에 도시된 다층 시스템 또는 다층 메모리 디바이스(300)를 형성할 수 있으며, 메모리 디바이스(300)는 서로 그 위에 스택킹된 다수의 층 세트(FS, SS)를 포함하고, 상기 세트(FF 또는 SS) 각각은 한편으로는 도 1a 및 1b에 대해 다른 한편으로는 도 2a 및 2b에 대해 기재한 것과 동일한 방식으로 형성된다. 메모리 디바이스(400)에서 층 세트(FS) 각각은 동일 시스템에서 다른 층 세트(FS) 중 하나 이상과 층 세트(FS)에 주어진 층에 대해 사용되는 물질과 관련해서, 및/또는 층 세트(FS)에 주어진 층이 형성되는 방식과 관련해서 상이하다는 것을 알 수 있다. 따라서, 메모리 디바이스(400)에서 층 세트(FS) 각각은 상기 시스템에서의 다른 층 세트(FS)와 동일할 필요는 없다. 또한, 유사하게, 메모리 디바이스(400)에서 층 세트(SS) 각각은 동일 시스템에서 다른 층 세트(SS) 중 하나 이상과 층 세트(SS)에 주어진 층에 대해 사용되는 물질과 관련해서, 및/또는 층 세트(SS)에 주어진 층이 형성되는 방식과 관련해서 상이할 수 있다. 따라서, 메모리 디바이스(400)에서 층 세트(SS) 각각은 상기 시스템에서의 다른 층 세트(SS)와 동일할 필요는 없다. 또한, 본 발명의 실시양태에 따라, 메모리 디바이스(400)는 모듈(100)에 따른 하나 이상의 FS 층, 및 모듈(200)에 따른 하나 이상의 FS 층을 포함할 수 있다. 메모리 디바이스(400)와 같은 시스템은 도 7의 무선 디바이스(170) 같은 디바이스에 사용하도록 설정할 수 있으며, 이는 자세히 후술될 것이다.
각각의 모듈의 각각의 층에서의 전극, 즉 104 및 106(모듈 100) 또는 204 및 206(모듈 200)은 한편으로는 도 1a 및 1b에 의해 제안된 바와 같이, 다른 한편으로는 도 2a 및 2b에 의해 제안된 바와 같이 서로 실질적으로 평행하도록 배열될 수 있다. 또한, 주어진 모듈에 있어서, 제 1 및 제 2 전극 층은 서로 실질적으로 수직하도록 배열될 수 있다. 주어진 모듈의 제 1 및 제 2 전극 층 세트 각각을 도시된 바와 같이 그 사이에 강유전성 중합체 층을 포함하도록 추가로 배열할 수 있다. 제 1 및 제 2 층 전극의 크로스 오버 포인트 또는 교차점은 당해 분야의 숙련자에 의해 즉시 인지될 수 있는 바와 같이 메모리 셀을 형성할 수 있다. 이 메모리 셀은 특정한 분극을 지닐 수 있고, 예를 들어, 청구되는 사항이 오직 2개의 상태를 나타내는 메모리 셀로 제한되지 않을 지라도, 메모리 셀로 하여금 "1" 또는 "0" 같은 대표값을 가지게끔 할 수 있다. 또한, 본 발명의 실시양태가 임의의 특정 수의 메모리 셀을 갖는 메모리 어레이 또는 오직 두 개의 전극 층을 갖는 디바이스로 제한되지 않음을 유념하는 것이 중요하다.
도 3a 내지 3i를 참조하면, 본 발명의 제 1 또는 제 2 실시양태에 따른 메모리 모듈(100 또는 200)의 제조 방법의 초기 단계들이 도시되어 있다. 특히, 이들 제조 방법의 초기 단계는 한편으로는 도 1a 및 1b의 실시양태와 마찬가지로, 다른 한편으로는 도 2a 및 2b의 실시양태와 마찬가지로 동등하게 적용됨을 유념한다. 결과적으로, 다양한 층들을 지칭하는 경우, 본 발명의 제 1 실시양태 및 제 2 실시양태에서 특정한 층들에 대해 하기 설명에서 그리고 도 3a 내지 3i에서 참조 번호가 다른 방식으로 만들어 질 것이다(예를 들어, 층(102/202)은 그 참조 번호가 제 1 실시양태의 층(102) 또는 제 2 실시양태의 층(202)이 되는 것을 의미한다). 하기 설명에서, "물질", 예컨대 "ILD 물질", "전도성 중합체 물질" 및 "강유전성 중합체 물질"은 층의 증착 후 및 추가적인 처리 전의 층을 의미하는 것임을 더욱 유념한다.
도 3a에 나타낸 바와 같이, 본 발명의 실시양태에 따른 메모리 모듈을 제조하는 방법은, 예를 들어 금속을 갖는 규소 기판을 메모리 셀의 크로스-포인트 어레이를 처리하기 위한 활성 트랜지스터와 접촉시킴으로써, 기판에 ILD 물질(102a/202a)을 증착시킴을 포함한다. 도 3b에 도시된 바와 같이, ILD 물질(102a/202a)은 리쏘그래피를 거쳐 산업 표준에 따라 에칭되어 내부에 트렌치를 한정하는 ILD 층(102/202)이 생성될 수 있다. 도 1a 및 1b 또는 도 2a 및 2b의 ILD 층(102/202)에 대해 상기 언급한 바와 같이, 그 층은 규소 산화물(SixOy), 규소 산소-불화물(SixOyFz), 규소 산소-질화물(SixOyNz), 규소 질화물(SixNy), 질소 도핑된 규소 탄화물(SixCyNz), 규소 탄화물(SixCy), 중합체(CvHwFxOyNz)로 제조될 수 있다. ILD 층(102/202)은, 예컨대 널리 공지된 증착 방법, 예를 들면 화학 기상 증착(CVD), 스퍼터 증착, 플라즈마 기상 증착(PVD) 또는 용액으로부터의 스핀 캐스팅을 사용한 후 리쏘그래피 및 에칭 기법에 의해 형성될 수 있다. 이 후, 도 3c에 나타낸 바와 같이, 제 1 금속 물질(104a/204a)이 ILD 층(102/202) 상으로 증착되고, 제 1 금속 물질(104a/204a)은 티탄 질화물(TiN) 또는 탄탈 질화물(TaN) 또는 Ti, Ta, Ni, Al, Cu, Au, Ag, Pt의 다양한 금속들의 복합물 및 합금으로 제조될 수 있고, 널리 공지된 증착 방법, 예컨대 CVD, 스퍼터링, PVD, 원자 층 증착(ALD), 전기도금 또는 무전해 도금법을 이용한 후, 화학 기계적 연마(CMP)에 의해 형성될 수 있다. 도 3d에서 물질(104a/204a)은, 예컨대 CMP 공정을 통해 동일 부분이 연마 제거되어 도시된 바와 같은 복수개의 전극(105/205)을 포함하는 전극 층(104/204)이 생성될 수 있다. 도 3e에 나타낸 바와 같이, ILD 물질(110a/210a)은 도시된 바와 같이 상기 층(102/202 및 104/204) 상에 증착될 수 있다. 도 3f에 도시된 바와 같이, 상기 ILD 물질(110a/210a)은 리쏘그래피를 거쳐 산업 표준에 따라 에칭되어 내부에 트렌치를 한정하는 ILD 층(110/210)이 생성될 수 있다. 도 1a 및 1b 또는 도 2a 및 2b의 ILD 층(110/210)에 대해 상기 언급한 바와 같이, 상기 ILD 층(110/210) 층은 상기 ILD 층(102/202)과 동일한 물질(들)로 제조되고 동일한 방식으로 증착될 수 있다. 도 3g에 나타낸 바와 같이, 상기 ILD 층(110/210)의 리쏘그래피 및 에칭에 이어, 전도성 중합체 물질(106a/206a)이, 예컨대 널리 공지된 스피닝 기법을 사용하여 층(102/202 및 104/204) 상으로 증착된다. 도 3h에 따라, 전도성 중합체 물질(106a/206a)은 임의의 널리 공지된 건식 에칭 기법을 사용함으로써 에칭되어 도시된 바와 같이 복수개의 전도성 중합체 서브 층(109/209)을 포함하는 전도성 중합체 층(106/206)이 생성될 수 있다. 도 1a 및 1b의 전도성 중합체 층(106/206)에 대해 상기 언급한 바와 같이, 그 층은 폴리(에틸렌-다이옥시티오펜)(PEDOT), 폴리 피롤(PPY), 폴리(아닐린)(PANI), 또는 1×105 ohm-cm 이하의 저항률을 갖는 임의의 이용가능한 전도성 중합체로 제조될 수 있고, 예컨대 널리 공지된 스핀 증착 방법을 사용한 후, 건식 에칭시켜 중합체 층 두께를 감소시킴으로써 형성될 수 있다. 이 후, 도 3i에 나타낸 바와 같이, 강유전성 중합체 물질(108a/208a)이 도시된 바와 같이 층(106/206 및 110/210) 상으로 증착된다. 예를 들어, 강유전성 중합체 물질(108a/208a)은 널리 공지된 스피닝 기법을 사용하여 증착될 수 있다. 도 1a 및 1b 및 도 2a 및 2b의 강유전성 중합체 층(108/208)에 대해 상기 언급한 바와 같이, 상기 물질(108a/208a)은 불화 비닐리덴(VDF)과 삼불화에틸렌(TrFe)의 공중합체, 또는 다른 유기 스핀-처리가능한 강유전성 중합체, 예컨대 순수한 폴리 VDF로 제조될 수 있고, 예컨대 널리 공지된 스핀 증착 방법에 의해 증착될 수 있다. 도 3a 내지 3i로부터 자명해지는 바와 같이, 각각의 도면들은 적어도 본 발명의 제 1 또는 제 2 실시양태에 따른 메모리 모듈의 제조 방법의 초기 단계를 각각 나타낸다.
도 3j 내지 3q에서 나타낸 바와 같이, 도 1a 및 1b에 나타낸 본 발명의 제 1 실시양태에 따른 메모리 모듈(100)의 제조 방법의 최종 단계가 도시되어 있다. 특히, 도 3j 내지 3q에 도시된 제조 방법의 2차 단계들은 도 2a 및 2b의 실시양태가 아닌, 도 1a 및 1b의 실시양태에 적용됨을 유념한다. 도 2a 및 2b에 도시된 본 발명의 제 2 실시양태에 따른 메모리 모듈(200)의 제조 방법의 2차 단계들은 도 3jj 내지 3pp에 도시되어 있고, 이는 후술될 것이다.
도 3j를 참조하면, 도 3i에 도시된 바와 같이 증착된 강유전성 중합체 물질(108a)은 본 발명의 제 1 실시양태에 따라 에칭되어 도시된 바와 같은 강유전성 중합체 층(108)이 생성될 수 있다. 층(108)에 대해 전술한 바와 같이, 그 층은 불화 비닐리덴(VDF)과 삼불화에틸렌(TrFe)의 공중합체, 또는 다른 유기 스핀-처리가능한 강유전성 중합체, 예컨대 순수한 폴리 VDF로 제조될 수 있고, 에칭되어 평탄화될 수 있다. 도 3k 및 3l을 참조하면, 제 3 ILD 물질(114a)이 층(108, 110) 상으로 증착될 수 있다. 도 3k 및 3l은 부분적으로 제조된 모듈의 면에서의 절단면을 각각 도시하는 절단 정면도이고, 이때 상기 면은 서로 90°로 배치되어 있다. 도 3m에 도시된 바와 같이, ILD 물질(114a)은 리쏘그래피를 거쳐 산업 표준에 따라 에칭되어 ILD 층(114)이 생성될 수 있다. 도 1a 및 1b의 ILD 층(114)에 대해 상기 언급한 바와 같이, 그 층은 상기 ILD 층(102/110)에 대해 나열한 것과 동일한 물질로 제조될 수 있다. 층(114)은 리쏘그래피를 통해 패턴화되고, 에칭 및 세정된 후 다시 층(102/110)과 유사해질 수 있다. 도 3n에 나타낸 바와 같이, ILD 층(114)의 리쏘그래피 및 에칭에 이어, 널리 공지된 스피닝 기법을 사용함으로써 전도성 중합체 물질(112a)이 층(114) 상으로 증착된다. 도 3o에 따라, 임의의 널리 공지된 건식 에칭 기법을 사용함으로써 전도성 중합체 물질(112a)이 에칭되어 도시된 바와 같이 전도성 중합체 서브 층(113)을 포함하는 전도성 중합체 층(112)이 생성될 수 있다. 도 1a 및 1b의 전도성 중합체 층(112)에 대해 상기 언급한 바와 같이, 그 층은 폴리(에틸렌-다이옥시티오펜)(PEDOT), 폴리 피롤(PPY), 폴리(아닐린) PANI, 또는 1×105 ohm-cm 이하의 저항률을 갖는 임의의 이용가능한 전도성 중합체로 제조될 수 있고, 예컨대 널리 공지된 스핀 증착 방법을 사용한 후, 건식 에칭시켜 중합체 층 두께를 감소시킴으로써 형성될 수 있다. 이 후, 도 3p에 나타낸 바와 같이, 제 2 금속 물질(116a)이 전도성 중합체 층(112) 상으로 증착되며, 층(104)과 동일한 물질로 제조되고 동일한 방식으로 증착될 수 있다. 도 3q에서 물질(116a)은, 예컨대 CMP 공정을 통해 동일 부분이 연마 제거되어 도시된 바와 같은 복수개의 전극(117)을 포함하는 전극 층(116)이 생성될 수 있다. 도 3q는 도 1b에 상응하며, 본 발명의 제 1 실시양태에 따른 모듈(100)을 도시함을 유념한다.
도 2a 및 2b에 나타낸 본 발명의 제 2 실시양태에 따른 메모리 모듈(200)의 제조 방법의 최종 단계가 도 3jj 내지 3qq에 도시되어 있고, 이를 후술할 것이다.
도 3jj를 참조하면, 도 3i에 도시된 바와 같이 증착된 강유전성 중합체 물질(208a)은 본 발명의 제 2 실시양태에 따라 에칭되지 않으며 도시된 강유전성 중합체 층(208)에 상응한다. 층(208)에 대해 상기 기재한 바와 같이, 그 층은 상기 기재한 층(108)과 동일한 물질(들)로 제조될 수 있다. 도 3jj 및 3kk를 참조하면, 제 3 ILD 물질(214a)이 층(208, 210) 상으로 증착될 수 있다. 도 3jj 및 3kk는 부분적으로 제조된 모듈의 면에서의 절단면을 각각 도시하는 절단 정면도이고, 이때 상기 면은 서로 90°로 배치되어 있다. 도 3ll에 도시된 바와 같이, ILD 물질(214a)은 리쏘그래피를 거쳐 산업 표준에 따라 에칭되어 내부에 트렌치를 한정하는 ILD 층(214)이 생성될 수 있다. 도 2a 및 2b의 ILD 층(214)에 대해 상기 언급한 바와 같이, 그 층은 전술한 층(114)과 동일한 물질(들)로 제조될 수 있다. 도 3mm에 나타낸 바와 같이, ILD 층(214)의 리쏘그래피 및 에칭에 이어, 예컨대 널리 공지된 스피닝 기법을 사용함으로써 전도성 중합체 물질(212a)이 층(214) 상으로 증착된다. 도 3nn에 따라, 임의의 널리 공지된 건식 에칭 기법을 사용함으로써 전도성 중합체 물질(212a)이 에칭되어 도시된 바와 같이 전도성 중합체 서브 층(213)을 포함하는 전도성 중합체 층(212)이 생성될 수 있다. 도 2a 및 2b의 전도성 중합체 층(212)에 대해 상기 언급한 바와 같이, 그 층은 상기 기재한 층(112)과 동일한 물질(들)로 제조될 수 있다. 이 후, 도 3oo에 나타낸 바와 같이, 제 2 금속 물질(216a)이 전도성 중합체 층(212) 상으로 증착되며, 제 2 금속 물질(216a)은 층(116)과 동일한 물질(들)로 제조되고 동일한 방식으로 증착될 수 있다. 도 3pp에서 물질(216a)은, 예컨대 CMP 공정을 통해 동일 부분이 연마 제거되어 도시된 바와 같은 복수개의 전극(217)을 포함하는 전극 층(216)이 생성될 수 있다. 도 3pp는 도 2b에 상응하며, 본 발명의 제 1 실시양태에 따른 모듈(200)을 도시함을 유념한다.
유리하게는, 본 발명의 실시양태는 활성 강유전성 중합체 메모리 층의 각 면에 배치된 전도성 유기 중합체 전극을, 하나 이상의 메모리 모듈을 갖는 유기 강유전성 메모리 디바이스에 제공하기 위한 집적화 설계를 제공한다. 본 발명의 실시양태에 따른 집적화 설계는 다수의 유기 스핀 및 에칭 공정을 사용하여 단일 다마신 ILD 트렌치를 전도성 중합체 전극 및 활성 강유전성 중합체로 충전시킨다. 본 발명의 실시양태에 따라 생성된 메모리 모듈은 (1) 강유전성 중합체를 무기 금속 전극과의 반응으로부터 실질적으로 단리하고 보호함으로써 전극의 금속과 강유전성 중합체의 직접 반응을 방지하는 전도성 중합체 층 형태의 반응 장벽; 및 (2) 디바이스가 가공되고/되거나 약화된 후 무기 금속 전극으로부터 강유전성 중합체 층으로의 금속 확산을 실질적으로 방지하는 마찬가지로 전도성 중합체 층 형태의 확산 장벽 중 하나 이상을 제공한다. 따라서, 본 발명의 실시양태에 따른 모듈의 전도성 중합체 층은 무기 전극 및 강유전성 중합체 층 사이에 반응 및/또는 확산 장벽을 제공한다.
상술한 바와 같이, 종래 기술의 감법 금속 집적화 설계는 강유전성 중합체의 하부에서의 전도성 중합체 전극의 패턴화를 지지할 수 없다. 따라서, 불리하게도, 현재의 감법 금속 집적화 설계는 전극의 무기 금속 층과 강유전성 중합체 층 간의 직접적인 접촉을 허용하고, 이러한 접촉으로 인해 강유전성 중합체의 성능을 열화시키는 경향이 있는 반응들이 초래될 수 있다. 본 발명의 실시양태에 따른 각각의 메모리 모듈에서 전도성 중합체 층에 의해 제공되는 반응 및/또는 확산 장벽은, 유리하게는 상기 반응들을 방지하며, 따라서 메모리 모듈의 성능을 개선시킨다.
본 발명의 실시양태에 따라, 전도성 중합체 전극을 강유전성 중합체와 함께 사용하여 메모리 모듈을 제조한다. 단일 다마신 패턴화(즉, 금속 및/또는 중합체에 의한 ILD 트렌치의 패턴화) 및 층 상의 유기 스핀(즉, 층에 따른 전도성 중합체 또는 강유전성 중합체)에 의한 되충전(backfill)을 수행하여 각각의 전극 층 상에 전도성 중합체 층이 제공된다. 유리하게는, 본 발명의 실시양태는 개선된 성능을 나타내는 메모리 모듈을 초래한다.
도 5를 참조하면, 본 발명의 실시양태에 따른 강유전성 메모리 모듈을 제조하는 다양한 단계들을 도시하는 흐름도가 도시되어 있다. 도 5에 도시된 본 발명의 실시양태에 따른 강유전성 메모리 디바이스의 제조 방법은 트렌치를 내부에 한정하는 제 1 ILD 층을 제공하는 단계(블록(1010)); 제 1 ILD 층의 트렌치에 배치된 전극을 포함하는 제 1 전극 층을 제공하는 단계(블록(1020)); 제 1 전극 층의 전극이 레지스트레이션(registration)되어 있으며, 트렌치를 내부에 한정하는 제 2 ILD 층을 제공하는 단계(블록(1030)); 제 1 전극 층의 각각의 전극 상에 배치된 복수개의 전도성 중합체 서브 층을 포함하는 제 1 전도성 중합체 층을 제공하는 단계(블록(1040)); 제 1 ILD 층, 제 2 ILD 층, 제 1 전극 층 및 제 1 전도성 중합체 층을 포함하는 조합에 강유전성 중합체 층을 제공하는 단계(블록(1050)); 강유전성 중합체 층 상에, 트렌치를 내부에 한정하는 제 3 ILD 층을 제공하는 단계(블록(1060)); 제 3 ILD 층의 트렌치 각각에 배치된 복수개의 전도성 중합체 서브 층을 포함하는 제 2 전도성 중합체 층을 제공하는 단계(블록(1070)); 및 제 2 전도성 중합체 층의 서브 층 상에 제 3 ILD 층의 트렌치에 배치된 전극을 포함하는 제 2 전극 층을 제공하는 단계(블록(1080))를 포함한다.
도 6을 참조하면, 본 발명의 실시양태에 따른 강유전성 메모리 모듈의 제조 방법은 트렌치를 내부에 한정하는 ILD 층, ILD 층의 트렌치에 배치된 제 1 전극 층, 제 1 전극 층 상에 배치된 제 1 전도성 중합체 층 및 제 1 전도성 중합체 층 상에 배치된 강유전성 중합체 층을 포함하는 제 1 층 세트(FS)를 제공하는 단계(블록(2010)); 및 제 1 층 세트(FS) 상에 제 2 층 세트(SS)를 제공하는 단계(블록(2020))(이때, 상기 제 2 층 세트(SS)는, 제 1 층 세트 상에 배치되어 함께 메모리 셀을 한정하는 제 2 층 세트를 포함하고, 이때 제 2 층 세트는 트렌치를 내부에 한정하는 ILD 층; 제 2 층 세트의 ILD 층의 트렌치에 배치된 제 2 전도성 중합체 층; 및 제 2 전도성 중합체 층 상에 배치된 제 2 전극 층을 포함한다)를 포함한다. 제 1 전도성 중합체 층 및 제 2 전도성 중합체 층은 강유전성 중합체 층에 대해 전극 층을 커버하거나 또는 단리시켜 전극 층과 강유전성 중합체 층 사이에 반응 및/또는 확산 장벽을 제공한다. 본 발명과 관련하여 용어 "반응 및/또는 확산 장벽"은, 커버된 전극 층과 강유전성 중합체 층의 반응을 실질적으로 방지하고/하거나 전극으로부터 강유전성 중합체 층으로의 금속의 확산을 실질적으로 방지하기 위한, 한편으로는 전극 층들 중 어느 하나와 다른 한편으로는 강유전성 중합체 층 사이에 배치된 장벽을 의미한다.
도 7은 본 발명의 일 실시양태에 따라, 도 4의 메모리 디바이스(300) 같은 메모리 디바이스(300)를 위한 시스템(90)의 예를 설명하기 위해 제공된다. 이러한 특정 실시양태에서, 디바이스(300) 같은 디바이스는, 예컨대 휴대용 통신 장치(170)(예를 들면, 이동 통신 장치(예, 휴대폰), 쌍방향 무선 통신 시스템, 단방향 호출기, 쌍방향 호출기, 개인 휴대 통신 시스템(PCS), 휴대용 컴퓨터 등을 포함할 수 있다)에 사용되는 독립형 메모리(stand alone memory)로서 사용될 수 있다. 다르게는, 메모리 디바이스(300)는 데스크탑 컴퓨팅 시스템 같은 모바일로서 간주되지 않는 애플리케이션(application)에 사용될 수 있으며, 이들이 예시적인 실시양태라는 것을 유념하는 것이 중요할지라도, 청구되는 사항은 이에 제한되지 않는다. 무선 컴퓨팅 디바이스(172)는 명령을 실행하는 프로세서(174)를 포함할 수 있고, 마이크로프로세서, 중앙 처리 장치(CPU), 디지털 신호 처리기, 마이크로제어장치, 축소 명령어 세트 컴퓨터(reduced instruction set computer; RISC), 복합 명령어 세트 컴퓨터(complex instruction set computer; CISC) 등을 포함한다. 또한, 무선 컴퓨팅 디바이스(172)는 정보를 사용자에게 표시하는 디스플레이(176) 및 무선 통신을 제공하는 트랜스시버(178) 및 안테나(180)를 임의적으로 포함할 수도 있다.
청구되는 사항들의 범위가 독립형 메모리로 제한되지 않음을 또한 이해해야 한다. 다른 실시양태에서, 메모리 디바이스(300)는 프로세서(174) 같은 무선 컴퓨팅 디바이스(170)의 다른 구성성분으로 형성되거나 무선 컴퓨팅 디바이스의 내부에 삽입될 수 있다. 상기 실시양태에서, 애플리케이션 또는 시스템(90)은 디바이스(184)를 포함할 수 있고, 이는 안테나(180)로부터의 전송을 수용할 수 있다. 예컨대, 전송은 무선 통신 매체(182)를 사용하여 전송될 수 있다. 그러나, 애플리케이션(90)은 청구되는 사항에 따른 강유전성 디바이스의 한 용도의 예시적인 실시양태라는 것을 유념하는 것이 중요하다.
특정한 실시양태가 바람직한 실시양태를 설명하기 위해 본원에서 예시되고 기재되었지만, 동일한 목적을 달성하기 위해 의도된 다양한 대체물 및/또는 등가물이 본 발명의 범위를 벗어나지 않으면서 나타내고 기재된 특정 실시양태를 대신할 수 있음이 당해 분야의 숙련자에 의해 이해될 것이다. 당해 분야의 숙련자들은 매우 다양한 실시양태로 본 발명을 실시할 수 있음을 즉시 인식하게 될 것이다. 본 출원은 본원에 개시된 실시양태의 임의의 개조물 또는 변형물을 포괄하고자 한다. 따라서, 본 발명은 그의 청구 범위 및 등가물에 의해서만 제한되는 것으로 명백하게 의도된다.

Claims (30)

  1. 트렌치(trench)를 내부에 한정하는 ILD(interlayer dielectric) 층, 상기 ILD 층의 트렌치 내에 배치된 제 1 전극 층, 상기 제 1 전극 층 상에 배치되면서 상기 ILD 층의 트렌치 내에 배치된 제 1 전도성 중합체 층, 및 상기 제 1 전도성 중합체 층 상에 배치되면서 상기 ILD 층의 트렌치 내에 배치된 강유전성 중합체 층을 포함하는 제 1 층 세트; 및
    상기 제 1 층 세트 상에 배치되어 상기 제 1 층 세트와 함께 메모리 셀을 한정하며, 트렌치를 내부에 한정하는 ILD 층, 상기 ILD 층의 트렌치 내에 배치된 제 2 전도성 중합체 층, 및 상기 제 2 전도성 중합체 층 상에 배치된 제 2 전극 층을 포함하는 제 2 층 세트를 포함하고,
    상기 제 1 전도성 중합체 층 및 상기 제 2 전도성 중합체 층이 상기 강유전성 중합체 층에 대해 상기 전극 층들을 커버하여 전극 층들과 강유전성 중합체 층 사이에 반응 장벽, 확산 장벽 또는 이들 둘 다를 제공하는 강유전성 중합체 메모리 모듈.
  2. 삭제
  3. 삭제
  4. 제 1 항에 있어서,
    상기 제 1 층 세트의 ILD 층이
    트렌치를 내부에 한정하는 제 1 ILD 층, 및 트렌치를 내부에 한정하는 제 2 ILD 층을 포함하고,
    제 2 ILD 층은 상기 제 2 ILD 층의 트렌치가 상기 제 1 ILD 층의 트렌치와 레지스트레이션(registration)되도록 상기 제 1 ILD 층 상에 배치되며,
    상기 제 1 전극 층은 제 1 ILD 층의 트렌치 내에 배치되는, 강유전성 중합체 메모리 모듈.
  5. 삭제
  6. 제 1 항에 있어서,
    상기 제 1 층 세트의 트렌치, 제 1 전극 층 및 제 1 전도성 중합체 층이 각각 상기 제 2 층 세트의 트렌치, 제 2 전극 층 및 제 2 전도성 중합체 층에 수직하는, 강유전성 중합체 메모리 모듈.
  7. 제 1 항에 있어서,
    상기 제 1 층 세트의 ILD 층 및 상기 제 2 층 세트의 ILD 층이 각각 규소 산화물, 규소 산소-불화물, 규소 산소-질화물, 규소 질화물, 질소 도핑된 규소 탄화물 및 규소 탄화물 중 하나를 포함하는, 강유전성 중합체 메모리 모듈.
  8. 제 1 항에 있어서,
    상기 제 1 전도성 중합체 층 및 상기 제 2 전도성 중합체 층이 각각 폴리(에틸렌-다이옥시티오펜)(PEDOT), 폴리 피롤(PPY), 폴리(아닐린)(PANI), 및 1×105 ohm-cm 이하의 저항률을 갖는 전도성 중합체 중 하나를 포함하는, 강유전성 중합체 메모리 모듈.
  9. 제 1 항에 있어서,
    상기 강유전성 중합체 층이 불화 비닐리덴(VDF)과 삼불화에틸렌(TrFE)의 공중합체 및 폴리 VDF 중 하나를 포함하는, 강유전성 중합체 메모리 모듈.
  10. 제 1 항에 있어서,
    상기 제 1 전극 층 및 상기 제 2 전극 층이 각각 티탄 질화물(TiN), 탄탈 질화물(TaN), 및 Ti, Ta, Ni, Al, Cu, Au, Ag, Pt의 다양한 금속들의 복합물 및 합금 중 하나를 포함하는, 강유전성 중합체 메모리 모듈.
  11. 복수개의 메모리 모듈들이 서로 스택킹되어 이루어지는 메모리 디바이스로서,
    각각의 메모리 모듈이,
    트렌치를 내부에 한정하는 ILD 층, 상기 ILD 층의 트렌치 내에 배치된 제 1 전극 층, 상기 제 1 전극 층 상에 배치되면서 상기 ILD 층의 트렌치 내에 배치된 제 1 전도성 중합체 층, 및 상기 제 1 전도성 중합체 층 상에 배치되면서 상기 ILD 층의 트렌치 내에 배치된 강유전성 중합체 층을 포함하는 제 1 층 세트; 및
    상기 제 1 층 세트 상에 배치되어 상기 제 1 층 세트와 함께 메모리 셀을 한정하며, 트렌치를 내부에 한정하는 ILD 층, 상기 ILD 층의 트렌치 내에 배치된 제 2 전도성 중합체 층, 및 상기 제 2 전도성 중합체 층 상에 배치된 제 2 전극 층을 포함하는 제 2 층 세트를 포함하고,
    상기 제 1 전도성 중합체 층 및 상기 제 2 전도성 중합체 층이 상기 강유전성 중합체 층에 대해 상기 전극 층들을 커버하여 전극 층들과 강유전성 중합체 층 사이에 반응 장벽 및 확산 장벽을 제공하는, 메모리 디바이스.
  12. 제 11 항에 있어서,
    상기 메모리 모듈들이 각각의 층 세트에서 상응하는 층에 사용된 물질, 상응하는 층을 형성하는 방법, 또는 이들 모두에 있어서 서로 동일한 메모리 디바이스.
  13. 제 11 항에 있어서,
    상기 메모리 모듈들이 각각의 층 세트에서 상응하는 층에 사용된 물질, 상응하는 층을 형성하는 방법, 또는 이들 모두에 있어서 서로 상이한 메모리 디바이스.
  14. 트렌치를 내부에 한정하는 ILD 층, 상기 ILD 층의 트렌치 내에 배치된 제 1 전극 층, 상기 제 1 전극 층 상에 배치되면서 상기 ILD 층의 트렌치 내에 배치된 제 1 전도성 중합체 층, 및 상기 제 1 전도성 중합체 층 상에 배치되면서 상기 ILD 층의 트렌치 내에 배치된 강유전성 중합체 층의 제공을 포함하는 제 1 층 세트의 제공 단계; 및
    상기 제 1 층 세트 상에 배치되어 상기 제 1 층 세트와 함께 메모리 셀을 한정하는 제 2 층 세트를 제공하는 단계로서, 상기 제 1 층 세트 상에 배치되고 트렌치를 내부에 한정하는 ILD 층, 상기 ILD 층의 트렌치 내에 배치된 제 2 전도성 중합체 층, 및 상기 제 2 전도성 중합체 층 상에 배치된 제 2 전극 층의 제공을 포함하는 제 2 층 세트의 제공 단계를 포함하고,
    상기 제 1 전도성 중합체 층 및 상기 제 2 전도성 중합체 층이 상기 강유전성 중합체 층에 대해 상기 전극 층들을 커버하여 전극 층들과 강유전성 중합체 층 사이에 반응 장벽, 확산 장벽 또는 이들 둘 다를 제공하는 메모리 모듈의 제조 방법.
  15. 제 14 항에 있어서,
    상기 제 1 층 세트의 ILD 층을 제공하는 단계가,
    제 1 ILD물질을 증착시키는 단계;
    상기 제 1 ILD 물질에 트렌치를 한정하여 제 1 ILD 층을 형성하는 단계;
    상기 제 1 ILD 층 상에 제 2 ILD 물질을 증착시키는 단계; 및
    상기 제 2 ILD 물질에 상기 제 1 ILD 층에서의 트렌치와 레지스트레이션되도록 트렌치를 한정하여 제 2 ILD 층을 형성하는 단계를 포함하고, 이때 상기 제 1 ILD 층 및 상기 제 2 ILD 층이 함께 상기 제 1 층 세트의 ILD 층을 형성하는, 메모리 모듈의 제조 방법.
  16. 제 15 항에 있어서,
    상기 제 1 전극 층을 제공하는 단계가,
    상기 제 2 ILD 층을 증착시키기 전에 상기 제 1 ILD 층 상에 제 1 금속 물질을 증착시키되, 상기 제 1 금속 물질이 적어도 상기 제 1 ILD 층의 트렌치 내에 배치되도록 하는 단계; 및
    상기 제 1 금속 물질을 제거하여 제 1 전극 층을 형성시키되, 상기 제 1 전극 층이 상기 제 1 ILD 층의 트렌치 내에 배치된 전극을 포함하도록 하는 단계를 포함하는, 메모리 모듈의 제조 방법.
  17. 제 14 항에 있어서,
    제 1 전도성 중합체 층을 제공하는 단계가,
    상기 제 1 층 세트의 ILD 층 및 상기 제 1 전극 층 상에 제 1 전도성 중합체 물질을 증착시키는 단계; 및
    상기 제 1 전도성 중합체 물질을 제거하여 상기 제 1 전도성 중합체 층을 형성시키되, 상기 제 1 전도성 중합체 층이 상기 제 1 층 세트의 ILD 층의 트렌치 내에 배치된 제 1 전도성 중합체 서브 층(sublayer)을 포함하고 상기 강유전성 중합체 층으로부터 제 1 전극 층을 커버하도록 하는 단계를 포함하는, 메모리 모듈의 제조 방법.
  18. 삭제
  19. 제 14 항에 있어서,
    강유전성 중합체 층을 제공하는 단계가,
    상기 제 1 층 세트의 ILD 층 및 상기 제 1 전도성 중합체 층 상에 강유전성 중합체 물질을 증착시키는 단계;
    상기 강유전성 중합체 물질을 제거하여 상기 강유전성 중합체 층을 형성시키되, 상기 강유전성 중합체 층이 상기 제 1 층 세트의 ILD 층의 트렌치를 넘어 연장되지 않도록 하는 단계를 포함하는, 메모리 모듈의 제조 방법.
  20. 제 14 항에 있어서,
    상기 제 2 층 세트의 ILD 층을 제공하는 단계가,
    상기 강유전성 중합체 층 상에 ILD 물질을 증착시키는 단계; 및
    상기 ILD 물질에 트렌치를 한정시켜 상기 제 1 층 세트의 ILD층을 형성하는 단계를 포함하는, 메모리 모듈의 제조 방법.
  21. 제 14 항에 있어서,
    상기 제 2 전도성 중합체 층을 제공하는 단계가,
    상기 제 2 층 세트의 ILD 층 상에 제 2 전도성 중합체 물질을 증착시키되, 상기 제 2 전도성 중합체 물질이 적어도 상기 제 2 층 세트의 ILD 층의 트렌치 내에 배치되도록 하는 단계; 및
    상기 제 2 전도성 중합체를 제거하여 상기 제 2 전도성 중합체 층을 형성시키되, 상기 제 2 전도성 중합체 층이 상기 제 2 층 세트의 ILD층의 트렌치 내에 배치된 제 2 전도성 중합체 서브 층을 포함하도록 하는 단계를 포함하는, 메모리 모듈의 제조 방법.
  22. 제 14 항에 있어서,
    상기 제 2 전극 층을 제공하는 단계가,
    상기 제 2 층 세트의 ILD 층 상에 제 2 금속 물질을 증착시키되, 상기 제 2 금속 물질이 적어도 상기 제 1 ILD 층의 트렌치 내에 배치되도록 하는 단계; 및
    상기 제 2 금속 물질을 제거하여 상기 제 2 층 세트의 ILD 층의 트렌치 내에 전극을 포함하는 상기 제 2 전극 층을 형성시키되, 상기 제 2 전극 층의 전극을 상기 제 2 전도성 중합체 층이 상기 강유전성 중합체 층으로부터 전극을 커버하도록 배치하는 단계를 포함하는, 메모리 모듈의 제조 방법.
  23. 제 14 항에 있어서,
    상기 제 1 층 세트 및 상기 제 2 층 세트 각각의 ILD층을 제공하는 단계가,
    화학 기상 증착(CVD), 스퍼터 증착, 플라즈마 기상 증착(PVD) 및 용액으로부터의 스핀 캐스팅 중 하나를 사용하여 ILD 물질을 증착시키는 단계; 및
    상기 ILD 물질을 리쏘그래피 및 에칭시켜 트렌치를 제공하여 상기 ILD층을 형성하는 단계를 포함하는, 메모리 모듈의 제조 방법.
  24. 제 14 항에 있어서,
    상기 제 1 전극 층 및 상기 제 2 전극 층을 제공하는 단계가,
    CVD, 스퍼터링, PVD, 원자 층 증착, 전기도금 또는 무전해 도금법을 이용하여 금속 물질을 증착시키는 단계; 및
    상기 금속 물질을 화학 기계적 연마(CMP) 처리하여 상기 제 1 전극 층 및 상기 제 2 전극 층 각각을 형성하는 단계를 포함하는, 메모리 모듈의 제조 방법.
  25. 제 14 항에 있어서,
    상기 제 1 전도성 중합체 층 및 상기 제 2 전도성 중합체 층을 제공하는 단계가,
    스피닝(spinning)을 이용하여 전도성 중합체 물질을 증착시키는 단계; 및
    상기 전도성 중합체 물질을 에칭 처리하여 상기 제 1 전도성 중합체 층 및 상기 제 2 전도성 중합체 층 각각을 형성하는 단계를 포함하는, 메모리 모듈의 제조 방법.
  26. 제 14 항에 있어서,
    상기 강유전성 중합체 층을 제공하는 단계가 스피닝을 이용하여 강유전성 중합체 물질을 증착시켜 상기 강유전성 중합체 층을 형성하는 단계를 포함하는, 메모리 모듈의 제조 방법.
  27. 제 14 항에 있어서,
    상기 강유전성 중합체 층을 제공하는 단계가,
    스피닝을 이용하여 강유전성 중합체 물질을 증착시키는 단계; 및
    상기 강유전성 중합체 물질을 에칭시켜 상기 강유전성 중합체 층을 형성하는 단계를 포함하는, 메모리 모듈의 제조 방법.
  28. 복수개의 메모리 모듈들이 서로 스택킹되어 이루어지는 메모리 디바이스를 포함하는 휴대용 통신 장치를 포함하는 시스템으로서,
    각각의 메모리 모듈이
    트렌치를 내부에 한정하는 ILD 층, 상기 ILD 층의 트렌치 내에 배치된 제 1 전극 층, 상기 제 1 전극 층 상에 배치되면서 상기 ILD 층의 트렌치 내에 배치된 제 1 전도성 중합체 층, 및 상기 제 1 전도성 중합체 층 상에 배치되면서 상기 ILD 층의 트렌치 내에 배치된 강유전성 중합체 층을 포함하는 제 1 층 세트; 및
    상기 제 1 층 세트 상에 배치되어 상기 제 1 층 세트와 함께 메모리 셀을 한정하며, 트렌치를 내부에 한정하는 ILD 층, 상기 ILD 층의 트렌치 내에 배치된 제 2 전도성 중합체 층, 및 상기 제 2 전도성 중합체 층 상에 배치된 제 2 전극 층을 포함하는 제 2 층 세트를 포함하고,
    상기 제 1 전도성 중합체 층 및 상기 제 2 전도성 중합체 층이 상기 강유전성 중합체 층에 대해 상기 전극 층들을 커버하여 전극 층들과 강유전성 중합체 층 사이에 반응 장벽, 확산 장벽 또는 이들 둘 다를 제공하는, 시스템.
  29. 삭제
  30. 삭제
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