KR100928509B1 - 반도체 소자 및 그의 제조 방법 - Google Patents
반도체 소자 및 그의 제조 방법 Download PDFInfo
- Publication number
- KR100928509B1 KR100928509B1 KR1020070136244A KR20070136244A KR100928509B1 KR 100928509 B1 KR100928509 B1 KR 100928509B1 KR 1020070136244 A KR1020070136244 A KR 1020070136244A KR 20070136244 A KR20070136244 A KR 20070136244A KR 100928509 B1 KR100928509 B1 KR 100928509B1
- Authority
- KR
- South Korea
- Prior art keywords
- forming
- via hole
- resin
- interlayer insulating
- trench
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 10
- 229920005989 resin Polymers 0.000 claims abstract description 31
- 239000011347 resin Substances 0.000 claims abstract description 31
- 238000000034 method Methods 0.000 claims abstract description 29
- 229910052751 metal Inorganic materials 0.000 claims abstract description 27
- 239000002184 metal Substances 0.000 claims abstract description 27
- 238000005530 etching Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000000206 photolithography Methods 0.000 claims abstract description 10
- 229920003986 novolac Polymers 0.000 claims description 4
- 229940104869 fluorosilicate Drugs 0.000 claims description 2
- 239000011521 glass Substances 0.000 claims description 2
- 230000000149 penetrating effect Effects 0.000 claims 3
- 239000010410 layer Substances 0.000 abstract description 30
- 239000011229 interlayer Substances 0.000 abstract description 26
- 238000000059 patterning Methods 0.000 abstract description 9
- 230000009977 dual effect Effects 0.000 abstract description 5
- 230000010354 integration Effects 0.000 abstract description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 230000004888 barrier function Effects 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000005240 physical vapour deposition Methods 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- 238000009413 insulation Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000009713 electroplating Methods 0.000 description 2
- 229910008482 TiSiN Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 239000008151 electrolyte solution Substances 0.000 description 1
- QRXWMOHMRWLFEY-UHFFFAOYSA-N isoniazide Chemical compound NNC(=O)C1=CC=NC=C1 QRXWMOHMRWLFEY-UHFFFAOYSA-N 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
- H01L21/76808—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving intermediate temporary filling with material
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
반도체 소자 및 그의 제조 방법이 개시된다. 이 방법은, 반도체 기판상에 층간 절연막을 형성하는 단계와, 사진 및 식각 공정에 의해 층간 절연막에 제1 비아 홀을 형성하는 단계와, 제1 비아 홀에 수지를 형성하는 단계와, 사진 및 식각 공정에 의해 제1 비아 홀의 측부에 제2 비아 홀을 형성하는 단계와, 제2 비아 홀에 수지를 형성하는 단계와, 사진 및 식각 공정에 의해 제2 비아 홀들의 사이에 제3 비아 홀을 형성하고 제1 비아 홀의 상부에 트렌치를 형성하는 단계와, 제1 및 제2 비아 홀에 형성된 수지를 제거하는 단계 및 제1 내지 제3 비아 홀과 트렌치에 금속층을 형성하는 단계를 구비하는 것을 특징으로 한다. 그러므로, 듀얼 다마신에 적합하도록 이중 패터닝을 통해 금속층을 형성하므로 포토 리소그라피의 선폭을 최소화할 수 있고, 이로 인한 반도체 소자의 집적도를 최대화할 수 있는 효과를 갖는다.
반도체 소자, 금속 배선
Description
본 발명은 반도체 소자에 관한 것으로서, 특히, 금속 배선을 형성하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
종래의 이중 패터닝(DP:Double Patterning)은 듀얼 다마신(dual damascene) 공정에 적용이 어려운 알루미늄 배선 형성 공정에 근간하고 있다.
이중 패터닝 방식들 중 가장 알려진 방식은, 하드 마스크(hard mask)를 사용하여 1차 포토 리소그라피(photolithography) 공정을 진행한 후, 1차 하드 마스크 에칭(etching) 공정을 수행하고, 2차 포토 리소그라피 공정에 의해 하드 마스크 패터닝을 완료한다. 이 후, 하부 물질(sub-material)을 식각하여 최종적인 금속 배선을 구현한다.
이중 패터닝 방식들 중 다른 하나의 방식은, 하드 마스크를 사용하지 않고, 포토 레지스트를 사용하여 하부 물질을 식각하고 포토 레지스트 스트립(strip) 이후 포토 리소그파피 공정을 다시 진행한 후, 최종적인 금속 배선을 형성한다.
이중 패터닝들 중 또 다른 하나의 방식은, 1차 노광(exposure) 공정을 실시 한 후, 현상(develop)하기 이전에 2차 노광(exposure)를 실시한 후, 최종적인 금속 배선을 형성한다.
전술한 일반적인 이중 패터닝 방식들은 모두 듀얼 다마신에 적용하기 어려운 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는, 듀얼 다마신에 적합하도록 이중 패터닝(Double patterning)에 의해 금속 배선을 형성하는 반도체 소자 및 그의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 반도체 소자의 제조 방법은, 반도체 기판상에 층간 절연막을 형성하는 단계와, 사진 및 식각 공정에 의해 상기 층간 절연막에 제1 비아 홀을 형성하는 단계와, 상기 제1 비아 홀에 수지를 형성하는 단계와, 사진 및 식각 공정에 의해 상기 제1 비아 홀의 측부에 제2 비아 홀을 형성하는 단계와, 상기 제2 비아 홀에 상기 수지를 형성하는 단계와, 사진 및 식각 공정에 의해 상기 제2 비아 홀들의 사이에 제3 비아 홀을 형성하고 상기 제1 비아 홀의 상부에 트렌치를 형성하는 단계와, 상기 제1 및 상기 제2 비아 홀에 형성된 상기 수지를 제거하는 단계 및 상기 제1 내지 상기 제3 비아 홀과 상기 트렌치에 금속층을 형성하는 단계로 이루어지는 것이 바람직하다.
또는, 상기 과제를 이루기 위한 본 발명에 의한 반도체 소자는, 반도체 기판상에 형성된 층간 절연막과, 상기 층간 절연막에 형성된 제1 비아와, 상기 제1 비아의 상부에 형성된 트렌치 비아 및 상기 트렌치 비아의 측부에 서로 번갈아서 형성된 제2 및 제3 비아로 구성되는 것이 바람직하다.
본 발명에 의한 반도체 소자 및 그의 제조 방법은 듀얼 다마신에 적합하도록 이중 패터닝을 통해 금속층을 형성하므로 포토 리소그라피의 선폭을 최소화할 수 있고, 이로 인한 반도체 소자의 집적도를 최대화할 수 있는 효과를 갖는다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 1a 내지 도 1j는 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 따른 공정 단면도들이다.
도 1a에 도시된 바와 같이, 반도체 기판(10)상에 층간 절연막(20 및 30)을 형성한다. 여기서, 참조부호 10은 반도체 기판을 의미하지 않고 하부 금속층을 의미할 수도 있다.
본 발명에 의하면, 도 1a에 도시된 층간 절연막(20 및 30)은 두 개의 층들(20 및 30)로 이루어졌지만 이와 달리 층간 절연막은 단일 층(20 또는 30)으로 이루어질 수도 있고, 세 개 이상의 다층으로 이루어질 수도 있다. 예를 들어, 층간 절연막(20)은 FSG(FluoroSilicate Glass)(20)와 산화막(30)으로 이루어질 수 있다. 즉, 반도체 기판(10) 상에 FSG(20)를 형성한다. FSG(20) 상부에 SiH4 가스를 이용하여 산화막(30)을 형성할 수 있다.
도 1b에 도시된 바와 같이, 사진 및 식각 공정에 의해 층간 절연막(20 및 30)에 제1 비아 홀(50)을 형성한다. 예를 들어, 층간 절연막(30)의 상부에 제1 비 아 홀(50)이 형성될 영역을 노출시키는 감광막 패턴(40)을 형성하고, 형성된 감광막 패턴(40)을 이용하여 층간 절연막(20 및 30)을 반응성 이온 식각(RIE:Reactive Ion Etching)에 의해 식각하여 제1 비아 홀(50)을 형성할 수 있다. 제1 비아 홀(50)을 형성한 후, 감광막 패턴(40)을 애싱(ashing)에 의해 제거한다.
이후, 도 1c에 도시된 바와 같이, 제1 비아 홀(50)에 수지(70)를 형성한다. 여기서, 수지(70)는 노볼락(novolac) 계열의 수지일 수 있다.
도 1d에 도시된 바와 같이, 사진 및 식각 공정에 의해 제1 비아 홀(50)에 형성된 수지(70)의 측부에 제2 비아 홀(52 및 54)을 형성한다. 예를 들어, 수지(70)와 층간 절연막(30A)의 상부 전면에 제2 비아 홀(52 및 54)이 형성될 영역을 오픈하는 감광막 패턴(42)을 형성하고, 감광막 패턴(42)을 이용하여 층간 절연막(20A 및 30A)을 RIE에 의해 식각하여 제2 비아 홀(52 및 54)을 형성할 수 있다. 제2 비아 홀(52 및 54)을 형성한 후에 감광막 패턴(42)을 제거한다.
도 1e에 도시된 바와 같이, 제2 비아 홀(52 및 54)에 수지(72 및 74)를 형성한다. 수지(72 및 74)는 수지(70)와 마찬가지로, 노볼락 계열의 수지일 수 있다.
도 1f 내지 도 1h에 도시된 바와 같이, 사진 및 식각 공정에 의해 제2 비아 홀들(52 및 54)에 매립된 수지들(72 및 74)의 사이에 제3 비아 홀(58 및 60)을 형성하면서, 제1 비아 홀(50)의 상부에 트렌치(56)를 형성한다.
부연하면, 도 1f에 도시된 바와 같이, 제2 비아 홀들(52 및 54)에 매립된 수지들(72 및 74)의 사이에 제3 비아 홀이 형성될 영역 및 트렌치(56)가 형성될 영역을 오픈하는 감광막 패턴(44)을 도 1e에 도시된 수지들(70 내지 74)과 층간 절연막(30A)의 상부 전면에 형성한다. 도 1g에 도시된 바와 같이, 감광막 패턴(44)을 식각 마스크로 이용하여, 수지(70) 및 층간 절연막(20A 및 30A)을 RIE에 의해 식각하여 제3 비아 홀(58 및 60)과 트렌치(56)를 각각 형성한다. 트렌치(56)가 형성되는 과정에서 수지(70)의 일부가 식각되어 제거된다. 도 1h에 도시된 바와 같이, 제3 비아 홀(58 및 60)과 트렌치(56)를 형성한 후, 감광막 패턴(44)을 애싱에 의해 제거한다.
도 1i에 도시된 바와 같이, 제1 및 제2 비아 홀(50, 52 및 54)에 형성된 수지(70A, 72 및 74))를 제거한다. 수지(70A, 72 및 74)가 노볼락 계열의 수지인 경우, 플라즈마 공정에 의해 수지를 제거할 수 있다.
수지(70A, 72 및 74)를 제거한 후에, 추후 형성되는 금속(90 내지 98)이 층간 절연막(20B 및 30B)으로 확산되는 것을 방지하기 위한 확산 방지막(또는, 금속 배리어층)(80)을 제1 비아(50), 트렌치(56), 제2 비아 홀(52 및 54) 및 제3 비아 홀(58 및 60)의 내벽에 형성한다. 확산 방지막(80)은 PVD(Physical Vapor Deposition)법, CVD(Chemical Vapor Deposition)법 또는 ALD(Atomic Layer Deposition)법에 의해 증착될 수 있다. 예를 들면, 확산 방지막(80)은 TaN, Ta, TaN/Ta, TiSiN, WN, TiZrN, TiN 또는 Ti/TiN 같은 물질을 증착하여 형성될 수 있다.
도 1j에 도시된 바와 같이, 제1 내지 제3 비아 홀(50, 52, 54, 56, 58 및 60)에 금속층(90)을 형성한다. 금속층(90)은 구리인 것으로 설명하지만, 본 발명은 이에 국한되지 않는다. 금속층(90)은 PVD법, CVD법 또는 전기 도금법에 의해 형성 될 수 있다. 만일, 금속층(90)을 전기 도금법에 의해 형성할 경우, 확산 방지막(80)의 전면에 시드(seed) 구리막을 PVD 또는 CVD법에 의해 증착한 후, 그 결과를 전해액에 담가 구리로 된 금속층(미도시)을 두텁게 형성하고, 두텁게 형성된 금속층을 층간 절연막(30B)의 상부가 노출될 때까지 화학적 기계적 연마(CMP:Chemical Mechanical Polarization)에 의해 평탄화하여, 금속층(90)을 형성할 수 있다.
이하, 본 발명에 의한 반도체 소자의 실시예를 전술한 도 1j를 참조하여 다음과 같이 설명한다.
층간 절연막(20B 및 30B)은 반도체 기판(10) 상에 형성되어 있다. 층간 절연막(20B 및 30B)은 반도체 기판(10) 대신에 반도체 기판상에 형성된 하부 금속층(미도시)상에 형성될 수도 있다. 즉, 본 발명에 의한 반도체 소자는 도 1j에 도시된 구조를 수직 방향으로 반복하여 적층된 형태를 가질 수도 있다. 이 경우, 금속층(90)은 상부 금속층이 된다.
또한, 층간 절연막(20B 및 30B)은 다층 구조가 될 수 있다. 예를 들어, 층간 절연막은 반도체 기판(10) 상에 형성된 FSG(20B) 및 FSG(20B)의 상부에 형성된 산화막(30B)으로 이루어질 수 있다.
제1 비아(91)는 반도체 기판(10)의 상부에서 층간 절연막(20B) 내부에 형성되어 있다. 즉, 제1 비아(91)는 제1 비아 홀(50)에 매립된 금속층에 해당한다.
트렌치 비아(90)는 제1 비아(91)의 상부에서 층간 절연막(20B 및 30B)의 내부에 형성된다. 트렌치 비아(90)는 트렌치(56)에 매립된 금속층에 해당한다.
제2 및 제3 비아들(92 내지 98)은 트렌치 비아(90)의 측부에 서로 번갈아서 형성되어 있다. 즉, 제2 비아들(92 및 96)의 사이에 제3 비아(94)가 형성되어 있고, 제3 비아들(94 및 98)의 사이에 제2 비아(96)가 형성되어 있다. 제2 비아(92 및 96)들은 제2 비아 홀(52 및 54)에 매립된 금속층에 해당한다. 이와 비슷하게, 제3 비아(94 및 98)은 제3 비아 홀(58 및 60)에 매립된 금속층에 해당한다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1a 내지 도 1j는 본 발명의 실시예에 의한 반도체 소자의 제조 방법에 따른 공정 단면도들이다.
* 도면의 주요부분에 대한 부호의 설명
10 : 반도체 기판 20, 30 : 층간 절연막
40, 42, 44 : 감광막 패턴 70, 72, 74 : 수지
90 : 금속층
Claims (7)
- 반도체 기판상에 FSG(FluoroSilicate Glass)를 형성하는 단계;상기 FSG의 상부에 산화막을 형성하는 단계;사진 및 식각 공정에 의해 상기 FSG 및 산화막을 관통하는 제1 비아 홀을 형성하여 상기 반도체 기판을 노출하는 단계;상기 제1 비아 홀에 수지를 형성하는 단계;사진 및 식각 공정에 의해 상기 제1 비아 홀의 측부에 상기 산화막을 관통하고, 상기 FSG의 일부를 식각하여 제2 비아 홀을 형성하는 단계;상기 제2 비아 홀에 상기 수지를 형성하는 단계;사진 및 식각 공정에 의해 상기 제2 비아 홀들과 교번되어 형성되도록 상기 산화막을 관통하고 상기 FSG의 일부를 식각하여 제3 비아 홀을 형성하고 상기 제1 비아 홀의 상부에 트렌치를 형성하는 단계;상기 제1 및 상기 제2 비아 홀에 형성된 상기 수지를 제거하는 단계; 및상기 제1 내지 상기 제3 비아 홀과 상기 트렌치에 금속층을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제1 항에 있어서, 상기 수지는 노볼락 수지인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 삭제
- 삭제
- 삭제
- 삭제
- 삭제
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070136244A KR100928509B1 (ko) | 2007-12-24 | 2007-12-24 | 반도체 소자 및 그의 제조 방법 |
CN2008101843678A CN101471285B (zh) | 2007-12-24 | 2008-12-10 | 半导体器件及其制造方法 |
US12/334,505 US7879719B2 (en) | 2007-12-24 | 2008-12-14 | Interconnect structure and method of manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020070136244A KR100928509B1 (ko) | 2007-12-24 | 2007-12-24 | 반도체 소자 및 그의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20090068568A KR20090068568A (ko) | 2009-06-29 |
KR100928509B1 true KR100928509B1 (ko) | 2009-11-26 |
Family
ID=40787635
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020070136244A KR100928509B1 (ko) | 2007-12-24 | 2007-12-24 | 반도체 소자 및 그의 제조 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US7879719B2 (ko) |
KR (1) | KR100928509B1 (ko) |
CN (1) | CN101471285B (ko) |
Families Citing this family (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5499920B2 (ja) * | 2010-06-09 | 2014-05-21 | 住友電気工業株式会社 | 半導体光デバイスの製造方法 |
JP5730654B2 (ja) * | 2010-06-24 | 2015-06-10 | 新光電気工業株式会社 | 配線基板及びその製造方法 |
US10181474B2 (en) | 2011-09-19 | 2019-01-15 | Texas Instruments Incorporated | SRAM layout for double patterning |
CN102856170B (zh) * | 2012-08-23 | 2014-11-26 | 中国电子科技集团公司第五十五研究所 | 用树脂层制造密集台阶型器件自对准金属图形的转移方法 |
US8924608B2 (en) | 2013-06-25 | 2014-12-30 | Airwatch Llc | Peripheral device management |
KR102645957B1 (ko) * | 2016-03-22 | 2024-03-08 | 삼성전자주식회사 | 반도체 장치 및 그의 제조 방법 |
CN110767625A (zh) * | 2018-07-25 | 2020-02-07 | 中芯长电半导体(江阴)有限公司 | 一种rdl金属线的制造方法及结构 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020055153A (ko) * | 2000-12-28 | 2002-07-08 | 박종섭 | 이중 다마신을 이용한 금속배선 형성방법 |
KR20020054633A (ko) * | 2000-12-28 | 2002-07-08 | 박종섭 | 반도체소자의 제조방법 |
KR20050026272A (ko) * | 2003-09-09 | 2005-03-15 | 삼성전자주식회사 | 반도체 소자의 배선 형성방법 |
KR20060071544A (ko) * | 2004-12-22 | 2006-06-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 구리 배선 형성 방법 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7759243B2 (en) * | 2008-06-23 | 2010-07-20 | International Business Machines Corporation | Method for forming an on-chip high frequency electro-static discharge device |
-
2007
- 2007-12-24 KR KR1020070136244A patent/KR100928509B1/ko active IP Right Grant
-
2008
- 2008-12-10 CN CN2008101843678A patent/CN101471285B/zh not_active Expired - Fee Related
- 2008-12-14 US US12/334,505 patent/US7879719B2/en not_active Expired - Fee Related
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20020055153A (ko) * | 2000-12-28 | 2002-07-08 | 박종섭 | 이중 다마신을 이용한 금속배선 형성방법 |
KR20020054633A (ko) * | 2000-12-28 | 2002-07-08 | 박종섭 | 반도체소자의 제조방법 |
KR20050026272A (ko) * | 2003-09-09 | 2005-03-15 | 삼성전자주식회사 | 반도체 소자의 배선 형성방법 |
KR20060071544A (ko) * | 2004-12-22 | 2006-06-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 구리 배선 형성 방법 |
Also Published As
Publication number | Publication date |
---|---|
US7879719B2 (en) | 2011-02-01 |
US20090160064A1 (en) | 2009-06-25 |
KR20090068568A (ko) | 2009-06-29 |
CN101471285A (zh) | 2009-07-01 |
CN101471285B (zh) | 2011-07-13 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100928509B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
US9543193B2 (en) | Non-hierarchical metal layers for integrated circuits | |
US8614143B2 (en) | Simultaneous via and trench patterning using different etch rates | |
TWI402937B (zh) | 互連結構及其製造的方法 | |
JP2006339584A (ja) | 半導体装置およびその製造方法 | |
JP2008535212A (ja) | 集積回路ダイ上への導電性配線部構造の形成方法、導電性配線部および集積回路ダイ | |
JP7027432B2 (ja) | 相互接続構造及びその形成方法 | |
JP2008226882A (ja) | 回路基板の製造方法および回路基板 | |
US7351652B2 (en) | Method of manufacturing semiconductor device | |
TW200400590A (en) | Method for forming copper metal line in semiconductor device | |
US9659817B1 (en) | Structure and process for W contacts | |
KR100737155B1 (ko) | 반도체 소자의 고주파 인덕터 제조 방법 | |
KR101153225B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
US7763539B2 (en) | Method for manufacturing semiconductor device | |
JP2007081284A (ja) | 半導体装置およびその製造方法 | |
KR100571409B1 (ko) | 반도체 소자의 배선 형성 방법 | |
KR100759256B1 (ko) | 감광막 스페이서를 이용한 듀얼 다마신 패턴 형성방법 | |
KR100698741B1 (ko) | 반도체 소자의 금속 배선 형성 방법 | |
US6642139B1 (en) | Method for forming interconnection structure in an integration circuit | |
JP2003086678A (ja) | 半導体素子のコンタクト形成方法 | |
KR100752167B1 (ko) | 반도체 소자의 배선 형성방법 | |
TW200411830A (en) | Method for fabricating semiconductor device | |
KR100701384B1 (ko) | 듀얼 다마신 공정에서 금속 라인 증착을 위한 트렌치 형성방법 | |
KR100800728B1 (ko) | 반도체 소자의 금속배선 형성방법 | |
KR100698743B1 (ko) | 반도체 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20121026 Year of fee payment: 4 |
|
FPAY | Annual fee payment |
Payment date: 20131017 Year of fee payment: 5 |
|
FPAY | Annual fee payment |
Payment date: 20141010 Year of fee payment: 6 |
|
FPAY | Annual fee payment |
Payment date: 20151007 Year of fee payment: 7 |
|
FPAY | Annual fee payment |
Payment date: 20161013 Year of fee payment: 8 |