KR20050026272A - 반도체 소자의 배선 형성방법 - Google Patents

반도체 소자의 배선 형성방법 Download PDF

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Abstract

반도체 소자의 배선 형성방법을 제공한다. 이 방법은 먼저, 하지층 상에 절연층을 형성한다. 상기 절연층을 패터닝하여 상기 절연층 내에 제1 트렌치 및 상기 제1 트렌치 보다 작은 폭을 갖는 제2 트렌치와 아울러서 상기 제1 트렌치 하부에 상기 하지층을 노출시키는 비아홀을 형성한다. 상기 트렌치들 및 상기 비아홀을 갖는 결과물 상에 확산 장벽층 및 제1 시드층을 콘포말하게 그리고 차례로 형성한다. 상기 제1 시드층 상에 제1 도전층을 형성하되, 상기 제1 도전층은 상기 제2 트렌치 및 상기 비아홀을 채우도록 형성되고 상기 제1 트렌치 내에서 콘포말하게 형성한 다. 이후, 상기 제1 도전층 상에 첨가물질층을 콘포말하게 형성하고, 상기 첨가물질층 상에 상기 제1 트렌치를 채우는 제2 도전층을 형성한다. 상기 제2 도전층, 상기 첨가물질층, 상기 제1 도전층, 상기 시드층 및 상기 확산장벽층을 연속적으로 평탄화시키어 상기 절연층의 상부면을 노출시킨다. 상기 평탄화 공정이 완료된 결과물을 열처리하여 상기 제1 트렌치 및 상기 비아홀 내에 선택적으로 상기 제1 도전층, 상기 제2 도전층 및 상기 첨가물질층의 합금층을 형성한다.

Description

반도체 소자의 배선 형성방법{method of forming interconnection lines in a semiconductor device}
본 발명은 반도체 소자의 제조방법에 관한 것으로 특히 반도체 소자의 배선 형성방법에 관한 것 이다.
반도체 소자가 고집적화에 됨에 따라 신뢰성 있는 배선에 대한 요구가 증대되고 있다. 반도체 소자의 배선 재료로써 구리(Cu)는 종래의 알루미늄(Al)에 비하여 낮은 비저항 특성을 지니고 있어 RC 시간지연(RC delay)의 증가를 감소시킬 수 있다. 또한 알루미늄에 비하여 상대적으로 높은 녹는점을 지니고 있어 일렉트로 마이그레이션(electro-migration) 및 스트레스 마이그레이션(stress-migration)에 대한 우수한 내성을 지니고 있다.
듀얼 다마신(dual damascene) 공정에 의하여 구리배선을 형성하는 경우에 상부 배선과 비아 또는 콘택플러그를 동시에 형성하게 된다. 이후 반도체 소자 제조공정의 여러단계에서 수행되는 열처리, 예를 들면 패시베이션층 형성시 상기 배선 및 비아 또는 콘택플러그에 열응력이 가해진다. 특히 상부의 배선이 큰 선폭을 갖는 경우에 상기 비아 또는 콘택플러그의 하부 영역 부근에 응력 집중점이 형성된 다. 이로 인해 응력구배가 형성되어 상기 구리배선의 결정립계면을 통해 공공 (vacancy) 또는 작은 보이드(void)들이 상기 비아 또는 콘택플러그의 하부영역으로 이동하여 거대한 보이드 (stress induced void; 이하 SIV라 한다.)를 형성하게 된다. 또한, 싱글 다마신(sigle damascene) 공정에 의한 경우에는 비아홀과 접촉하는 하부배선 영역에 상기 SIV가 형성된다. 이러한 SIV는 결국 상기 구리배선의 전기적 불량을 초래한다.
상기 SIV에 의한 구리배선의 전기적 불량을 억제하기 위한 방법으로 여러 방안이 연구되고 있으며 그중 구리합금으로 배선을 형성하는 방안이 시도되고 있다. 도 1 내지 도 3은 종래의 구리합금 배선 형성방법을 설명하기 위하여 나타낸 단면도들이다.
도 1을 참조하면, 먼저, 하지층(100) 상에 절연층(102)을 형성한다. 상기 하지층(100)은 반도체기판이거나 하부배선일 수 있다. 상기 절연층(102)을 패터닝하여 복수개의 트렌치들(104) 및 비아홀(106)을 형성한다. 상기 트렌치들 (104) 중 적어도 하나는 다른 트렌치들에 비하여 큰 폭을 갖고 그 바닥면의 소정영역에 상기 하지층(100)을 노출시키는 비아홀(106)을 갖도록 형성한다. 이후 상기 트렌치들(104) 및 비아홀(106)을 갖는 상기 절연층(102) 상에 확산 장벽층(108) 및 구리 시드층(110)을 차례로 형성한다.
도 2를 참조하면, 상기 구리 시드층(110) 상에 상기 트렌치들(104) 및 비아홀(106)을 채우도록 구리층(112)을 형성한다. 이후 상기 구리층(112)상에 소정두께를 갖는 알루미늄층(114)을 형성한다.
도 3을 참조하면, 상기 구리층(112)과 상기 알루미늄층(114)을 열처리 하여 구리-알루미늄 합금층을 형성한다. 이어서 상기 절연층(102)이 노출될 때 까지 상기 구리-알루미늄 합금층을 연마하여 상기 트렌치들(104) 및 비아홀(106) 내에 구리-알루미늄 합금배선(116) 및 비아 플러그(118)를 동시에 형성한다.
살펴본 바와 같이 종래의 구리합금 배선 형성방법에 의하면, 상기 트렌치들 (104)내에 모두 구리합금 배선이 형성된다. 이경우 큰 선폭을 갖는 합금배선에 있어서는 합금에 의하여 배선 비저항이 다소 증가하더라도 반도체 소자의 RC 시간지연 증가에 민감한 영향을 미치지 않는다. 그러나 미세한 선폭을 갖는 합금배선에 있어서는 합금에 의한 배선 비저항의 증가는 반도체 소자의 RC 시간지연 증가에 민감한 영향을 미칠 수 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 배선 형성방법에 있어서 큰 선폭을 갖는 배선 및 상기 큰 선폭을 갖는 배선과 접촉하는 금속 플러그에만 선택적으로 합금배선을 형성함으로써 상기 배선 또는 상기 금속 플러그에서 발생할 수 있는 전기적 불량을 억제할 수 있는 반도체 소자의 배선 형성방법을 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 큰 선폭을 갖는 배선 및 상기 큰 선폭을 갖는 배선과 접촉하는 금속 플러그에만 선택적으로 합금배선을 형성하고 미세한 선폭을 갖는 배선의 합금화를 억제하여 합금화로 인한 비저항 증가를 방지할 수 있는 반도체 소자의 배선 형성방법을 제공하는 데 있다.
상기 기술적 과제들을 이루기 위하여 본 발명은 반도체 소자의 배선 형성방법을 제공한다. 이 방법은 먼저, 하지층 상에 절연층을 형성한다. 상기 절연층을 패터닝하여 상기 절연층 내에 제1 트렌치 및 상기 제1 트렌치 보다 작은 폭을 갖는 제2 트렌치와 아울러서 상기 제1 트렌치 하부에 상기 하지층을 노출시키는 비아홀을 형성한다. 상기 트렌치들 및 상기 비아홀을 갖는 결과물 상에 확산 장벽층 및 제1 시드층을 콘포말하게 그리고 차례로 형성한다. 상기 제1 시드층 상에 제1 도전층을 형성하되, 상기 제1 도전층은 상기 제2 트렌치 및 상기 비아홀을 채우도록 형성되고 상기 제1 트렌치 내에서 콘포말하게 형성한 다. 이후, 상기 제1 도전층 상에 첨가물질층을 콘포말하게 형성하고, 상기 첨가물질층 상에 상기 제1 트렌치를 채우는 제2 도전층을 형성한다. 상기 제2 도전층, 상기 첨가물질층, 상기 제1 도전층, 상기 시드층 및 상기 확산장벽층을 연속적으로 평탄화시키어 상기 절연층의 상부면을 노출시킨다. 상기 평탄화 공정이 완료된 결과물을 열처리하여 상기 제1 트렌치 및 상기 비아홀 내에 선택적으로 상기 제1 도전층, 상기 제2 도전층 및 상기 첨가물질층의 합금층을 형성한다.
이하 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명 하기로 한다. 그러나 본 발명은 여기서 설명되어지는 실시예에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예는 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 4 내지 도 11은 본 발명의 일 실시예에 의한 반도체 소자의 배선 형성방법을 공정순서에 따라 도시한 단면도들이다.
도 4를 참조하면, 하지층(underlying layer;300) 상에 절연층(302)을 형성한다. 상기 하지층 (300)은 반도체 기판 또는 하부 배선일 수 있다. 상기 절연층 (302)은 층간절연막 (inter layer dielectric) 또는 금속간절연막(inter metal dielectric)일 수 있다. 또한 상기 절연층(302)은 FSG(fluorinated silicate glass) 또는 TEOS(tetra ethyl ortho silicate)와 같은 낮은 유전상수를 갖는 유전체로 형성한다. 이어서, 상기 절연층(302)을 패터닝하여 복수개의 트렌치들(304) 및 홀을 형성한다. 상기 홀은 반도체 기판을 노출시키는 콘택홀 이거나 하부 배선을 노출시키는 비아홀일 수 있으며 이하에서는 통칭하여 비아홀(306)이라 한다.
상기 트렌치들(304) 및 비아홀(306)은 싱글 다마신 방식 또는 듀얼 다마신 방식으로 형성된다. 상기 트렌치들(304)은 다른 트렌치들 보다 큰 폭을 갖는 적어도 하나의 제1 트렌치(304a)와 상기 제1 트렌치(304a) 보다 작은 폭을 갖는 제2 트렌치들(304b)로 구성된다. 또한 상기 제1 트렌치(304a)의 바닥면에는 상기 절연층(302)을 관통하여 상기 하지층 (300)을 노출시키는 상기 비아홀(306)이 연결된다. 본 발명의 일 실시예에서 상기 트렌치들(304)은 1000Å 내지 30000Å의 두께로 형성하며 상기 비아홀은 1000Å 내지 15000Å의 두께로 형성한다.
도 5를 참조하면, 상기 트렌치들(304) 및 비아홀(306)을 갖는 결과물(resultant structure) 상에 확산 장벽층(308) 및 제1 시드층(310a)을 콘포말하게 그리고 차례로 형성한다. 상기 확산 장벽층(308)은 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, WN 및 TiSiN으로 이루어진 군에서 선택된 하나의 물질막 또는 둘 이상의 물질의 적층막으로 형성한다. 또한 상기 확산 장벽층(308)은 PVD법을 적용하여 50Å 내지 1000Å의 두께로 형성한다. 상기 제1 시드층(310a)은 PVD법을 적용하여 100Å 내지 5000Å의 두께로 형성한다. 또한 상기 제1 시드층(310a)은 구리(Cu)로 형성하는 것이 바람직하나 이에 한정되지 아니하고 백금(Pt), 금(Au), 은(Ag) 또는 니켈(Ni)과 같은 도전성 물질로 형성하거나 이들중 적어도 하나 이상을 포함하는 합금으로 형성할 수도 있다.
도 6을 참조하면, 상기 제1 시드층(310a) 상에 제1 도전층(310b)을 형성한다. 본 발명의 일 실시예에서 상기 제1 도전층(310b)은 구리층으로 형성한다. 상기 제1 도전층(310b)은 매립특성이 우수한 전기도금법을 적용하여 100Å 내지 5000Å의 두께로 형성한다. 상기 제1 도전층(310b)은 상기 제2 트렌치들(304b) 및 비아홀(306)을 채우고 상기 제1 트렌치(304a)의 측벽 및 바닥면을 따라 콘포말하게 형성한다.
도 7을 참조하면, 상기 제1 도전층(310b) 상에 콘포말한 첨가물질층 (additive material layer;312)을 형성한다. 상술한 바와 같이 상기 제1 도전층 (310b)이 상기 제2 트렌치들(304b)을 채우도록 형성되므로 상기 첨가물질층(312)은 상기 제1 트렌치(304a) 내에만 함몰되는 형태로 형성된다. 상기 첨가물질층(312)은 PVD법을 적용하여 알루미늄층으로 형성하거나, PVD법, 전기도금법 또는 무전해도금법을 적용하여 주석(Sn)층으로 형성할 수 도 있다. 본 발명의 일 실시예에서 상기 첨가물질층(312)은 알루미늄층으로 형성한다. 상기 첨가물질층(312)의 두께는 합금비율에 따라 달라질 수 있으며 본 발명의 일 실시예에서 상기 첨가 물질층(312)의 두께는 10Å 내지 10000Å의 두께로 형성한다.
도 8을 참조하면, 상기 첨가물질층(312) 상에 제2 시드층(310c)을 형성한다.
상기 제2 시드층(310c) PVD법 또는 CVD법을 적용하여 100Å 내지 5000Å의 두께로 형성한다. 또한 상기 제2 시드층(310c)은 구리로 형성하는 것이 바람직하나 이에 한정되지 아니하고 백금(Pt), 금(Au), 은(Ag) 또는 니켈(Ni)과 같은 도전성 물질로 형성하거나 이들중 적어도 하나 이상을 포함하는 합금으로 형성할 수도 있다.
도 9를 참조하면, 상기 제2 시드층(312) 상에 상기 제1 트렌치 (304a)를 채우도록 제2 도전층(310d)을 형성한다. 본 발명의 일 실시예에서 상기 제2 도전층 (310d)은 구리층으로 형성한다. 상기 제2 도전층(310d)은 PVD법, CVD법 또는 전기도금법을 적용하여 1000Å 내지 20000Å의 두께로 형성할 수 있다. 한편, 상기 제2 도전층(310d)을 상기 PVD법 또는 CVD법으로 형성하는 경우에는 상기 제2 시드층(310c)을 형성하는 공정은 생략될 수 있으며 상기 제2 도전층(310d)은 상기 첨가물질층(312) 상에 직접 형성될 수 있다.
도 10을 참조하면, 먼저 상기 제2 도전층(310d)이 형성된 결과물에 대하여 연마전 열처리를 수행한다. 상기 연마전 열처리는 상기 각 도전층들의 재결정화를 통해 상기 각 도전층들의 경도를 감소시킴으로써 후속 연마공정의 부담을 줄이기 위하여 수행된다. 상기 연마전 열처리는 상기 첨가물질층(312)과 상기 제1 및 제2 도전층(310b,310c)간에 합금화를 방지하고 상기 SIV가 형성되지 않는 제한된 조건하에서 실시하며 20℃ 내지 300℃의 온도범위에서 1 분 내지 3600분 동안 실시한다. 바람직하게는 상기 연마전 열처리는 200℃의 온도에서 5분간 실시한다.
이어서, 상기 절연층(302)이 노출될때 까지 상기 제2 도전층(310d), 제2 시드층(310c), 첨가물질층(312), 제1 도전층(310b), 제1 시드층(310a) 및 확산장벽층 (308)을 차례로 연마한다. 상기 연마 공정은 화학적 기계적 연마(chemical mechanical polishing) 방법을 적용하여 수행한다. 상술한 바와 같이 상기 첨가물질층(312)은 상기 제1 트렌치(304a) 내부에만 콘포말하게 형성된다. 그 결과 상기 연마공정을 통하여 상기 제1 트렌치(304a) 내부에만 상기 연마물질층(312)이 잔존하게 되고 상기 제2 트렌치들(304b) 상부에 형성되어 있던 상기 연마물질층(312)은 제거된다.
도 11을 참조하면, 상기 연마공정을 통해 상기 제1 트렌치(304a) 내부에 잔존하는 제1 시드층(310a), 제1 도전층(310b), 첨가물질층(312), 제2 시드층(310c) 및 제2 도전층(310d)을 열처리 하여 합금층(314)을 형성한다. 상기 열처리는 200℃ 내지 700℃의 온도범위에서 1 분 내지 3600분 동안 실시한다. 바람직하게는 상기 열처리는 200℃ 내지 500℃의 온도범위에서 1분 내지 3600분 동안 실시한다. 본 발명의 일 실시예에서 상기 합금층은 구리 기지(matrix) 내에 알루미늄이 균일하게 분산된 구리-알루미늄 합금층으로 형성된다. 상술한 바와 같이 상기 연마공정을 통하여 상기 제2 트렌치(304b) 상부에 형성되어 있던 상기 연마물질층(312)은 제거된다. 따라서 상기 합금층(314)은 상기 제1 트렌치(304a) 및 비아홀(306) 내에만 형성된다.
상술한 바와 같이 본 발명에 따르면, 반도체 소자의 배선 형성방법에 있어서 큰 선폭을 갖는 배선 및 금속 플러그에만 선택적으로 합금배선을 형성할 수 있게 된다. 그 결과 상기 배선 또는 상기 금속 플러그에서 발생 할 수 있는 전기적 불량을 억제하여 신뢰성 있는 배선형성이 가능해 진다. 또한, 미세한 선폭을 갖는 배선에서의 합금화로 인한 비저항 증가를 방지하여 RC 시간지연을 방지 할 수 있게 된다.
도 1 내지 도 3은 종래의 구리합금 배선 형성방법을 설명하기 위하여 나타낸 단면도들이다.
도 4 내지 도 11은 본 발명의 일 실시예에 의한 반도체 소자의 배선 형성방법을 공정순서에 따라 도시한 단면도들이다.
* 도면의 주요부분에 대한 설명*
100,300 : 하지층 102,302 : 절연층
104,304 : 트렌치 106,306 : 비아홀
108,308 : 확산장벽층 310a : 제1 시드층
310b : 제1 도전층 312 : 첨가물질층
310c : 제2 시드층 310d : 제2 도전층
314 : 합금층

Claims (20)

  1. 하지층 상에 절연층을 형성하고,
    상기 절연층을 패터닝하여 상기 절연층 내에 제1 트렌치 및 상기 제1 트렌치 보다 작은 폭을 갖는 제2 트렌치와 아울러서 상기 제1 트렌치 하부에 상기 하지층을 노출시키는 비아홀을 형성하고,
    상기 트렌치들 및 상기 비아홀을 갖는 결과물 상에 확산 장벽층 및 제1 시드층을 콘포말하게 그리고 차례로 형성하고,
    상기 제1 시드층 상에 제1 도전층을 형성하되, 상기 제1 도전층은 상기 제2 트렌치 및 상기 비아홀을 채우도록 형성되고 상기 제1 트렌치 내에서 콘포말하게 형성되고,
    상기 제1 도전층 상에 첨가물질층을 콘포말하게 형성하고,
    상기 첨가물질층 상에 상기 제1 트렌치를 채우는 제2 도전층을 형성하고,
    상기 제2 도전층, 상기 첨가물질층, 상기 제1 도전층, 상기 시드층 및 상기 확산장벽층을 연속적으로 평탄화시키어 상기 절연층의 상부면을 노출시키고,
    상기 평탄화 공정이 완료된 결과물을 열처리하여 상기 제1 트렌치 및 상기 비아홀 내에 선택적으로 상기 제1 도전층, 상기 제2 도전층 및 상기 첨가물질층의 합금층을 형성하는 것을 포함하는 반도체 소자의 배선 형성방법.
  2. 제 1 항에 있어서,
    상기 확산 장벽층은 Ta, TaN, TaAlN, TaSiN, TaSi2, Ti, TiN, WN 및 TiSiN으로 이루어진 군에서 선택된 하나의 물질막 또는 둘 이상의 물질의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  3. 제 1 항에 있어서,
    상기 제1 시드층은 PVD법을 적용하여 100Å 내지 5000Å의 두께로 형성하는 것 을 특징으로 하는 반도체 소자의 배선 형성방법.
  4. 제 1 항에 있어서,
    상기 제1 시드층은 구리, 백금, 금, 은 또는 니켈과 같은 도전성 물질로 형성하거나 이들중 적어도 하나 이상을 포함하는 합금으로 형성하는 것 을 특징으로 하는 반도체 소자의 배선 형성방법.
  5. 제 1 항에 있어서,
    상기 제1 시드층은 구리층으로 형성하는 것 을 특징으로 하는 반도체 소자의 배선 형성방법.
  6. 제 1 항에 있어서,
    상기 제1 도전층은 구리층인 것 을 특징으로 하는 반도체 소자의 배선 형성방법.
  7. 제 1 항에 있어서,
    상기 제1 도전층은 전기도금법을 적용하여 100Å 내지 5000Å의 두께로 형성하는 것 을 특징으로 하는 반도체 소자의 배선 형성방법.
  8. 제 1 항에 있어서,
    상기 첨가물질층은 PVD법을 적용하여 알루미늄층으로 형성하거나 PVD법, 전기도금법 또는 무전해도금법을 적용하여 주석층으로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  9. 제 1 항에 있어서,
    상기 첨가물질층은 합금비율에 따라 10Å 내지 10000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  10. 제 1 항에 있어서,
    상기 제2 도전층은 구리층인 것 을 특징으로 하는 반도체 소자의 배선 형성방법.
  11. 제 1 항에 있어서,
    상기 제2 도전층은 PVD법, CVD법 또는 전기도금법을 사용하여 1000Å 내지 20000Å의 두께로 형성하는 것 을 특징으로 하는 반도체 소자의 배선 형성방법.
  12. 제 11 항에 있어서,
    상기 제2 도전층을 상기 전기도금법으로 형성하는 경우에는 상기 제2 도전층을 형성하기 전에 상기 첨가물질층상에 제2 시드층을 형성하는 것을 더 포함하는 반도체 소자의 배선 형성방법.
  13. 제 12 항에 있어서,
    상기 제2 시드층은 PVD법 또는 CVD법을 적용하여 100Å 내지 5000Å의 두께로 형성하는 것 을 특징으로 하는 반도체 소자의 배선 형성방법.
  14. 제 12 항에 있어서,
    상기 제2 시드층은 구리, 백금, 금, 은 또는 니켈과 같은 도전성 물질로 형성하거나 이들중 적어도 하나 이상을 포함하는 합금으로 형성하는 것 을 특징으로 하는 반도체 소자의 배선 형성방법.
  15. 제 12 항에 있어서,
    상기 제2 시드층은 구리로 형성하는 것 을 특징으로 하는 반도체 소자의 배선 형성방법.
  16. 제 1 항에 있어서,
    상기 제2 도전층, 상기 첨가물질층, 상기 제1 도전층, 상기 시드층 및 상기 확산장벽층을 차례로 연마하는 것은 화학적 기계적 연마방법을 적용하여 연마하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  17. 제 1 항에 있어서,
    상기 열처리는 200℃ 내지 500℃의 온도범위에서 1 분 내지 3600분 동안 실시하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  18. 제 1 항에 있어서,
    상기 제2 도전층, 상기 첨가물질층, 상기 제1 도전층, 상기 시드층 및 상기 확산장벽층을 연마하기 전에 연마전 열처리를 시행하는 것을 더 포함하는 반도체 소자의 배선 형성방법.
  19. 제 18 항에 있어서,
    상기 연마전 열처리는 20℃ 내지 300℃의 온도범위에서 1 분 내지 3600분 동안 실시하는 것을 특징으로 하는 반도체 소자의 배선 형성방법.
  20. 제 18 항에 있어서,
    상기 연마전 열처리는 200℃의 온도에서 5분동안 실시하는 것을 특징으로 하는 반도체 소자의 배선 형성 방법.
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