JPH0764107A - 非線形素子基板の製造方法 - Google Patents
非線形素子基板の製造方法Info
- Publication number
- JPH0764107A JPH0764107A JP5214499A JP21449993A JPH0764107A JP H0764107 A JPH0764107 A JP H0764107A JP 5214499 A JP5214499 A JP 5214499A JP 21449993 A JP21449993 A JP 21449993A JP H0764107 A JPH0764107 A JP H0764107A
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- electrode
- film
- ferroelectric
- element substrate
- linear element
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Abstract
(57)【要約】
【目的】 配線パターンの断線やヒステリシスの低減に
伴う残留分極値の低下を防止する。 【構成】 高分子強誘電体上に電極材料を積層したの
ち、焼成温度が高分子強誘電体材料のキュリー点以上融
点以下で焼成するプロセスを有するので、電極の有機膜
に対する密着性が向上して電極はがれがなくなり、従来
のエッチング時の配線パターンの断線やヒステリシスの
低減に伴う残留分極値の低下は防止される。
伴う残留分極値の低下を防止する。 【構成】 高分子強誘電体上に電極材料を積層したの
ち、焼成温度が高分子強誘電体材料のキュリー点以上融
点以下で焼成するプロセスを有するので、電極の有機膜
に対する密着性が向上して電極はがれがなくなり、従来
のエッチング時の配線パターンの断線やヒステリシスの
低減に伴う残留分極値の低下は防止される。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置などに用
いる非線形素子基板の製造方法に関する。
いる非線形素子基板の製造方法に関する。
【０００２】
【従来の技術】従来、基板上に少なくとも第１の電極と
第２の電極と有機高分子強誘電体層を備えた非線形素子
基板では、強誘電体層として、スピンコート、ディッピ
ングなどのコーティング工程のみで強誘電性を示すポリ
フッ化ビニリデントリフルオロエチレン共重合体が主に
用いられている。この材料を用いた非線形素子基板は製
造が容易であり、強誘電体としての特性の点からも比較
的大きな残留成分と抗電界を有することから液晶表示装
置用非線形素子基板として用いられている。
第２の電極と有機高分子強誘電体層を備えた非線形素子
基板では、強誘電体層として、スピンコート、ディッピ
ングなどのコーティング工程のみで強誘電性を示すポリ
フッ化ビニリデントリフルオロエチレン共重合体が主に
用いられている。この材料を用いた非線形素子基板は製
造が容易であり、強誘電体としての特性の点からも比較
的大きな残留成分と抗電界を有することから液晶表示装
置用非線形素子基板として用いられている。
【０００３】このような液晶表示装置用非線形素子基板
の上面図を図３ａに、その図３ａのＡＡ’断面図を図３
ｂに示している。図３ａおよび図３ｂにおいて、絶縁性
透明基板１上に第１の電極２が形成され、その第１の電
極２の上に、強誘電体材料３としてのポリフッ化ビニリ
デントリフルオロエチレン共重合体が塗布されて形成さ
れ、焼成される。その焼成後、強誘電体材料３上に第２
の電極４が形成される。
の上面図を図３ａに、その図３ａのＡＡ’断面図を図３
ｂに示している。図３ａおよび図３ｂにおいて、絶縁性
透明基板１上に第１の電極２が形成され、その第１の電
極２の上に、強誘電体材料３としてのポリフッ化ビニリ
デントリフルオロエチレン共重合体が塗布されて形成さ
れ、焼成される。その焼成後、強誘電体材料３上に第２
の電極４が形成される。
【０００４】
【発明が解決しようとする課題】しかし、上記従来の構
成では、強誘電体材料３の有機膜と第２の電極４の金属
膜との密着力が弱いために、第２の電極４のパターニン
グ時のサイドエッチングや強誘電体の特性である分極反
転時の逆圧電性による体積変化で強誘電体材料３に対す
る第２の電極４のはがれが起こるという問題を有してい
た。
成では、強誘電体材料３の有機膜と第２の電極４の金属
膜との密着力が弱いために、第２の電極４のパターニン
グ時のサイドエッチングや強誘電体の特性である分極反
転時の逆圧電性による体積変化で強誘電体材料３に対す
る第２の電極４のはがれが起こるという問題を有してい
た。
【０００５】ここで、膜厚４０００オングストロームの
素子に５０Ｖの三角波を６０分印加したのちの第２の電
極４表面の状態を図４に示す。図４のＢに示すように、
１ｍｍ角の素子５上に複数個の直径１００〜２００μｍ
の円状の膜はがれが確認された。この膜はがれにより、
エッチング時の配線パターンの断線や、この断線および
電極面積が小さくなることでヒステリシスの低減に伴う
残留分極値の低下が見られた。
素子に５０Ｖの三角波を６０分印加したのちの第２の電
極４表面の状態を図４に示す。図４のＢに示すように、
１ｍｍ角の素子５上に複数個の直径１００〜２００μｍ
の円状の膜はがれが確認された。この膜はがれにより、
エッチング時の配線パターンの断線や、この断線および
電極面積が小さくなることでヒステリシスの低減に伴う
残留分極値の低下が見られた。
【０００６】本発明は、上記従来の問題点を解決するも
ので、電極の有機膜に対する密着性をよくして電極はが
れを防止することで配線パターンの断線やヒステリシス
の低減に伴う残留分極値の低下を防止することができる
非線形素子基板の製造方法を提供することを目的とす
る。
ので、電極の有機膜に対する密着性をよくして電極はが
れを防止することで配線パターンの断線やヒステリシス
の低減に伴う残留分極値の低下を防止することができる
非線形素子基板の製造方法を提供することを目的とす
る。
【０００７】
【課題を解決するための手段】本発明の非線形素子基板
の製造方法は、非線形素子として高分子強誘電体材料を
用いた高分子強誘電体上に電極を設けた非線形素子基板
の製造方法において、該高分子強誘電体上に電極材料を
積層したのち焼成するプロセスを有するものであり、そ
のことにより上記目的が達成される。
の製造方法は、非線形素子として高分子強誘電体材料を
用いた高分子強誘電体上に電極を設けた非線形素子基板
の製造方法において、該高分子強誘電体上に電極材料を
積層したのち焼成するプロセスを有するものであり、そ
のことにより上記目的が達成される。
【０００８】また、本発明の非線形素子基板の製造方法
における焼成温度が高分子強誘電体材料のキュリー点以
上融点以下とするものであり、そのことにより上記目的
が達成される。
における焼成温度が高分子強誘電体材料のキュリー点以
上融点以下とするものであり、そのことにより上記目的
が達成される。
【０００９】
【作用】上記構成により、高分子強誘電体上に電極材料
を積層したのち、焼成温度が高分子強誘電体材料のキュ
リー点以上融点以下で焼成するプロセスを有するので、
電極の有機膜に対する密着性が向上して電極はがれがな
くなり、従来のエッチング時の配線パターンの断線やヒ
ステリシスの低減に伴う残留分極値の低下が防止され
る。
を積層したのち、焼成温度が高分子強誘電体材料のキュ
リー点以上融点以下で焼成するプロセスを有するので、
電極の有機膜に対する密着性が向上して電極はがれがな
くなり、従来のエッチング時の配線パターンの断線やヒ
ステリシスの低減に伴う残留分極値の低下が防止され
る。
【００１０】
【実施例】本発明の実施例について以下に説明する。
【００１１】本発明の液晶表示装置用非線形素子基板
は、図１ａおよび図１ｂに示すように、ガラス、樹脂お
よびセラミックなどの絶縁性透明基板１１上にスパッタ
リング法により、タンタル、アルミニウム、チタン、イ
ンジウム酸化錫（以下ＩＴＯという）などの導電性材料
を２０００オングストローム積層し、所定の形状にパタ
ーンニングして第１の電極１２を形成する。次に、ポリ
フッ化ビニリデン、ポリフッ化ビニリデントリフルオロ
エチレン共重合体、ポリフッ化ビニリデンテトラフルオ
ロエチレン共重合体などの高分子強誘電体材料をメチル
エチルケトン溶液に溶解させ、スピンコートまたはディ
ッピングにより第１の電極１２上に強誘電膜１３を４０
００オングストーム形成し乾燥させて成膜後、温度１４
０℃で３０分間焼成し、その後徐冷する。また、高分子
強誘電体材料として奇数ナイロン、ポリシアン化ビニリ
デン酢酸ビニル共重合体、強誘電液晶高分子などを用い
てもよい。この強誘電膜１３上に、スパッタリング法に
よりアルミニウム、チタン、ＩＴＯなどの電極材料であ
る導電性材料を２０００オングストローム積層する。続
いて、高分子強誘電体材料のキュリー点以上融点以下で
ある焼成温度１４０℃で３０分間焼成を行い、強誘電膜
１３上に第２の電極１４を形成する。
は、図１ａおよび図１ｂに示すように、ガラス、樹脂お
よびセラミックなどの絶縁性透明基板１１上にスパッタ
リング法により、タンタル、アルミニウム、チタン、イ
ンジウム酸化錫（以下ＩＴＯという）などの導電性材料
を２０００オングストローム積層し、所定の形状にパタ
ーンニングして第１の電極１２を形成する。次に、ポリ
フッ化ビニリデン、ポリフッ化ビニリデントリフルオロ
エチレン共重合体、ポリフッ化ビニリデンテトラフルオ
ロエチレン共重合体などの高分子強誘電体材料をメチル
エチルケトン溶液に溶解させ、スピンコートまたはディ
ッピングにより第１の電極１２上に強誘電膜１３を４０
００オングストーム形成し乾燥させて成膜後、温度１４
０℃で３０分間焼成し、その後徐冷する。また、高分子
強誘電体材料として奇数ナイロン、ポリシアン化ビニリ
デン酢酸ビニル共重合体、強誘電液晶高分子などを用い
てもよい。この強誘電膜１３上に、スパッタリング法に
よりアルミニウム、チタン、ＩＴＯなどの電極材料であ
る導電性材料を２０００オングストローム積層する。続
いて、高分子強誘電体材料のキュリー点以上融点以下で
ある焼成温度１４０℃で３０分間焼成を行い、強誘電膜
１３上に第２の電極１４を形成する。
【００１２】以上の本実施例で作成した非線形素子基板
１５は、電極材料積層後の焼成により第２の電極１４の
膜はがれが全くなく、従来方法で作成した非線形素子基
板と比較してヒステリシス特性も良好なものを得ること
ができた。
１５は、電極材料積層後の焼成により第２の電極１４の
膜はがれが全くなく、従来方法で作成した非線形素子基
板と比較してヒステリシス特性も良好なものを得ること
ができた。
【００１３】次に、本実施例で作成した非線形素子基板
１５を液晶表示装置に用いた場合について説明する。図
２に示すように、上記実施例にて形成された非線形素子
基板１５上と、ＩＴＯを平行な帯状にパターンニングし
て対向電極１６を形成した絶縁性透明基板１７上とにポ
リイミドなどの耐熱性樹脂または、酸化シリコンなどの
無機配向材を用いて配向膜１８を形成し配向処理を行
う。ここでは配向膜１８としてポリイミド材料を用い
た。配向処理はナイロン製起毛布を用いてセル内の液晶
分子が所定の方向を向くような方向に行った。その後、
スペーサ１９を散布しシール材として紫外線硬化樹脂２
０で周囲をシールし、セル厚が５μｍになるように両基
板を貼合わせた。このようにして作成されたセルに液晶
２１を注入したのち、注入口を封止樹脂で封止して液晶
表示装置２２を得た。
１５を液晶表示装置に用いた場合について説明する。図
２に示すように、上記実施例にて形成された非線形素子
基板１５上と、ＩＴＯを平行な帯状にパターンニングし
て対向電極１６を形成した絶縁性透明基板１７上とにポ
リイミドなどの耐熱性樹脂または、酸化シリコンなどの
無機配向材を用いて配向膜１８を形成し配向処理を行
う。ここでは配向膜１８としてポリイミド材料を用い
た。配向処理はナイロン製起毛布を用いてセル内の液晶
分子が所定の方向を向くような方向に行った。その後、
スペーサ１９を散布しシール材として紫外線硬化樹脂２
０で周囲をシールし、セル厚が５μｍになるように両基
板を貼合わせた。このようにして作成されたセルに液晶
２１を注入したのち、注入口を封止樹脂で封止して液晶
表示装置２２を得た。
【００１４】以上により、パターンニング時のサイドエ
ッチングや分極反転時に第２の電極１４がはがれたりす
ることのない強誘電２端子素子を得ることができ、この
素子を用いた液晶表示装置２２には線欠陥が全くなく、
従来のものと比較して表面のコントラスト、均一性など
の点で格段に優れたものを得ることができた。また、こ
の液晶表示装置の長時間動作における信頼性試験におい
ても１０００ｈ以上、特性の劣化は認められなかった。
ッチングや分極反転時に第２の電極１４がはがれたりす
ることのない強誘電２端子素子を得ることができ、この
素子を用いた液晶表示装置２２には線欠陥が全くなく、
従来のものと比較して表面のコントラスト、均一性など
の点で格段に優れたものを得ることができた。また、こ
の液晶表示装置の長時間動作における信頼性試験におい
ても１０００ｈ以上、特性の劣化は認められなかった。
【００１５】なお、本実施例では、強誘電膜１３上に電
極材料である導電性材料を積層し、焼成を行って第２の
電極１４を形成したが、この第２の電極１４に関しては
マスク蒸着法で形成してもよく、この場合、蒸着後１４
０℃で３０分間焼成を行いその後徐冷すればよい。
極材料である導電性材料を積層し、焼成を行って第２の
電極１４を形成したが、この第２の電極１４に関しては
マスク蒸着法で形成してもよく、この場合、蒸着後１４
０℃で３０分間焼成を行いその後徐冷すればよい。
【００１６】
【発明の効果】以上のように本発明によれば、電極の有
機膜に対する密着性をよくして電極はがれを防止するこ
とで配線パターンの断線やヒステリシスの低減に伴う残
留分極値の低下を防止することができる。
機膜に対する密着性をよくして電極はがれを防止するこ
とで配線パターンの断線やヒステリシスの低減に伴う残
留分極値の低下を防止することができる。
【図１】ａは本発明の一実施例を示す非線形素子基板の
製造方法で作った２端子素子の上面図、ｂはａのＣＣ’
断面図である。
製造方法で作った２端子素子の上面図、ｂはａのＣＣ’
断面図である。
【図２】図１の２端子素子を用いた液晶表示装置の要部
断面図である。
断面図である。
【図３】ａは従来の非線形素子基板の製造方法で作った
２端子素子の上面図、ｂはａのＡＡ’断面図である。
２端子素子の上面図、ｂはａのＡＡ’断面図である。
【図４】図３の第２の電極４において膜厚４０００オン
グストロームの素子に５０Ｖの三角波を６０分印加した
のちの電極表面状態図である。
グストロームの素子に５０Ｖの三角波を６０分印加した
のちの電極表面状態図である。
１３ 強誘電膜 １４ 第２の電極 １５ 非線形素子基板
Claims (2)
- 【請求項１】 非線形素子として高分子強誘電体材料を
用いた高分子強誘電体上に電極を設けた非線形素子基板
の製造方法において、該高分子強誘電体上に電極材料を
積層したのち焼成するプロセスを有する非線形素子基板
の製造方法。 - 【請求項２】 前記焼成する温度が高分子強誘電体材料
のキュリー点以上融点以下である請求項１記載の非線形
素子基板の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214499A JPH0764107A (ja) | 1993-08-30 | 1993-08-30 | 非線形素子基板の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5214499A JPH0764107A (ja) | 1993-08-30 | 1993-08-30 | 非線形素子基板の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0764107A true JPH0764107A (ja) | 1995-03-10 |
Family
ID=16656726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5214499A Withdrawn JPH0764107A (ja) | 1993-08-30 | 1993-08-30 | 非線形素子基板の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0764107A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010028341A (ko) * | 1999-09-21 | 2001-04-06 | 주덕영 | 분말 타겟을 이용한 투명전도성 박막의 저온 제조 방법 |
| JP2004515055A (ja) * | 2000-11-27 | 2004-05-20 | シン フイルム エレクトロニクス エイエスエイ | 強誘電性メモリ回路及びその製造方法 |
| JP2005510078A (ja) * | 2001-11-23 | 2005-04-14 | シン フイルム エレクトロニクス エイエスエイ | 強誘電体又はエレクトレットメモリ回路 |
-
1993
- 1993-08-30 JP JP5214499A patent/JPH0764107A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20010028341A (ko) * | 1999-09-21 | 2001-04-06 | 주덕영 | 분말 타겟을 이용한 투명전도성 박막의 저온 제조 방법 |
| JP2004515055A (ja) * | 2000-11-27 | 2004-05-20 | シン フイルム エレクトロニクス エイエスエイ | 強誘電性メモリ回路及びその製造方法 |
| JP2005510078A (ja) * | 2001-11-23 | 2005-04-14 | シン フイルム エレクトロニクス エイエスエイ | 強誘電体又はエレクトレットメモリ回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20001031 |