KR20040051614A - 강유전성 또는 일렉트릿 메모리 회로 - Google Patents

강유전성 또는 일렉트릿 메모리 회로 Download PDF

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KR20040051614A KR10-2004-7005847A KR20047005847A KR20040051614A KR 20040051614 A KR20040051614 A KR 20040051614A KR 20047005847 A KR20047005847 A KR 20047005847A KR 20040051614 A KR20040051614 A KR 20040051614A
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띤 필름 일렉트로닉스 에이에스에이
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Abstract

강유전성 또는 일렉트릿 메모리 회로(C)에서, 특히 개선된 피로 저항을 가지는 강유전성 또는 일렉트릿 메모리 회로에서, 바람직하게 중합체 또는 소중합체 메모리재료의 강유전성 또는 일렉트릿 메모리 셀은 제1 및 제2 전극들과 접촉하고, 전극들 중 적어도 하나는 전극 또는 메모리재료 중 하나에 포함된 원자 또는 분자 종을 물리적 또는 화학적 벌크 혼합할 수 있고, 전극과 메모리재료 사이의 이동 대전된 또는 중성 입자들의 형태로 이동하는 경향을 나타낼 수 있는 적어도 하나의 기능재료를 포함한다. 상기 언급된 성질들을 가지는 기능재료는 상기 종류의 이동의 불리한 영향을 오프셋하는 역할을 하고, 메모리 셀의 피로 저항에 향상을 가져온다. 본 발명은 메모리 셀들이 강유전성 또는 일렉트릿 메모리재료, 특히 중합체 재료의 글로벌 층의 다른 부분들에서 형성되는 매트릭스 어드레서블 메모리 장치를 사용한다.

Description

강유전성 또는 일렉트릿 메모리 회로{A FERROELECTRIC OR ELECTRET MEMORY CIRCUIT}
최근에, 비-휘발성 데이터 저장 장치들이 각각의 비트 정보가 전기 분극 재료의 국부(localized) 부피 엘리먼트에서 분극상태로 저장되는 것으로 증명되었다. 상기 종류의 재료는 일렉트릿 또는 강유전성 재료로 불린다. 형식적으로, 강유전성 재료들은 일렉트릿 재료들의 서브클래스이고 양 또는 음의 영구 분극상태로 자발적으로 분극될 수 있다. 적당한 극성의 전기장을 인가함으로써, 분극상태들 사이의 스위칭을 유도하는 것이 또한 가능하다. 비-휘발성은 재료가 외부에서 인가된 자기장이 없을 때조차도 분극을 유지할 수 있기 때문에 달성된다. 분극 재료들은 지금까지는 일반적으로 강유전성 세라믹들이었고, 그리고 데이터의 쓰기, 읽기, 및 지우기는 메모리 장치들의 국부 셀들의 강유전성 재료에 전기장의 인가를 수반해왔으며, 이전의 전기 상태에 따라, 분극의 방향을 스위치하거나 또는 스위치하지 않기 위해서 주어진 셀에서 재료를 유발한다. 장치의 일반적인 동작 동안에, 강유전성은 연장되거나 반복되는 특성의 전기장 스트레스 및/또는 수 많은 분극 역전들에 시달림을 받는다. 이는 강유전성이 피로(fatigue), 즉 장치의 일반적인 동작에 요구되는 전기 응답 특성들을 악화되게 한다. 피로는 잔류분극의 감소로 특징지워지고, 차례로 유도된 분극 역전에 감소된 스위칭 전류 신호를 만든다. 또한, 피로 프로세스는 때때로 증가된 보자력 필드를 수반하는데, 이는 장치가 한 분극상태에서 또 다른 상태로 스위치하는 것을 더 어렵게 하고 따라서 스위칭 프로세스가 늦어진다. 또 다른 바람직하지 않은 노화 현상은 임프린트(imprint)의 현상, 즉 강유전성 메모리 셀이 오랫동안 주어진 분극상태에 머물러 있다면, 분극 방향을 역전하기가 점차 어려워지게 되고, 비대칭성이 다른 방향으로 분극을 스위치하는데 요구되는 필드에서 현상된다.
피로와 임프린트에 관한 문제들의 해결책은 여기에 설명된 강유전성 또는 일렉트릿에 근거한 장치들의 성공적인 상업화가 필수적이다. 상기 과제에 소비된 많은 노력은 무기(inorganic) 강유전성을 이용하는 장치들과 관련있다. 상기 무기 강유전성은 산화 강유전성의 두 군들, 즉 납(lead) 지르콘산염(zirconate) 티탄산염(titanate)(PZT) 및 스트론티윰(strontium) 비스무트(bismuth) 탄탈라이트(tantalate)(SBT)와 같은 층으로 된 화합물들 및 란탄(lanthanum)-변경된 비스무트 티탄산염(BLT)에 기초를 둔다. 상기 것들 중에서, SBT와 BLT에는 Pt와 같은 금속 전극들을 가진 간단한 커패시터같은 메모리 셀 구조들에서 양호한 피로-저항(fatigue-resistance)이 존재한다. 그러나 스위칭 분극, 및 SBT와 BLT 커패시터들의 소정의 강유전성 특성들은 PZT에 비해서 떨어진다. 또한 상기 셀들은 더 높은 제조 온도를 요구한다. 다른 한 편으로, 금속 전극들과 결합하여 PZT를 사용하는 초기 시도는 읽기 주기들의 수가 증가함에 따라 스위치가능한 분극의 빠른 악화 때문에 대부분의 메모리 응용분야들에서 성공적이지 못했다. 집중적인 노력의 결과로, 전하 부족(예, 산소 빈자리(vacancy))의 재분배가 계면들(interfaces)에 전하 축적을 가져오고, 따라서 피닝(pinning) 사이트들이 만들어져 도메인 스위칭을 억제하고 장치들에 피로를 가져온다는 것이 공지되었다. 상기 현상을 극복하는데 성공적이라고 증명된 방법은 전도성 산화 전극들(conductive oxide electrodes), 바람직하게 벌크 강유전성과 유사한 격자구조들을 가진 전도성 산화 전극들을 사용하는 것이며, 이는 전극/강유전성 계면에 도달한 산소 빈자리들을 중성화한다. PZT와 같은 산화 강유전성의 경우에 전극재료들의 후보들의 예로는 RuO2, SrRUO3, 산화인듐주석(ITO), LaNiO3,산화란탄스트룐튬 휘코발트광(cobaltate)(LSCO) 및 산화이트륨(yttrium)바륨(barium)구리(copper)이다. 전극들에 중요한 원자 종(species)의 공급을 제공하는 상기 참조된 방법의 대안은 화학량들의 도핑 및/또는 조절을 통해서 벌크 강유전성의 빈자리들에 대해서 싱크들(sinks)을 삽입하는 것이다. 상기 방법은 Zr 또는 Ti 사이트들로 대체되고 산소 빈자리들이 중성화되는 Nb와 같은 도너 도펀트들이 도입됨으로써 PZT 에 대해 사용된다. 다양한 무기 강유전성 구성들에 대한 개선들 및 적용들이 나타나고, 무기 및 특정 세라믹 강유전성 막들에 관한 종래기술의 거대한 근간을 구성한다.
종래기술에 대한 더 많은 배경 정보를 위해서, 예를 들면: S.B.Desu: "Minimization of Fatigue in Ferroelectric Films",Phys.Stat.Sol. (a)151,467-480(1995); K.-S.Liu and T.-F.Tseng:"Improvement of (Pb1-xLax)(ZryTi1-y)1-x/4O3 Ferroelectric thin films by use of SrRuO3/Ru/Pt/Ti bottom electrodes",Appl.Phys.Lett.72 1182-1184(1999), 및: S.Aggarwal등:"Switching properties of Pb(Nb,Zr,Ti)O3 capacitors using SrRuO3 electrodes", Appl.Phys.Lett.75 1787-1789(1999). 그러나 아래 설명될 것처럼, 본 발명의 발명자들은 유기 또는 중합체 일렉트릿들 또는 강유전성들을 이용하는 장치들에 있어서 피로 감소의 본 발명의 내용에 관련된 종래기술을 알지 못한다.
본 발명은 강유전성 및 일렉트릿 메모리 회로, 특히 개선된 피로 저항을 가진 강유전성 또는 일렉트릿 메모리 회로에 관한 것이며, 상기 메모리 회로는 히스테리시스가 존재하고 주어진 분극값에서 양 또는 음의 분극상태로 분극될 수 있는 메모리재료를 가진 강유전성 또는 일렉트릿 메모리 셀, 및 전극들에 적당한 전압을 인가함으로써, 또는 메모리 셀의 분극상태들과 반대 분극상태 사이의 스위칭을 유도함으로써, 또는 메모리 셀의 분극상태에서의 일시적 변화 또는 분극상태의 값을 유도함으로써 전위차가 분극되지 않은 메모리 셀을 분극시키기 위해서 메모리재료에 대해 생성되도록 배치되어 있는 메모리재료에 접촉하여 직,간접적으로 제공되는 제1 및 제2 전극들을 포함한다.
도1은 본 발명과 관련한 일반적인 메모리 회로, 예를 들면 종래 기술에서 개시된 데이터 저장 장치의 기초 메모리 셀을 도시한다.
도2는 본 발명의 바람직한 제1 실시예에 따른 메모리 회로를 도시한다.
도3은 본 발명의 바람직한 제2 실시예에 따른 메모리 회로를 도시한다.
도4는 본 발명의 바람직한 제2 실시예의 변경에 따른 메모리 회로를 도시한다.
도5a-e는 기능재료의 이온 혼합의 소정의 다양한 실시예들을 일반적으로 도시한다.
도6a는 본 발명에 따른 메모리 회로를 포함하는 매트릭스-어드레서블 메모리 장치의 평면도를 도시한다.
도6b는 x-x선을 따라 절단한 도6a의 단면도를 도시한다.
도6c는 도3의 실시예와 관련하여 도6a의 장치의 메모리 회로의 세부도를 도시한다.
도7은 본 발명에서 사용된 다이아몬드와 같은 나노화합물(DLN) 막 형태의 기능재료 구조의 개략도를 도시한다.
본 출원인에 의해 제출된 특허출원, 예를 들면 WO99/12170에 개시된 것처럼,유기-기초 및 특정 중합체 강유전성 재료들은 그것들의 무기 대응부들과 비교해서 메모리 및/또는 프로세싱 장치들의 사용에 대해서 상당한 장점들을 제공한다. 그러나, 피로 및 임프린트는 유기-기초 강유전성 커패시터에서 발생하고, 해결되지 않는다면 이는 상업화에 심각한 장애를 가져온다. 불행히도, 무기 강유전성 시스템에서 피로를 상쇄하기 위해 개발된 방법들은, 화학 및 기초 강유전성 성질들(예, 대체 vs 영구 쌍극자) 둘 다에 있어서의 기초적인 차이점들 때문에, 상기 경우에 적용될 수 없다. 따라서, 국제공개출원 WO02/43071에서 본 출원인은 강유전성 메모리 회로를 제안했는데, 전극들 중 적어도 하나에는 강유전성 중합체의 메모리재료와 접촉하는 전도성 중합체를 포함한다. 선택적으로, 전도성 중합체층이 또한 종래의 금속 전극과 메모리재료 사이에 중간층으로 제공될 수 있다. 상기 배치는 106분극-스위칭 싸이클 이상의 적당한 피로 저항을 유지하는 추가 장점을 가진 전하주입(charge injection) 성질들의 개선된 조절을 제공한다. 그러나, 강유전성 또는 일렉트릿 메모리들에 대해서는 109분극-스위칭 싸이클 이상에서 피로에 잘 견뎌야하는 것이 바람직하다. 최근에, 트랜스포트 현상, 즉 전극들과 메모리재료 사이의, 예를 들면 이온 종류의 교환은 둘 다에 해로울 뿐만아니라 또한 메모리재료의 피로 저항에 불리한 효과를 준다는 것이 공지되었다.
따라서, 유기 및 특정 중합 일렉트릿 또는 강유전성에 기초한 메모리 및/또는 프로세싱 장치들에 있어서 피로 프로세스를 최소화하는 방법 및 개선안들에 대한 필요성이 존재한다.
상기에 따라, 본 발명의 중요한 목적은 데이터 저장 및/또는 프로세싱 장치에 인가되고 이용되는 유기 일렉트릿 또는 강유전성 재료들을 가진 메모리 회로들에서 전기장 스트레스에 의해 유발된 피로 효과를 줄이고 및/또는 피하기 위한 기초 방법들을 제공하는 것이다.
본 발명의 또 다른 목적은 소정의 기본 피로 메카니즘이 동작하게 되는 것으로부터 억제되고 지연되는 메모리 회로에 대한 상세한 설명들을 제공하는 것이다.
본 발명의 또 다른 목적은 피로-저항 회로를 구체화하기 위한 재료들의 특정 클래스를 열거하고 특히 관련된 다수의 바람직한 실시예들을 제시하는 것이다.
상기 목적들 및 특징들 및 장점들은 강유전성 또는 일렉트릿 메모리 회로를 가진 본 발명에 따라 달성되는데, 상기 메모리 회로는 전극들 중 적어도 하나는 전극재료 또는 메모리 셀의 메모리재료 중 하나에 함유된 원자 또는 분자 종의 물리적 및/또는 화학적 벌크 혼합할 수 있고 이동 대전된 및/또는 중성 입자의 형태로 전극재료로부터 메모리재료로 또는 메모리재료로부터 전극재료로 이동하는 성향을 나타내는 적어도 하나의 기능재료를 포함하고, 따라서 전극재료 또는 메모리 셀의 메모리재료 중 하나의 기능적 성질들에 대한 불리한 효과가 오프셋될 수 있는 것에 특징이 있다.
본 발명에서, 분리되어 또는 각각 결합되어 있는 상기 적어도 하나의 기능재료는 전극재료와 부합하는 전기적 및/또는 화학적 성질들을 가지고; 메모리재료와동일한 또는 더 큰 상대유전율을 가지고; 상기 원자 또는 분자 종의 혼합에 따라 실질적으로 변하지 않고 남아 있는 상대유전율; 상기 원자 또는 분자 종의 혼합에 따라 실질적으로 변하지 않고 남아 있는 전도율을 가지는 것이 바람직하다.
본 발명에 따른 바람직한 제1 실시예에서, 상기 적어도 하나의 기능재료는 전극재료에 똑같이 분배되어 제공된다. 상기 바람직한 실시예의 변경에서, 상기 적어도 하나의 기능재료는 상기 적어도 하나의 전극 표면으로 연장하고 메모리재료에 접촉하는 전극재료부에 제공된다. 둘 이상의 기능재료가 사용되는 경우에, 상기 전극재료부의 각각의 분리된 계층에 제공될 수 있다.
본 발명에 따른 메모리 회로의 바람직한 제2 실시예에서, 상기 적어도 하나의 기능재료는 상기 적어도 하나의 전극의 하나 이상의 표면층들에 제공되고, 상기 하나 이상의 표면층들은 상기 적어도 하나의 전극과 메모리재료 사이의 하나 이상의 중간층들로 제공되고, 둘 이상의 기능재료들이 사용된 경우에는 둘 이상의 중간층들 각각에 제공될 수 있다.
바람직하게 상기 적어도 하나의 기능재료는 다음, 즉 다이아몬드와 같은 나노화합물 박막재료, 전도성 카바이드(carbide) 재료, 전도성 산화물 재료, 전도성 붕화물(boride) 재료, 전도성 질화물(nitride) 재료, 전도성 규화물(silicide) 재료, 전도성 카본-기초 재료, 또는 전도성 중합체 또는 공중합체 재료중 하나 이상으로 선택된다.
전도성 카바이드 재료는 다음, 즉 탄탈 카바이드, 티탄늄 카바이드, 지르코늄 카바이드, 또는 하프늄 카바이드 중 하나 이상일 수 있다; 전도성 산화물 재료는 다음, 즉 이산화물, 삼산화물, 도핑 또는 도핑되지 않은 이산화물, 또는 도핑 또는 도핑되지 않은 삼산화물 중 하나 이상일 수 있다; 전도성 붕화물 재료는 다음, 즉 하프늄 붕화물, 지르코늄 붕화물, 또는 크롬 붕화물 중 하나 이상일 수 있다; 전도성 질화물 재료는 다음, 즉 티탄늄 질화물, 지르코늄 질화물, 하프늄 질화물, 탄탈 질화물, 바나듐 질화물, 니오브 질화물, 또는 크롬 질화물 중 하나 이상일 수 있다; 전도성 규화물 재료 티탄늄 규화물일 수 있다; 또는 전도성 카본-기초재료는 다음, 즉 흑연 카본, 시아노(CN) 구성요소들(entities)을 가진 플러렌(fullerenes) 또는 물질들(substances) 중 하나 이상일 수 있다.
바람직하게, 전도성 중합체 또는 공중합체 재료는 다음, 즉 도핑된 폴리피롤(PPy), 도핑된 폴리피롤 유도체들(PPy), 도핑된 폴리 아닐린, 도핑된 폴리 아닐린 유도체들, 도핑된 폴리티오펜, 및 도핑된 폴리티오펜 유도체들 중 하나 이상으로 선택될 수 있다.
바람직하게, 강유전성 또는 일렉트릿 메모리재료는 상기 종류의 재료들을 포함하는 중합체 또는 소중합체(oligomer) 재료 또는 혼합물들 또는 화합물들이다. 계속해서, 강유전성 또는 일렉트릿 중합체 메모리재료는 다음, 즉 폴리비닐화 불소(PVDF), 소정의 공중합체들 가진 폴리비닐리덴, 공중합체들 또는 PVDF-트리플루오르에틸렌(PVDF-TrFE) 중 하나에 기초한 삼량체(ter-polymer), 홀수의 나일론, 소정의 공중합체를 가진 홀수의 나일론, 시아노 중합체, 및 소정의 공중합체를 가진 시아노 중합체 중 하나로 선택될 수 있다.
바람직하게, 전극재료은 다음, 즉 알루미늄, 플라티늄, 금, 티탄늄, 구리, 또는 그것의 합금들 또는 화합물들 중 하나로 선택될 수 있다.
바람직하게, 메모리재료는 물리적 또는 화학적 기상 증착에 의해서, 또는 스핀 또는 딥-코팅 프로세스들에 의해서 메모리 회로에 제공되고, 전극재료는 물리적 또는 화학적 기상 증착에 의해서 메모리 회로에 제공되고, 및 상기 적어도 하나의 기능재료는 물리적 또는 화학적 기상 증착 또는 솔루션-기초(solution-based) 프로세스에 의해서 메모리 회로에 제공된다. 바람직하게 메모리재료, 제1 및 제2 전극적당하다면, 상기 적어도 하나의 중간층이 모두 메모리 회로에서 박막들로 제공되고나서, 실질적인 박막 장치로 메모리 회로를 구현한다.
바람직하게, 본 발명에 따른 다수의 강유전성 또는 일렉트릿 메모리 회로들은 매트릭스-어드레서블 어레이(matrix-addressable array)에서 메모리 회로들을 형성하고, 메모리 회로들의 메모리 셀들은 강유전성 또는 일렉트릿 박막 메모리재료의 글로벌 층에서 다른 부들을 형성하고, 제1 및 제2 전극들은 제1 및 제2 전극수단부들을 각각 형성하고, 각각의 전극수단은 제1 전극수단의 전극들에 바람직하게 직교 각도로 지향되는 제2 전극수단의 전극들을 가진 다수의 평행한 스트립과 같은 전극들을 포함하고, 메모리 회로들의 메모리 셀들이 제1 전극수단의 전극들 및 제2 전극수단의 전극들 각각의 교차부(crossing)에서 박막 글로벌 층에 형성되도록, 강유전성 또는 일렉트릿 박막 글로벌 층은 그 사이에 끼워지고, 따라서 전극수단 및 메모리 셀들을 가진 메모리재료의 글로벌 층에 의해서 형성된 메모리 회로들의 어레이는 통합 수동 매트릭스-어드레서블 강유전성 또는 일렉트릿 메모리 장치를 구현하는데, 쓰기와 읽기 동작들을 위한 각각의 메모리 셀들의 어드레싱은 구동, 제어 및 검출을 위한 외부 회로와 적당하게 연결하여 전극수단의 전극을 통해서 일어난다.
본 발명은 첨부한 도면과 결합하여 양호한 실시예들을 참조하여 더 자세히 설명된다.
일반적으로, 본 발명은 메모리 회로를 도입하는 것에 근거하는데, 상기 회로는 일반적인 커패시터와 같은 구조, 적어도 하나의 기능재료가 있어서 한편으로 일렉트릿 또는 강유전성 메모리재료와 접속되고, 그리고 다른 한 편으로 커패시터와 같은 구조들의 전극들과 접속된다. 따라서, 적어도 하나의 기능재료는 전극들의 구성요소일 수 있다. 기능재료는 전기적으로 전도성이 있고, 따라서 커패시터와같은 구조들의 추가적인 전극재료로 고려될 수 있다. 전기적으로 전도성이 있는 것에 추가로 기능재료의 중요한 특징은 전극들을 통해서 커패시터와 같은 구조에 인가된 전기장의 영향하에서 또는 농도 기울기의 영향하에서 기능재료가 일렉트릿 또는 강유전체로부터 이동한 소정의 이온 또는 중성 종을 포획하고 혼합할 수 있다는 것이다. 다음의 상세한 설명으로 분명하게 되는 것처럼, 상기 이온들 또는 중성 종의 포획 및 혼합은 간극으로 원자 또는 분자 구성요소의 치환에 의해서, 또는 그 안에 빈자리의 채움에 의해서 일어난다. 전극구조로 의도적으로 만들어진 반응 종에 화학 결합이 또한 가능하다. 모든 경우에 있어서 기능재료에는 전기적 전도성이 남아 있다.
도1에 도시된 것처럼, 본 발명과 결합하여 데이터 저장 및 프로세싱 응용들에 대해서 커패시터와 같은 메모리 회로들에 이용된 중합체 메모리 재료의 피로 및 임프린트의 원인에 대한 광범위한 연구가 수행된다. 메모리 회로(C)는 메모리 물질(2)과 접속하는 제1 및 제2 전극들(1a,1b)을 포함하는데, 상기 경우에 강유전성 중합체는 평행판 커패시터와 같은 구조의 두 전극들 사이에 끼워진다. 전극들 사이에 전압 신호를 인가함으로써, 강유전성 중합체는 그것의 분극 상태에 영향을 주거나 또는 신호를 보낼 수 있는 전기장에 영향을 받는다. 유기 및 중합 일렉트릿 또는 강유전체에 대해서 일반적으로 적용 가능하다고 주장되었지만, 다음의 논의는 PVDF 및 TrFE 및/또는 TFE를 가진 그것의 공- 및/또는 삼원-중합체를 강조하면서 우선적으로 중합 강유전체를 취급한다. 이는 설명에 초점과 구체화를 제공하기 위해서이고, 관심있는 장래의 장치와 관련되어 나타나는 재료들의 클래스를 포함하기위해서이다.
실험적이고 이론적인 자료에 기초하여, 발명자들은 피로 및 임프린트에 대해 일반적으로 반복되고, 편재하고 우세한 메카니즘이 전기적 및 화학적 포텐셜의 영향하에서, 강유전성 중합체의 벌크에서 및 전극 영역들 근처에서 대전된 불순물 종의 재분배인 것을 발견했다. 강유전성/전극 계면에 도달할 때, 상기 불순물들은 깊은 트랩(trap)에 의해서 강유전성/전극 계면에서 포획될 수 있거나 또는 전극재료와 화학적으로 반응한다. 불순물들은 반응물들(reaction products)을 만들어내며, 이는 전극들에 절연 장벽을 형성하고, 실질적으로 전극들에 도달하는 이온 종에 대한 트랩들을 형성한다. 트랩들의 깊이에 따라서, 국부 전하들(localized charges)이 전극 표면들에서 만들어져 분극 필드들 및 이어 강유전성 영역들의 피닝을 생성함으로써 셀의 기능을 손상시킬 수 있다. 이온 또는 중성 종과 전극들 사이의 화학 반응들은 전극들의 물리적 완전성을 또한 파괴하고 전극들의 전도성을 수용할 수 없는 낮은 레벨까지 감소시킴으로써 전극들을 비-기능적이게 한다.
따라서, 강유전성 활성이 전극들 또는 강유전성 메모리재료의 벌크의 내부 계면들(즉, 영역 경계들, 또는 비결정형 또는 결정 영역들 사이의 경계들, 또는 입자 경계들)에서의 결함의 축적과 결합된 제2 효과들(secondary effects)에 의해서 상실된다. 상기 결합들(예, 이온 종)은 합성 또는 막 제조 공정으로부터 강유전성 재료의 외부 불순물들로 선험적으로 존재하거나, 또는 메모리 셀들을 제조하는 동안 발생하는 스트레스 또는 이어지는 장치들의 동작과 관련한 전기적 또는 기계적 스트레스들의 다양한 형태들 때문에 강유전성의 악화로부터 유도된다.
상기 해로운 현상에 대한 효과적인 것으로 발견된 해결방법 및 아래에 설명되고 예시되는 본 발명을 구성하는 해결방법은 휘발성 구성요소들, 예를 들면 PZT의 산소가 강유전성의 스위칭하는 동안에 상실되는 상기 언급된 무기 강유전성 메모리 막들에 대해서 개발된 해결방법들과는 기본적으로 구별된다. 상기 경우에, 해결방법들은 산소와 같은 잃어버린 종을 대체함으로써, 그리고 도핑에 의해서 또는 벌크 강유전성의 화학량적 변경에 의해서 빈자리 생성을 억제함으로써 빈자리들을 채우는데 초점이 맞추어진다.
본 발명의 일 실시예에 따르면, 강유전체와 접촉하는 전극들은 전극/강유전성 메모리재료 계면에 도달하는, 예를 들면 이온들을 포획하기 위해서, 전극재료의 전기 전도성의 손실없이 전극 구조로 상기 이온들을 혼합하기 위해서 준비된다. 이는 전극재료들의 신중한 선택에 의해서 이루어지는데, 각각의 전극은 하나의 단일체 판 또는 막이거나, 또는 각각의 전극은 둘 이상의 기능적 층들을 포함하는 샌드위치 구조로 만들어 진다. 전체 전극구조의 바람직한 기능들은 아래에 열거되는데, 즉,
ⅰ 전기 전도성.
ⅱ 해로운 이온 종의 트랩핑/혼합.
ⅲ 강유전체로부터 전극들을 향하여 이동하는 불순물들에 의한 전극들의 침투에 대한 장벽 활성(barrier activity).
ⅳ 전극들로부터 강유전체로 대전된 또는 중성 종의 이동에 대한 장벽 활성.
여기서, 전기 전도성은 벌크 강유전성 메모리재료로부터 전극들에 도달하는이온 종이 중성화되는 것을 보장한다. 이어, 전하는 축적되지 않으며, 이는 벌크 강유전체에 강한 국부 영역의 피닝 필드 또는 뚜렷한 분극 필드를 만든다. 전극 구조에서의 이온들의 혼합은 중성화된 이온들이 전극/강유전성 계면에서 축적되지 않는 것을 보장하며, 그렇지 않으면 이는 비-전도성 장벽 층을 만들어 구조적 손상을 일으킨다. 마지막으로, 양호한 장벽 성질들은 후면 전극재료 또는 메모리 장치의 다른 구성요소들을 화학적으로 활성화될 수 있는 벌크 강유전체로부터 화학적으로 활성적인 불순물들, 또는 장치의 부분들의 구조적인 전위(dislocation)(예, 발생된 가스에 의해서 가해진 압력)에 의해서 여전히 손상을 일으킬 수 있는 덜 활성적인 불순물들의 침투에 대한 보호를 제공한다.
도2는 본 발명에 따른 메모리 회로의 바람직한 제1 실시예를 도시하는데, 여기서 단일 전극재료는 전극들(1a,1b)의 가장 중요한 기능들을 제공한다. 상기 경우에, 기능재료들은 전극재료에 똑같이 분배되는 것으로 고려될 수 있다. 선택적으로, 기능재료(3)는 전극(1a;1b)의 전극재료부에 제공될 수 있다. 이어, 상기 재료부는 의도한 효과를 나타내기 위해서 메로리 셀의 강유전성 메모리재료(2)와 접촉하는 전극(1a;1b)의 표면으로 확장되어야 한다. 상기 경우에, 둘 이상의 기능재료가 상기 재료부의 각각의 층에 제공될 수 있으며, 즉 전극재료의 층을 이룬 배열에 제공된다. 상기로부터, 제1 실시예에서 기능재료의 혼합이, 도3 및 4에 각각 도시된 제2 실시예의 경우처럼, 분리되고 별개의 기능재료의 중간층들을 사용할 필요성을 적당히 제거할 수 있다. 제1 실시예에서, 기능재료(3)를 혼합한 전극들(1a,1b)의 실제적인 구성은 다음에 설명된 제2 실시예의 경우보다 더 어려운프로세싱 문제점들을 수반한다. 그러나, 본 발명에 따른 메모리 회로에서의 다양한 재료들 및 층들을 제공하기 위한 프로세스 요구 조건들은 간단하게 아래에 논의될 것이다. 분명하게, 제1 실시예는 특별한 품질들의 전극재료들을 요구하지만, 그러나, 아래에서 예시되는 것처럼 그러한 재료들은 존재한다.
도3은 본 발명의 제2 바람직한 실시예에 따른 메모리 회로를 도시한다. 다양한 전극들(1a,1b)의 바람직한 기능들이 기능재료(3)의 두 개의 분리된 중간층들(3a;3b)에 의해서 처리되는 곳은 커패시터와 같은 구조이다. 상기 중간층들(3a,3b)은 전극들(1a,1b)과 메모리재료(2) 사이에 끼워진다. 중간층들(3a,3b)은 전기적으로 전도성이 있고 메모리 셀(C)의 강유전성 메모리재료(2)로부터 전극들(1a,1b)로 이동하는 전기 전도성 이온 종의 손실없이 그것의 구조로 혼합할 수 있는 기능재료(3)를 포함한다. 높은 전도성 전극재료는 전극들(1a,1b)을 형성하고 외부 구동 및 감지 회로들에 양호한 연결성을 제공한다. 전극들(1a,1b)은 강유전성 메모리재료(2)와 면하는 측면 상에서 중간층들(3a,3b)을 형성하는 전도성 이온 트랩핑 기능성 재료(3)로 코팅된다. 이온 트랩핑 층들(3a,3b)에는 후면 전극재료에 침투 및 화학적 공격 및 메모리 회로(C)의 가능한 다른 구성요소들이 방지되도록 이온 종에 대한 양호한 장벽 성질들이 존재한다. 다양한 중간층들에서 기능성들의 상기 분리는 더 많은 층들을 포함하는 구조들로 확장될 수 있으며, 이어, 사용될 수 있고 수행 및/또는 제조가능성을 향상시킬 수 있는 전극재료들의 범위를 넓힌다. 예를 들면, 중간층들(3a,3b)이 다수의 서브층들로 각각 구성될 수 있으며, 각각은 특정 기능성 재료들을 포함하고 따라서 상기 에 열거된 ⅱ)-ⅳ) 중 하나와 같은 특정 기능으로 맞추어진다.
본 발명에 따른 메모리 회로의 제2 바람직한 실시예의 변경이 도4에 도시되고, 도4는 메모리 셀(C)의 둘 중 하나의 측면 상에 두 개의 분리된 중간층들(3a;4a,3b;4b)의 사용을 도시한다. 강유전성 재료(2)와 면하는 중간층들(3a,3b)은 전기 전도성이 있고 강유전성 메모리재료(2)로부터 불순물들을 흡수하는 능력을 가진다. 중간층들(4a,4b)도 마찬가지로 전도성이 있는 기능재료(3)를 포함하고 양호한 장벽 성질들을 가지며, 전극층들(1a,1b)을 통한 불순물들의 이동을 방지하며, 이는 높은 전도성 재료, 예를 들면 장치에서 회로의 다른 부분에 연결을 제공하는 금속이다. 바람직하게, 높은 전도성 재료는 제조 프로세스를 간단하게 하기 위하여 같은 장치의 다른 부분들에 사용되는 도체 재료일 수 있다.
기능재료의 동작 원리는 이제 자세하게 설명된다. 이온 및 중성 불순물 종은 도5a, 5b, 5c에 개략적으로 도시된 것처럼, 몇 가지 방식으로 전극 구조로 혼합될 수 있다. 도5a(ⅰ), 및 도5a(ⅱ)에 도시된 것처럼, 치환(substitution)은 불순물이 기능재료의 원래 구성요소를 쫓아내고 그 자리를 차지하는 것을 의미한다. 자유로워진 원래 구성요소는 교대로 다시 속박된 또 다른 사이트로 상기 도면 또는 다음 도면5a,5b 중의 하나에 도시된 메카니즘에 의해서 이동할 수 있다. 도5b(ⅰ) 및 도5b(ⅱ)는 빈자리 채움에 의한 혼합을, 도5c(ⅰ) 및 도5c(ⅱ)는 간극 배치를 도시한다. 상기 모든 경우에 있어서, 소정의 이동성은 기능재료의 원자들 및 빈자리들에 대해서 존재한다. 따라서, 양호한 장벽 성질들을 가진 조밀한 재료조차도깊이, 즉 강유전성 메모리재료(2)에 대한 계면에서 원자 및 분자 재배치를 통해서 그것의 제1 모노층 이상으로 불순물을 축적할 수 있다.
상기 함축적으로 설명된 방법들은 상기와 같은 장치를 만들기 위해서 선택될 수 있는 재료들 및 프로세스들 뿐만아니라, 강유전성 메모리재료(2)의 메모리 셀들을 기능재료(3)를 포함한 전극들(1a,1b) 또는 선택적으로 기능재료(3)의 중간층들(3a,3b)에 제공하는 수용가능 제조 프로세스의 범위를 제한한다. 따라서, 불순물들의 높은 발생, 또는 다양한 층 또는 재료 계면들에서 화학적 및 물리적 결함을 만들어내는 불완전한 클리닝 및 코팅 처리는 피해져야 한다.
분명하게, 바람직한 성질들을 잃어버리기 전에 전극 구조로 혼합될 수 있는 불순물의 양에 대한 제한이 있어야만 한다. 그러나, 반드시 무한 시간이 실패하는 것은 아니지만, 장치 수명의 연장이 대부분의 경우에 있어서 요구되는 것은 가치가 없다. 또한, 많은 예에서, 주요한 문제점은 재료 합성 또는 장치 제조 프로세스로부터 기원하는 불순물들의 초기 밀도 때문일 수 있다. 전극 또는 분리된 중간층 둘 중 하나에서 청소되고 축적된 상기 밀도가 문제점이 되어 중단될 때, 그 후로 연장된 주기 동안에 안정된 장치의 동작을 허용한다.
바람직하게, 기능재료 또는 재료들은 전극재료와 부합하는 전기적 및/또는 화학적 성질들을 가져야 하고, 이는 기능재료가 전극재료에 분배되어 제공되든지 또는 그것의 표면층으로 제공되든지에 관계없이 적용된다. 이는 특히, 기능재료가 전극재료 및 강유전성 또는 일렉트릿 메모리재료 둘 다에 관하여 화학적으로 부합할 수 있어야 한다는 것이다. 이는 또한 기능재료가 적당한 전극재료 또는 메모리재료 둘 중 하나로부터 이동하는 원자 또는 분자 종의 혼합 후에 여전히 원래의 전기적 및 화학적 특성들을 보유해야 하고, 특히 전극재료 및 메모리재료 둘 다와 부합하여 나타나야 한다. 또한, 기능재료 또는 사용된 기능재료들이, 전극재료에 특히 그것의 표면층으로 제공될 때 분배되거나 또는 전극과 메모리재료 사이의 중간층들로 제공되거나, 고주파수의 상대유전율을 가져야 하고, 이는 메모리재료와 전극재료 사이의 전기적 약화를 피하기 위해서 메모리재료의 상대유전율과 대략 동일하거나 또는 더 커야한다는 것이 일반적으로 요구된다. 전도성 기능재료의 상대유전율이 전극재료의 상대유전율보다 상당히 적더라도, 하지만 바람직하게 강유전성 메모리재료보다는 더 커야하고, 이 성질은 이동하는 원자 또는 분자 종이 혼합될 때 변하지 않고 유지되어야 한다. 기능재료의 전도성이 상기 종류의 혼합에 따라 변해서는 안된다.
본 발명에 따른 메모리 회로는 상기 메모리 회로들의 매트릭스-어드레서블 메모리 회로들로 이용될 수 있다. 다른 말로, 메모리 회로는 도6a의 평면도 및 도6b의 X-X선을 따라 절단한 단면도에 도시된 것처럼 수동적인 매트릭스-어드레서블 메모리 장치를 구성한다. 메모리 장치는 어드레싱 동작에서 메모리 셀(C)을 온-오프로 스위칭하기 위해서 메모리 회로에 연결된 스위칭 트랜지스터가 없기 때문에 수동 매트릭스 장치로 언급된다. 이는 어드레스되지 않은 상태에 메모리 셀(C)의 메모리재료는 매트릭스-어드레서블 장치의 어드레싱 전극들과 접촉하지 않는다는 것을 의미한다. 기본적으로 상기 종류의 메모리 장치는 평행 스트립과 같은 전극들(1b)의 제1 세트로 형성되고, 이는 도6b에서 기판 위에 위치되고 강유전성 메모리재료의 글로벌 층, 즉 강유전성 중합체(2)에 의해서 따르는 기능재료의 중간층(3b)으로 커버되는 것으로 도시되며, 이는 교대로 기능재료의 글로벌 층(3a)에 의해서 커버되고 그 위에 평행 스트립과 같은 전극들(1a)을 포함하는 또 다른 전극 세트가 제공되지만, 그러나 전극들(1b)에 수직 지향되어 수직 전극 매트릭스를 형성한다. 전극들(1a)은, 예를 들면 매트릭스-어드레서블 메모리 장치의 워드라인으로 생각될 수 있으며, 반면에 전극들(1b)은 그것의 비트라인으로 생각될 수 있다. 워드라인(1a)과 비트라인(1b) 사이의 교차부에서, 메모리 셀은 메모리재료(2)의 글로벌 층의 매트릭스로 정의된다. 이어, 메모리 장치는 매트릭스의 다수의 전극 교차부들과 대응하는 다수의 메모리 회로(C)를 포함할 것이다. 메모리 회로(C)는 도6c의 단면도에 더 자세히 도시되고 본 발명에 따른 메모리 회로의 제2 바람직한 실시예와 대응한다. 다른 말로, 기능재료(3)는 전극들(1a,1b)을 그 사이에 끼워진 메모리재료(2)로 각각 접촉하게 하는 각각의 중간층들(3a,3b)에 제공된다. 도6a,6b에 도시된 종류의 메모리 장치는 전극들(1a) 위에 절연층(소위 분리층)이 제공될 수 있고, 그리고 제2의 유사한 장치는 그것의 위에 쌓여질 수 있고, 계속해서 종래기술에서 공지된 스택된 또는 부피 메모리 장치를 형성한다. 도6a의 메모리 장치에서 주변 외부 회로가 도면에는 도시되지는 않았지만, 워드라인 및 비트라인을 각각 형성하는 전극들(1a,1b)이 매트릭스-어드레서블 메모리 장치의 메모리 셀에 쓰기/읽기 동작들을 수행하기 위해서 구동 및 제어 및 감지 회로에 연결되어야만 한다.
상기 종류의 매트릭스-어드레서블 메모리 장치에 기능재료를 제공하는 것은제조 사항에 약간의 주의를 요구한다. 예를 들면, 비트라인 전극(1b)은 기판(S)위에 위치되고 기판을 커버링하는 글로벌 층으로 초기 증착되고 난 후, 전극들은 예를 들면 표준 포토리소그래피 프로세스에서 패터닝되어 스트립과 같은 비트라인 전극들(1b)을 형성한다. 선택적으로, 전극들(1b)에 대응하는 단면을 가진 평행한 오목부(recess)가 기판에서 형성될 수 있고, 이어 필요하다면 전극 상부면들이 기판과 같은 높이가 될 때까지 평탄화될 수 있는 적당하게 처리된 전극으로 채워진다. 기능재료(3)가 전극재료로 혼합될 때, 전극재료에 기능재료의 동시 또는 점진적인 혼합을 이루기 위해서, 양 재료들에 증착하도록 물리적 또는 화학적 기상 증착이 이용될 수 있다. 선택적으로, 다음의 분리 단계들에서, 층(3b) 또는 기능재료는 메모리 장치에 글로벌 층으로 설계될 수 있고, 이어 기능재료의 또 다른 글로벌 층(3a)이 메모리재료(2)의 글로벌 층을 커버링하는데 제공되기 전에 메모리재료의 글로벌 층(2)이 증착된다. 마지막으로, 워드라인 전극들(1a)은 도6a에 도시된 것처럼 제공되고, 절연하고 분리하는 기능을 가진 평탄화 층에 의해서 가능한한 커버된다. 결과적인 구조는 물론 수동 매트릭스-어드레서블 메모리 어레이에 본 발명에 따른 다수의 메모리 회로들(C)이 통합된 메모리 장치이다. 기능재료(3)가 각각의 중간층들(3a,3b)에 제공될 때, 메모리재료(2) 뿐만아니라 상기 층들은 글로벌, 즉 메모리 장치에서 패터닝되지 않은 층들로 제공되고, 이어 단일 메모리 회로를 상기 메모리 회로들의 어레이로 통합하도록 하여, 그 수는 수천만 또는 수억 또는 그 이상에 달하여 미리 결정된 분극 상태 또는 각각의 분리된 메모리 회로의 값으로 동일한 수의 비트들을 저장하는 용량을 가지도록 한다. 또한, 상기 종류의 메모리 매트릭스-어드레서블 메모리 장치는 쓰기 및 읽기를 위한 외부 회로의 적당한 배치에 의해서 크게 대용량 평행한 스케일로 쓰기 및 읽기 동작을 수행할 수 있다.
본 발명에 따른 메모리 회로에서 사용될 수 있는 기능재료들의 다양한 예가 플루오르-함유 메모리재료들을 가진 사용하기 적당한 기능재료들 또는 그것의 중간층들의 명확한 설명으로 주어진다. 이 구성은 소정의 플루오르-함유 중합 강유전체, 특히 PVDF 및 VDF 및 TrEE의 공중합체가 미래의 데이터 저장 장치의 메모리재료들로 특별한 가능성을 보여준다는 사실에 근거한다. 또한, 플루오르-함유 메모리재료들이 이온 형태 뿐만아니라 중성에서 플루오르 및 플루오르화 수소의 이동성(mobility) 및 화학적 활성(aggressiveness) 때문에 특별한 가능성을 가진다는 사실이다.
실시예1 : 다이아몬드와 같은 나노화합물(DLN) 막을 가진 전극들
최근에, 매우 양호한 침식 저항 및 장벽 성질들이 막 성장과정 동안에 구성을 변화함으로써 크기의 18승 이상으로 조절될 수 있는 전기 전도성과 결합하여, 새로운 형태의 막들이 개발되어 왔다(비교, 예를 들면, Veniamin Dorfman 및 Boris Pypkin에게 특허된 "다이아몬드와 같은 나노화합물 또는 도핑된 다이아몬드와 같은 나노화합물 막을 형성하는 방법" 이라는 명칭의 미국 특허 No. 5,352,493(1994)호). 다이아몬드와 같은 나노화합물(DLN) 탄소 막이라는 용어로, 상기 막들은 공지된 다이안몬드와 같은 탄소(DLC) 막들과 다소 유사하지만(비교, 예를 들면, A.I.Maslov등의 "진공상태에서 다이아몬드와 같은 탄소 코팅을 형성하는 방법" 이라는 명칭의 국제 공개 출원 WO98/54376호), 그러나 수소에 의해 안정된 우세하게 다이아몬드 결합된 탄소, 및 산소에 의해 안정된 유리와 같은 실리콘의 랜덤 네트워크들에 상호침투하는 단계를 포함한다. 상기 C-Si 자기-안정 비정형 구조는 금속들의 도입을 위한 매트릭스를 형성하는데, 상기 금속들은 10e-4 Ω㎝ 이하로 비저항(resistivities)을 제공할 수 있는 제3의 상호침투 네트워크를 형성한다. 바람직한 성질들에 따라, 금속들은 Li, Ag, Cu, Al, Zn, Mg, Nb, Ta, Cr, Mo, W, Rh, Fe, Co, 및 Ni을 포함하는 넓은 범위에서 선택될 수 있다. 상기 막들은 거의 모든 기판 위에 높은 속도로 증착될 수 있으며, 단지 온화한 온도 상승(실온 증착 온도)에 의존한다. 유착(adhesion)은 본 발명과 관련한 모든 재료들, 즉 전극들 및 강유전체로 사용하는 유기 및 중합 재료들 뿐만아니라 무기 재료들에 실제적으로 양호하다(예: 금속들, 산화막들, 세라믹들, 플라스틱들). 테플론(Teflon)에 양호한 유착은 PVDF 및 TrEE를 가진 그것의 공중합체들과 같은 중합 강유전체와 화학적으로 가깝게 관련된 연결에 관계된다.
DLN 막들의 중요한 특징은 각각의 주어진 응용에 있어서 화학적 성질들 뿐만아니라 마이크로구조의 제작에 대한 가능성이다. 예로써, 강유전체로부터 DLN을 포함하는 전극 표면을 향하여 이동하는 활성 종의 혼합 문제를 고려하자. 상기 언급된 참조에 설명된 것처럼, DLN은 서브-네트워크에 상호침투하는 웹(web)을 포함한다. 상기 서브-네트워크들은 전극 구조들의 다양한 요구조건들, 즉 구조 완전성, 장벽 성질들, 전기 전도성 및 강유전성 메모리재료로부터 불순물들의 수용을 충족하기 위해서 선택될 수 있다.
도7에 도시된 것처럼 DLN 막의 특정 구조를 고려하자. 하나의 네트워크는수소에 의해 안정화되고 우세하게 sp3결합된 탄소를 포함하며, 구조 백본(backbone)을 포함한다. 또 다른 네트워크는 산소에 의해 안정화된 실리콘을 포함하는데, C-H 네트워크, 및 전체 전극 구조에 기계 강도 및 장벽 성질들을 제공하는 실리콘과 함께 서로 꼬여져 있다. 세 번째로, 주기율표의 1-7b 및 8족으로부터 선택된 원소들을 가진 도펀트 원소들 또는 도펀트 화합물들의 네트워크이다. 상기 도펀트들은 서로 다른 두 개의 네트워크 사이에 형성된 나노 크기의 구멍(nanopores)의 네트워크에 수용되고, 상기 경우에 상기 도펀트들은 여과 한계 이상의 밀도의 금속이며, 전기 전도성을 제공하고 결합된 네트워크 구조의 장벽 성질들을 추가한다. 또한, 다른 도펀트들은 DLN 제조 프로세스동안 조절되는 방법으로 혼합될 수 있다; 이어, 막 깊이 내에서 도펀트 농도 기울기가 만들어질 수 있다. 처리되는 불순물들은, 예를 들면 F_이온들 또는 플루오르화 수소라고 가정하고, 이는 PVDF 및 P(VDF-TrEE) 강유전체와 결합하여 관련된다. DLN 막에 의해서 나타나는 전극 계면에 도달할 때, 불순물들은 나노 크기의 구멍의 네트워크로 들어가서 거기에서 고정된다. 네트워크 안에서의 트래핑(trapping)은 도5a-c에 예시된 일반적인 메카니즘에 의해서 발생할 수 있다. 물리 및 화학 분야의 당업자에게는 분명한 것처럼, 도7에서의 구조는 바람직한 트래핑 메카니즘들을 선택하기 위한 기회들의 특별한 범위를 제공한다. 일반적으로, 깊은 트랩이 영구 고정화를 위해서 바람직하다. 상기를 달성하는 한 가지 방법은 불순물 종, 예를 들면 플루오르와 강한 화학 반응이 존재하는 전극재료안에 사이트를 제공하는 것이고, 상기 사이트에서 반응물은 전극의 기능성에 해로운 효과를 주지 않고 구조안에 속박되어 있다. 본 발명의 예에서, 나노 크기의 구멍의 네트워크에 도펀트들 뿐만아니라 산소-안정 실리콘 네트워크 자체가 전극 구조에서 손실 반응 종으로 역할한다. 예를 들면, HF 산은 DLN Si-O 네트워크를 선택적으로 에칭하는 것으로 공지되었다(비교, V.Dorfman:"다이아몬드와 같은 나노화합물(DLN)", Thin Solid Films 212 267-273(1992).
제2 실시예: 전도성 카바이드 기능재료
전이 금속 카바이드는 높은 녹는점을 가지고, 양호한 내마모 성질들을 보이고, 화학적으로 안정하다. 전이 질화 금속의 대부분은 또한 양호한 도체이다. 여기서, 구성은 탄탈 카바이드(TaC), 티탄늄 카바이드(TiC), 지르코늄 카바이드(ZrC) 및 하프늄 카바이드(HfC)로 만들어진다. 특히, TiC는 흥미롭게 Ti 전극들과 결합한다. 상기 화합물들은 NaCl구조의 모양을 이루고 금속, 공유 및 적은 수의 이온 결합의 복잡한 조합을 가진다. 비저항은 결정의 완전성에 의존하고 일반적으로 30-50ㆍ10-8Ωm 이다.
일반적으로, 상기 재료의 박막들은 글로우 방전(glow discharge) 기술들, 예를 들면 반응성 마그네트론 스퍼터링을 사용해서 형성된다. 양호한 품질의 막들을 형성하는 방법이 개발되고, 재료들은, 예를 들면 확산 장벽들, 내마모 코팅들, 및 광코팅들로 사용된다.
제3 실시예: 전도성 산화막 기능재료
이는 도핑된/도핑되지 않은 2중 또는 3중 산화막을 포함한다. 일반적으로 증착 기술들은 CVD/스핀(Sn2O3:In, SnO2:F, ZnO:Al) 및 스퍼터링(LSMO, RuO, IrO2, ITO)이다.
제4 실시예: 전도성 붕화물 기능재료
이는 HfB, ZrB, CrB를 포함한다.
제5 실시예: 전도성 질화물 기능재료
질화 화합물들은 금속성, 반도체성, 절연체성 물질을 만드는 넓은 범위를 커버링하는 전도성을 가진다. 특히, 전이 금속 질화물은 큰 과학적 장점을 가지고 있다. 상기 재료들은 높은 녹는점을 가지고, 양호한 내마모 성질들을 보이고 화학적으로 안정하다. 전이 금속 질화물의 대부분은 또한 양호한 도체이다. 여기서, 구성은 4A족 질화물들; 티탄늄 질화물(TiN), 지르코늄 질화물(ZrN) 및 하프늄 질화물(HfN)로 만들어진다. 특히, TiN은 흥미롭게 Ti 전극들과 결합한다. 상기 화합물들은 NaCl구조의 모양을 이루고 금속, 공유 및 이온 결합의 복잡한 조합을 가진다. 비저항은 결정의 완전성에 의존하고 일반적으로 20-30ㆍ10-8Ωm 이다. 일반적으로, 상기 재료의 박막들은 글로우 방전(glow discharge) 기술들, 예를 들면 반응성 마그네트론 스퍼터링을 사용해서 형성된다. 양호한 품질의 막들을 형성하는 방법이 개발되고, 재료들은, 예를 들면, 확산 장벽들, 내마모 코팅들, 및 광코팅들로 사용된다. 또한, TaN, VN, NbN과 같은 5A족 질화물들 및 CrN과 같은 6A족 질화물들이 사용된다.
관련 참조로, 예를 들면: Louis E. Toth의 전이 금속 카바이드 및 질화물들, Academic Press 1971; J.E.Green, J.E.Sundgren, L.G.Hultman 등의 Papers.
제6 실시예: 전도성 중합체 기능재료
첫번째로 높은 전도성 중합체들이 실버 올-트랜스(all-trans) 폴리아세틸렌 의 개발(H.Shirakawa) 및 나중에, 예를 들면 I2를 사용한 동일한 물질의 도핑(H.Shirakawa, E.J.Louis, A.G.MacDiarmid, C.K.Chiang 및 A.J.Heeger;J.Chem.Comm.(1977) 579)으로 약 25년 전에 합성되었다. 상기 막의 전도율은 10-3(Ωm)-1인 것이 발견되었다. 곧, 다른 폴리(p-페닐린)(PPP), 폴리피롤(PPy), 폴리(p-페닐린비닐린)(PPV), 폴리티오펜(PT) 및 폴리아닐린(PANI)과 같은 복합 중합체들이 도핑에 사용 가능하다는 것이 또한 발견되었다. 그러나, 상기 재료들의 결점은 그것들이 처리 가능하지 않다는 것이다.
80년대 중반에, 알킬 측면 고리에 폴리(3-알킬티오펜)를 공여하는 폴리티오펜에 추가될 때(P3AT), 복합 중합체들이 처리가능하다는(용해 가능하고 및 녹을 수 있다는) 것이 증명되었다. 상기 물질들을 도핑하는 가능성들이 또한 증명되었지만(Sato, Tanaka, Kaeriyama,; 합성 금속 18(1987)299), 그러나 안정성은 취약하다(G.Gustafsson, O.Inganas, J.O.Nilsson, B.Liedberg, 합성 금속 31(1988)297).
오랫동안, 전도성 중합체들은 또한 도핑 상태에서 처리 가능하고(예, 폴리아닐린 도데실벤젠술폰산(dodecylbenzenesulfonic acid), Pani DBSA) 및 용해 가능하다(예, 폴리(에틸렌이산화티오펜), 폴리스티렌술폰산, PEDOT-PSS). 오늘날, 102내지 105(Ω㎝)-1의 범위의 전도율을 가진 전도성 중합체들이 다수의 응용예들에서 상업화되었다.
제7 실시예: 전도성 규화물 기능재료
이는 TiSi2를 포함한다.
제8 실시예: 다른 형태의 기능재료
이는 흑연 탄소, C60과 같은 플러렌(벅크민스터 플러렌) 및 기능 그룹으로 시아노(CN)를 가진 물질들을 포함한다.
본 발명에 따른 메모리 회로에서, 메모리 셀의 메모리재료는 바람직하게 강유전성 또는 일렉트릿 메모리재료가다. 이 재료는 바람직하게 가장 폭 넓게 사용되는 중합체 및 가장 잘 이해되는 중합체 메모리재료로 현재 고려될 수 있는 폴리비닐리덴-트리플루오르에틸렌(PVDF-TrFE)일 수 있다. 메모리재료는 전극들 사이에 접촉되어 완전한 메모리 회로를 형성하고 상기 전극들은 보통 금속, 바람직하게 알루미늄, 플래티늄,티탄늄, 구리, 또는 그것들의 화합물의 합금들로 만들어진다. 전극재료는 어떠한 경우에도 양호한 전기 전도성이 존재해야 한다. 상기 연결에서 한가지 문제점은 당업자에게 잘 알려져 있고 참조 문헌에서 많이 논의된 것은 전극재료보다 본질적으로 훨씬 낮은 녹는점을 가지는 중합체 메모리재료 위에 직접 금속화로서 전극을 제공할 필요성이다. 기초적으로 동일한 문제점이 상기 논의된 본 발명에 따른 다양하고 바람직한 형태의 기능재료들이 본 발명의 메모리 회로에 제공될 때, 또한 나타난다. 상기 문제점은 구현되는 실제 실시예에 따라, 다소 다르게 나타난다. 일반적으로, 제1 전극(1a)의 전극재료는, 예를 들면 물리적 또는 화학적 기상 증착에 의해서 도시되지 않은 기판 위에 증착됨으로써, 메모리 회로에 제공된다. 도2에 도시된 제1 실시예에서, 기능재료는 전극(1a)을 형성하는 유사한 기상 증착 프로세스로 또한 포함될 수 있으며, 상기 전극은 전극재료에 똑같이 분배된 기능재료를 포함한다. 선택적으로 혼합되지 않은 전극재료가 이전처럼 물리적 또는 화학적 기상 증착에 의해서 증착되는 프로세스의 초기 단계에 있음에 따라, 그 후에 기능재료는 다음 프로세스 단계에 증가된 양으로 더해진다. 이어, 하나의 기능재료 이상의 증착은 표면에 인접한 전극재료부에 상기 재료들의 계층화된 또는 계급화된 분배를 가져오는 다른 프로세스 단계에서 발생할 수 있으며, 메모리재료의 이어지는 증착은 스핀 또는 딥-코팅 프로세스들에 의해서 발생할 수 있다. 낮은 녹는점을 가진 메모리재료는 하나 이상의 기능재료가 혼합된 전극재료의 응고된 층 위에 증착되기 때문에, 일반적으로 열적 또는 화학적 적합성을 가지고 이어지는 단계에 문제점이 생기지 않는다. 그러나, 하나 이상의 혼합된 기능재료들을 가진 제2 전극(1b)이 중합체 메모리재료 위에 증착될 때, 이미 제공된 중합체 메모리재료 위에 해로운 영향을 가지는 그 이상의 증착 프로세스를 피하기 위해서 특별한 주의가 있어야 한다. 따라서, 중합체 메모리재료의 표면 위에 전극 또는 기능재료 중 하나의 초기 막을 형성할 때, 중합체 재료에 낮은 온도의 입력 플럭스를 포함하는 물리적 또는 화학적 기상 증착이 사용되어야 한다. 예를 들면, 상기 단계에서 중합체 메모리재료에 열적 에너지의 입력이 소정의 값이하로 잘 유지되어,그것의 융합열을 초과하는 메모리재료의 부피 엘리먼트에서의 열 생성을 피한다.
일단 메모리재료가 기능재료 또는 전극재료 또는 그것의 혼합물 중 하나의 초기 박막에 의해서 코팅되면, 증착 프로세스는 메모리재료가 더 이상 해로운 영향을 받지 않도록 이미 설계된 박막의 충분한 열방출에 신뢰성을 계속 줄 수 있다. 일반적으로, 상기 프로세스의 고려사항들은 기능재료가 전극재료에 혼합되어 제공되거나 또는 표면층을 형성하기 위해 분리된 프로세스로 설계되거나 또는 예를 들면 도3에 도시된 것처럼 전극들과 메모리재료 사이의 중간층들이거나에 관계없이 적용된다는 것을 주목해야 한다. 또한, 기능재료는 상기 제2 실시예 또는 제5 실시예와 결합하여 간략히 언급된 수단들에 의해서 증착될 수 있다는 것을 주목해야 한다.
전도성 중합체가 기능재료로 사용될 때, 상기는 종래의, 즉 금속 전극재료로 혼합될 수 없지만, 그러나 그것의 표면에 증착되어 본 발명의 메모리 회로에 중간층을 형성한다. 종래기술에 따른 응용예의 소개에서 언급된 것처럼, 종래 기술의 시도들은 단독의 전극재료로 전도성 중합체를 사용해왔다. 그러나, 전도성 중합체는 화학적으로 중합체 메모리재료와 다르기 때문에, 대전된 및/또는 중성 입자들이 그 사이에서 이동하는 해로운 가능성이 여전히 존재하고, 그것을 방지하는 것이 본 발명의 중요한 목적이다. 전도성 중합체 재료만의 전극들을 이용하는 경우에, 바람직하게 기능재료는 그것의 도펀트로 상기 종류의 전극들에 혼합될 수 있기 때문에, 전극들은 기능재료의 바람직한 효과들, 즉 전극재료 또는 메모리재료 중 하나가 포함된 원자 또는 분자 종의 혼합 및 그 사이를 이동하는 경향을 가지고 요구되는 전도성 및 전하 이동 기능들을 완성한다.
마지막으로, 종래의 처리하기 힘든 전극재료에 대한 금속화 또는 증착 프로세스에 포함된 복잡함을 피하는 것이 또한 가능한데, 이는 제2 전극에 혼합된 기능재료 또는 제3 포로세스 단계에서 하나 이상의 그것의 표면층을 제공함으로써 가능하고, 추가적인 도시되지 않은 기판 또는 후면의 사용, 예를 들면 적당한 전기 절연재료의 사용을 포함하고, 그 후에 적용할 수 있는 제2 전극층 및/또는 기능재료층들이 저온 프로세스에서 메모리재료에 적층된다. 이는 기능재료 및/또는 전극이 메모리재료의 확산이 크게 제거될 수 있는 사실을 고려할 때 특히 바람직하다.
동업자들이 알고 있는 것처럼, 전극층들, 메모리재료층 또는 기능재료의 중간층들이거나 관계없이 메모리 회로의 모든 층들은 여기에 언급된 증착 프로세스에 의해서 박막들로 증착될 수 있다. 이는 당업자들에게는 분명하고, 예를 들면 강유전성 중합체들과 같은 유기 재료에 기초한 강유전성 메모리들이 오늘날 유일한 박막 장치들로 각광받고 있는 것과 관련있다.

Claims (24)

  1. 히스테리시스를 나타내고, 주어진 분극값에서 양 또는 음의 분극상태로 분극될 수 있고, 메모리재료(2)를 가진 강유전성 또는 일렉트릿 메모리 셀, 및 전극들에 적당한 전압을 인가함으로써, 또는 메모리 셀의 분극상태들과 반대 분극상태 사이의 스위칭을 유도함으로써, 또는 메로리 셀의 분극상태에서의 일시적 변화 또는 분극상태의 값을 유도함으로써 전위차가 분극되지 않은 메모리 셀을 분극시키기 위해서 메모리재료에 대해 생성되도록 배치되어 있는 상기 메모리재료(2)에 접촉하여 직,간접적으로 제공되는 제1 및 제2 전극들(1a,1b)을 포함하는 강유전성 및 일렉트릿 메모리 회로(C), 특히 개선된 피로 저항을 가진 강유전성 또는 일렉트릿 메모리 회로로서,
    상기 전극들(1a;1b) 중 적어도 하나는 상기 전극재료 또는 상기 메모리 셀의 상기 메모리재료 중 하나에 함유된 원자 또는 분자 종을 물리적 및/또는 화학적 벌크 혼합할 수 있고 이동 대전된 및/또는 중성 입자들의 형태로 상기 전극재료로부터 상기 메모리재료로 또는 상기 메모리재료로부터 상기 전극재료로 이동하는 성향을 나타내는 적어도 하나의 기능재료(3)를 포함하고, 따라서 상기 전극재료 또는 상기 메모리 셀의 상기 메모리재료 중 하나의 기능적 성질에 대한 악영향들이 오프셋될 수 있는 강유전성 또는 일렉트릿 메모리 회로.
  2. 제1항에 있어서,
    분리되어 또는 각각 결합되어 있는 상기 적어도 하나의 기능재료(3)는 상기전극재료와 부합하는 전기적 및/또는 화학적 성질들을 가지는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  3. 제1항에 있어서,
    상기 적어도 하나의 기능재료(3)는 상기 메모리재료의 상대유전율과 동일거나 또는 상기 메모리재료의 상대 유전율보다 더 큰 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  4. 제1항에 있어서,
    상기 적어도 하나의 기능재료(3)는 상기 원자 또는 분자 종의 혼합에 따라 실질적으로 변하지 않고 남아있는 상대유전율을 가지는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  5. 제1항에 있어서,
    상기 적어도 하나의 기능재료(3)는 상기 원자 또는 분자 종의 혼합에 따라 실질적으로 변하지 않고 남아있는 전도율을 가지는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  6. 제1항에 있어서,
    상기 적어도 하나의 기능재료(3)는 상기 전극재료에 똑같이 분배되어 제공되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  7. 제1항에 있어서,
    상기 적어도 하나의 기능재료(3)는 상기 적어도 하나의 전극(1a;1b) 표면으로 연장하여 상기 메모리재료(2)에 접촉하는 전극재료부에 제공되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  8. 제7항에 있어서,
    둘 이상의 기능재료들(3)이 상기 전극재료부의 각각의 분리된 계층에 제공되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  9. 제1항에 있어서,
    상기 적어도 하나의 기능재료(3)는 상기 적어도 하나의 전극(1a;1b)의 하나 이상의 표면층들(3a;3b)에 제공되고, 상기 하나 이상의 표면층들(3a;3b)은 상기 적어도 하나의 전극(1a;1b)과 상기 메모리재료(2) 사이의 하나 이상의 중간층들로 제공되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  10. 제9항에 있어서,
    둘 이상의 기능재료들(3)은 둘 이상의 중간층들(3a,4a;3b,4b) 각각에 제공되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  11. 제1항에 있어서,
    상기 적어도 하나의 기능재료(3)는 다이아몬드와 같은 나노화합물 박막재료, 전도성 카바이드(carbide) 재료, 전도성 산화물 재료, 전도성 붕화물(boride) 재료, 전도성 질화물(nitride) 재료, 전도성 규화물(silicide) 재료, 전도성 카본-기초 재료, 또는 전도성 중합체 또는 공중합체 재료중 하나 이상으로 선택되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  12. 제11항에 있어서,
    상기 전도성 카바이드 재료는 탄탈 카바이드, 티탄늄 카바이드, 지르코늄 카바이드, 또는 하프늄 카바이드 중 하나 이상인 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  13. 제11항에 있어서,
    상기 전도성 산화물 재료는 이산화물, 삼산화물, 도핑 또는 도핑되지 않은 이산화물, 또는 도핑 또는 도핑되지 않은 삼산화물 중 하나 이상인 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  14. 제11항에 있어서,
    상기 전도성 붕화물 재료는 하프늄 붕화물, 지르코늄 붕화물, 또는 크롬 붕화물 중 하나 이상인 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  15. 제11항에 있어서,
    상기 전도성 질화물 재료는 티탄늄 질화물, 지르코늄 질화물, 하프늄 질화물, 탄탈 질화물, 바나듐 질화물, 니오브 질화물, 또는 크롬 질화물 중 하나 이상인 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  16. 제11항에 있어서,
    상기 전도성 규화물는 재료 티탄늄 규화물인 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  17. 제11항에 있어서,
    상기 전도성 카본-기초 재료는 흑연 카본, 시아노(CN) 구성요소들(entities)을 가진 플러렌들(fullerenes) 또는 물질들(substances) 중 하나 이상인 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  18. 제11항에 있어서,
    상기 전도성 중합체 또는 상기 공중합체 재료는 도핑된 폴리피롤(PPy), 도핑된 폴리피롤 유도체들(PPy), 도핑된 폴리 아닐린, 도핑된 폴리 아닐린 유도체들,도핑된 폴리티오펜, 및 도핑된 폴리티오펜 유도체들 중 하나 이상으로 선택되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  19. 제1항에 있어서,
    상기 강유전성 또는 일렉트릿 메모리재료는 상기 종류의 재료들을 포함하는 중합체 또는 소중합체(oligomer) 재료 또는 혼합물들 또는 화합물들인 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  20. 제19항에 있어서,
    상기 강유전성 또는 일렉트릿 중합체 메모리재료는 폴리비닐리덴 불소(PVDF), 소정의 공중합체들 가진 폴리비닐리덴, 공중합체들 또는 PVDF-트리플루오르에틸렌(PVDF-TrFE) 중 하나에 기초한 삼량체(ter-polymer), 홀수의 나일론, 소정의 공중합체를 가진 홀수의 나일론, 시아노 중합체, 및 소정의 공중합체를 가진 시아노 중합체 중 하나로 선택되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  21. 제1항에 있어서,
    상기 전극재료는 알루미늄, 플라티늄, 금, 티탄늄, 구리, 또는 그것의 합금들 또는 화합물들 중 하나로 선택되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  22. 제1항에 있어서,
    상기 메모리재료(2)는 물리적 또는 화학적 기상 증착에 의해서, 또는 스핀 또는 딥-코팅 프로세스에 의해서 상기 메모리 회로(C)에 제공되고, 상기 전극재료는 물리적 또는 화학적 기상 증착에 의해서 상기 메모리 회로(C)에 제공되고, 상기 적어도 하나의 기능재료(3)는 물리적 또는 화학적 기상 증착 또는 솔루션-기초(solution-based) 프로세스에 의해서 상기 메모리 회로(C)에 제공되는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  23. 제22항에 있어서,
    상기 메모리재료(2), 상기 제1 및 제2 전극(1a;1b), 및 적당하다면, 상기 적어도 하나의 중간층(3a,3b)이 모두 상기 메모리 회로에 박막들로 제공되고나서, 실질적인 박막 장치로 상기 메모리 회로를 구현하는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
  24. 제1항에 있어서,
    다수의 상기 메모리 회로들(C)은 매트릭스-어드레서블 어레이(matrix-addressable array)에서 상기 메모리 회로들(C)을 형성하고, 상기 메모리 회로들의 메모리 셀들은 강유전성 또는 일렉트릿 박막 메모리재료의 글로벌 층(2)에서 다른 부들을 형성하고, 상기 제1 및 제2 전극들(1a;1b)은 제1 및 제2 전극수단부들을 각각 형성하고, 각각의 전극수단은 제1 전극수단의 전극들에 임의의 각도, 바람직하게 직교 각도로 지향되는 제2 전극수단의 전극들을 가진 다수의 평행한 스트립과 같은 전극들(1a,1b)을 포함하고, 상기 메모리 회로들의 상기 메모리 셀들이 제1 전극수단의 상기 전극들(1a,1b) 및 제2 전극수단의 상기 전극들 각각의 교차부(crossing)에서 상기 박막 글로벌 층(2)에 형성되도록 상기 강유전성 또는 일렉트릿 박막 글로벌 층은 전극들 사이에 끼워지고, 따라서 상기 전극수단 및 상기 메모리 셀들을 가진 상기 메모리재료의 상기 글로벌 층(2)에 의해서 형성된 상기 메모리 회로들(C)의 어레이는 통합 수동 매트릭스-어드레서블 강유전성 또는 일렉트릿 메모리 장치를 구현하고, 쓰기와 읽기 동작들을 위한 각각의 메모리 셀들의 어드레싱은 구동, 제어 및 검출을 위한 외부 회로와 적당하게 연결되어 전극수단들의 전극들(1a,1b)을 통해서 일어나는 것을 특징으로 하는 강유전성 또는 일렉트릿 메모리 회로.
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