JPH02162774A - 不揮発性メモリ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、情報を記憶させるメモリ素子に関し、特にバ
ックアップ電源等を用いることなく記憶した情報を保持
し得る不揮発性メモリ素子に関する。

〔従来の技術〕

最近、電圧を印加したり光パルスを入射したりすること
により、伝導率が不連続に変化する材料を用いたメモリ
性を有するスイッチング素子に関する研究開発が盛んに
行なわれている。このような技術の文献例としては、例
えばＡｐｐｌ　、Ｐｈｙｓ。

Ｌｅｔｔ、３４（８）　ｐ４０５（１９７９）　ＲＪ、
Ｐｏｔｃｖｂｅｒ　ｅｔ、ａｌ等がある。

第８図は上記した文献に記載されているメモリ性を有す
るスイッチング素子の構成を示す図である。同図に示す
スイッチング素子１は、基板２上に金属層３．絶縁体層
４．金属層５の順に積層した、いわゆる金属・絶縁体・
金属（Ｍ　Ｉ　Ｍ）構造をしている。なお絶縁体層４は
スイッチング特性を有する存機半導体薄膜（以下、存機
膜と略称する）である。電極としての金属層３には端子
６が形成されており、この端子６は電流計７を介して接
地されている。また電極としての金属層５には端子８が
形成されており、この端子８は電圧印加用の端子９に電
気的に接続されている。すなわち、このスイッチング素
子１はａ機膜４に一対の電極（３，５）を設けた二端子
構造の素、子である。

上記の如く構成されたスイッチング素子１の端子９とグ
ランドとの間に電圧Ｖを印加すると、を機膜４の伝導率
は一定値（しきい値）を境としてＯＮ、ＯＦＦの二状態
を示す如く不連続に変化する。

第９図は上記有機膜４の「電圧−電流」特性の一例を示
す図である。同図を参照して有機膜４のスイッチング特
性を説明する。を機膜４の「電圧−電流」特性は図示の
如くヒステリシスを示しており、しきい値±Ｖ、（Ｖ）
および±ｖ２　（Ｖ）を境にして不連続に伝導率が変化
する。

すなわち、低伝導率状態にある有機膜４に印加する電圧
がしきい値Ｖ２　（Ｖ）を越えると、伝導率がロードラ
インＬに沿ってＡ点からＢ点へと移行し、低伝導率状態
から高伝導率状態になる。この状態から徐々に電圧を下
げていき、電圧がｖｌ（Ｖ）以下になると伝導率が０点
からＤ点へと移行して高伝導率状態から低伝導率状態に
不連続に変化する。さらに電圧を下げていき電圧が−ｖ
２（Ｖ）以下になると、伝導率がＥ点からＦ点へ移行し
て高伝導率状態となる。この状態から逆に電圧を上げて
いき、電圧が−ｖ１　（Ｖ）以上になると、伝導率がＧ
点からＨ点へ移行し、再び低伝導率状態に変化する。し
たがって、有機膜４が低伝導率状態にあるときは、印加
電圧が−ｖ２〜Ｖ２（Ｖ）の間であれば、低伝導率状ｆ
ｉ（ＯＦＦ状態）を保持し、印加電圧がｖｌ　（ｖ）以
上又は−ｖ２（Ｖ）以下であれば高伝導率状＠　（ＯＮ
状態）に変化する。また、有機膜４が一旦高伝導率状態
になると、印加電圧がＶ、（Ｖ）以上又は−ｖｌ（Ｖ）
以下であれば、高伝導率状態が保持されるが、印加電圧
がＶ、（Ｖ）以下又は−Ｖｌ（Ｖ）以上になると低伝導
率状態に変化する。

このように、有機膜４がしきい値（±Ｖｌ又は±Ｖ２）
を境にして低伝導率状態と高伝導率状態の２つの状態を
示しいわゆるヒステリシス状態を呈するということは、
有機膜４はスイッチング特性と共に、メモリ特性を有す
ることを示している。

上述したように、低伝導率状態（ＯＦＦ状態）にある有
機膜４にｖｌ　（■）以上又は−Ｖ２　　（Ｖ）以下の
電圧を印加して一旦高伝導率状態に移行させると、所定
の電圧（Ｖ、以上または一■１以下）を印加している間
はこの高伝導率状態が保持される。

すなわち、デジタル信号のような２値情報に応じて上記
高伝導率状態を選択し保持することにより、上記スイッ
チング素子１をメモリ素子として用いることができる。

このようなメモリ特性およびスイッチング特性は幾種類
かの有機物質に共通にみられる現象であり、内部分子配
列に起因するものと考えられる。

第１０図は上記したメモリ特性およびスイッチング特性
を有する物質の分子配列を模式的に示す図であり、高伝
導率状態および低伝導率状態の二状態を示している。こ
の物質の分子配列は、電子の供給を行なうドナー分子り
と電子を受取るアクセプタ分子Ａとが、層状に積層した
状態を呈している。このような分子配列状態を配向性と
いう。

なおドナー分子りおよびアクセプタ分子Ａは、分子では
なしに基であってもよい。ドナー分子りとアクセプタ分
子Ａとを積層すると、ドナー分子りまたはアクセプタ分
子Ａのいずれか一方は互いに連なってカラムを構成する
。以下、アクセプタ分子Ａがカラムを構成しているもの
として説明する。

低伝導率状態にある物質に電圧を印加すると、印加され
た電圧レベルに応じて一定量の電子がドナー分子りから
アクセプタ分子Ａに移動し、電子の一次元バンド帯（カ
ラム）を形成する。

第１１図はアクセプタ分子ＡがカラムＧを構成した状態
を示す図である。カラムＧに対し垂直な方向にキャリア
密度制御用電界Ｅａを印加すると、ドナー分子りからア
クセプタ分子Ａに一定量の電子が移動し、カラムＧにお
ける伝導率に寄与する電子密度が変化するのであるが、
上記したように、この電子密度（伝導率）はしきい値を
境に不連続的に変化する。このとき、しきい値を越えて
電界Ｅａを印加すると、高伝導状＠　（ＯＮ状！＠）と
なるが、−旦、ＯＮ状態になると電界が印加されている
間はカラムＧ内に電子が保持されるので、このＯＮ状態
は維持される。そして、カラムＧに対して平行な方向に
人出力制御用電界Ｅｂを印加すると、カラムＧ内に存在
する電子が電流として取出される。

このように、カラムＧ内に存在する電子を電流として取
出せるということは、カラムＧ内に電子として蓄えた情
報を読み出せるということであり、メモリとしての性質
を有する。

なお、配向性およびメモリ性を有する物質に印加した電
圧がしきい値に達したときに流れる電流の立上がりまた
は立下り速度は、電子または正孔という軽いキャリアの
移動によるものであり、移動速度の遅いイオン等の移動
は伴わない。このため、極めて速い応答性を有している
。したがって、上述の物質を用いれば、１０ｎｓｅｃ以
下という極めて速いスイッチング速度を有するスイッチ
ング素子を達成できると共に、メモリとしての性質も有
するスイッチング素子を実現することができる。

〔発明が解決しようとする課題〕

配向性を有する物質をメモリ素子として用いるには次の
ような問題があった。

すなわち、低伝導率状態から高伝導率状態に移行した有
機膜は、しきい値Ｖ１　（Ｖ）以上の電圧またはしきい
値−Ｖｌ　（Ｖ）以下の電圧を印加している間はドナー
ＤとカラムＧとからなる分極状態（情報が書込まれた状
態）が保持される。しかし、有機膜への印加電゛圧を断
つか、またはしきい値開−ｖｌ−ｖｌ　（ｖ）であるＯ
ｖ前後にすると、カラムＧ内の電子がアクセプタＡから
ドナーＤへ移動して有機膜はＯＦＦ状態となり、分極状
態が消滅してしまう。すなわち、書込まれた情報が喪失
されることになる。

そのため、配向性を有する有機膜にメモリ機能を持たせ
るためには、ＯＮ状態を保持すべく常に所定電圧を印加
し続けなければならず、メモリ保持用のバックアップ電
源が必要であり、不揮発性化することができなかった。

本発明の目的は、メモリ内容の喪失を生ずることなく、
信頼性の高い動作を期待し得る不揮発性メモリ素子を提
供することにある。

また別の目的は、高いアクセス速度で適確な書込みおよ
び読出しを行ない得ると共に、容易に三端子構造の素子
とすることができ、使用し易く用途範囲の広い不揮発性
メモリ素子を提供することにある。

〔課題を解決するための手段〕

本発明は上記課題を解決し目的を達成するために、次の
ような手段を講じた。すなわち、配向性を有する材料か
らなり、印加電圧に応じて伝導率が変化し、形成された
分極状態を保持可能な配向膜を、電気的な障壁を介して
一対の電極にて挾持するようにした。

また、配向性を有する材料からなり、印加電圧に応じて
伝導率が変化し、形成された分極状態を保持可能な配向
膜と、この配向膜の配向方向と同一方向に電界を印加す
る如く上記配向膜を挟んで設けられたソース・ドレイン
電極対と、前記配向膜の配向方向とは異なる方向に電界
を印加する如く上記配向膜を挟んで設けられた制御電極
対とを備えたものであって、前記ソース・ドレイン電極
対および制御電極対を、前記配向膜に対しそれぞれ電気
的な障壁を介して設けるようにした。

〔作用〕

上記手段を講じたことにより、次のような作用が生じる
。電極から配向膜に電界を印加すると配向膜内に分極が
形成され情報が書込まれる。ここで、配向膜は電気的な
障壁により電極から絶縁されているので、配向膜への電
界の印加を中断しても配向膜に形成されている分極状態
は保持される。

その結果、書込まれた情報が安定に保持され、信頼性の
高いメモリ機能を発揮し得るものとなる。

〔実施例〕

第１図は本発明の実施例に係る不揮発性メモリ素子１０
の基本構造を示す断面図である。配向性を有する薄膜（
以下、配向膜と略称する）１１には電気的な障壁として
の絶縁膜１２を介して上部電極１３が設けられ、電気的
な障壁としての絶縁膜１４を介して下部電極１５が設け
られている。

この上部電極１３と下部電極１５とは、制御電圧印加用
の制御電極対としてのゲート電極対（１３゜１５）を形
成している。このゲート電極対（１３゜１５）は配向膜
１１内のカラム形成方向に対し垂直な方向に電圧を印加
するための電極である。また上記電極１３および１５に
対し直交する方向にそれぞれ電気的な障壁としての絶縁
膜１９．２０を介して電極１６および１７が設けられて
いる。

この電極１６および１７とは、ソース争ドレイン電極対
（１６，１７）を形成している。このソース・ドレイン
電極対（１６，１７）は配向膜１１のカラム形成方向に
電圧を印加するための電極である。なお１８は基板であ
る。

上記ゲート電極対（１３，１５）およびソース・ドレイ
ン電極対（１６，１７）の各一方の電極どうしは短絡手
段（不図示）により短絡されており、この短絡された電
極に共通端子（不図示）を形成する。その結果、上記共
通端子と、ゲート電極対（１３，１５）およびソース・
ドレイン電極対（１６，１７）の残りの二つの独立端子
とを合わせた三端子構造のメモリ素子１０が得られる。

配向性を有する配向膜１１を成膜する方法としては、ラ
ングミュア−プロジェット法（以下、ＬＢ法と略称する
）、キャスト法等がある。これらの方法は気液界面を利
用した方法である。またドライな方法としては、クラス
タイオンビーム法。

宵機分子線ビーム法（ＯＭＢＥ）等がある。さらにスパ
ッタ法、蒸着法、プラズマ重合法等の方法も配向膜の成
膜方法として考えられる。

上記ＬＢ法を用いて配向膜を形成する場合は、まず配向
膜を形成する分子を予め長い鎖状の基たとえばアルキル
基に付加させて疎水基とする。この疎水基をＬＢ法を用
いてドナー、アクセプタといった順に積層状に成膜する
。なお疎水基は積層面に対し垂直な方向に並ぶ性質を有
しているため、成膜した配向膜内に形成されるカラムは
、積層面に対し平行に並んだ状態に形成される。

第２図および第３図は、第１図に示した基本構造を基に
構成した本発明の第１実施例であるメモリ素子２０の素
子構造を示す断面図および平面図である。なお第２図は
第３図のＡ−Ａ線に沿う断面図である。第２図に示すよ
うに、基板２１上に下部電極２２が形成されている。こ
の下部電極２２は絶縁膜２３に覆われている。この絶縁
膜２３上には所定の間隔をおいてソース電極２４および
ドレイン電極２５が形成されている。なおソース電極２
４には端子２４ａが、ドレイン電極２５には端子２５ａ
がそれぞれ設けである。このソース電極２４とドレイン
電極２５との間には絶縁膜２９ａ、２９ｂを介して、配
向膜２６が前記ＬＢ法により形成されている。

第４図は上記配向膜２６の分子配列を示す図である。同
図に示すように、配向膜２６内には、基板２１に対し平
行な方向にアクセプタが連なってカラムＧを形成してい
る。しかもアクセプタにはアルキル基Ｒが付加されてい
る。なお本実施例に用いられている配向膜２６は、ドナ
ーＤとカラムＧとを結ぶ線が基板２１に対し垂直の状態
を呈している。

第２図および第３図に説明を戻す。上記配向膜２６上に
は、絶縁膜２７が形成されており、この絶縁薄膜２７上
にゲート電極２８が設けられている。かくして配向膜２
６内に形成されているカラムＧに対し、これと平行な方
向には絶縁膜２９ａ。

２９ｂを介してソース・ドレイン電極対（２４゜２５）
が形成され、垂直な方向には絶縁膜２３゜２７を介して
ゲート電極対（２２，２８）が形成されている。

なお、第３図に示すように、下部電極２２には端子２２
ａが設けられ、上部電極２８には端子２８ａが設けられ
ている。ここで例えば端子２２ａと端子２４ａとを短絡
し、この短絡した端子を一つの共通端子となし、残りの
端子２８ａと２５ａとを二つの独立端子となすことによ
り三端子構造のメモリ素子とすることができる。

次にメモリ素子２０の製造手順について説明する。まず
ガラス等からなる絶縁性基板２１上に下部電極２２を形
成する。そして下部電極２２を覆うようにして５ｉ０２
．ＳｉＮ等からなる絶縁膜２３をＣＶＤ法、スパッタ法
等により形成する。

この絶縁膜２３上に上記カラムＧに電流を流すためのソ
ース電極２４およびドレイン電極２５を一定の距離を隔
てて設け、電極２４．２５の一辺であって、この二電極
２４．２５の対向面側に絶縁膜２９ａ、２９ｂを形成す
る。ここまでの工程は無機物質のみを用いた場合であれ
ば、半導体製造プロセスと同様である。次にソース・ド
レイン電極対（２４，２５）の領域を覆うようにして、
配向膜２６を成膜する。この配向膜２６は、例えばＴＣ
ＮＱ塩にアルキル基を付加して得られた長鎖アルキル誘
導体ＴＣＮＱの銅錯体であるＣｕ・ＲＴＣＮＱを用いる
。このような物質をＬＢ法により成膜する。なおＲはＣ
１２Ｈ２５等からなるアルキル基である。そして成膜し
た配向膜２６の不必要な部分を有機溶媒等を用いて除去
し、所要の形状にする。所要の形状に形成された配向膜
２６上に、蒸着等の方法を用いてポリパラキシリレン等
からなる絶縁膜２７を形成する。そしてこの絶縁膜２７
を金属マスク等を用いて、必要な部分を残して除去する
。しかるのち絶縁膜２７上にＡｕ。

ＡｆＩまたはＣ「等の金属からなるゲート電極２８を真
空蒸着法等を用いて形成する。

上記の如く構成されたメモリ素子２０は次のように動作
する。情報を書込むためにゲート電極対（２２，２８）
に電圧を印加すると、第４図に示すように、ドナーＤか
らカラムＧへ電子ｅが移動する。この電子ｅの移動量す
なわち電流量は第９図に示したように、印加電圧によっ
て不連続に変化する。すなわちゲート電極対（２２，２
８）からの印加電圧がしきい値を越えると（ｖ２以上又
は−■２以下）、ドナーＤからカラムＧへの電子ｅの移
動量が急激に増し、カラムＧは高伝導率状態になり、す
なわち、Ａ点〜Ｂ点またはＥ点〜Ｆ点へと移行し、いわ
ゆるＯＮ状態となり、情報が書込まれたことになる。読
み出しを行なう場合は、ソース滲ドレイン電極対（２４
，２５）に電界を印加して、カラムＧ内の電子を電流と
して取り出すことにより行われる。

第５図はメモリ素子２０に実際に情報の書込み、を行な
うための回路の構成を示す図である。書込み電極となる
ゲート電極対（２２，２８）にはスイッチＳ１がオンす
ることにより書込み用の電圧が印加される。また、読出
し電極となるソース電極２４には小さな容量Ｃ１を介し
て電圧Ｖｓが印加される。また、読出し電極となるドレ
イン電極２５は小さな容量ｃ２．抵抗Ｒ２，電流計３０
を介して接地されている。

このような回路構成において、スイッチＳ１をオンする
と抵抗Ｒ１を介して書込み電極としてのゲート電極対（
２２，２８）に電圧Ｖｇが印加され、配向膜２６に分極
状態が生じ情報の書込みが行なわれる。書込みが終了し
たら、スイッチＳ１をオフさせる。なお、スイッチＳ１
のオン／オフは半導体ＴＴＬ、ＥＣＬ（Ｅｍｉｔｔｅｒ
　Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ）。

ＧａＡｓＦＥＴ等の高速のスイッチング素子を用いて行
なうことが望ましい。

上記高速のスイッチング素子を用いての高速なオン／オ
フ操作が望まれる理由は次のとおりである。配向膜２６
はゲート電極対（２２，２８）およびソース・ドレイン
電極対（２４，２５）に対し絶縁膜２３．２７および２
９ａ、２９ｂで絶縁されている。したがって配向膜２６
が高伝導率状態から低伝導率状態に移行するのに要する
時間、すなわち分極が消滅するのに要する時間（≧１゜
ｎ５ｅｃ）よりも短い時間で電圧印加を打ち切れば、配
向膜２６は分極状態が消滅する前にフローティング状態
にされる。その結果、分極状態が保持されて書込まれた
情報が喪失されるのを防止できる。

一方、配向膜２６に形成されている分極状態を保持した
まま情報の読み出しを行なう場合は、小さな容ｉｃ１お
よびＣ２を介して分極状態を破壊しない程度の小さな振
幅の交流電圧Ｖｓをソース・ドレイン電極２４．２５間
に印加する。そうすると、配向膜２６内に形成されてい
るカラムＧ方向に電流が流れる。なお、ＯＦＦ状態のと
きは上記のように交流電圧を印加してもカラム方向（ソ
ース・ドレイン間）に電流は流れない。このようにして
、非破壊での情報の読出しが行われる。

このように上記実施例によれば、配向膜２−６とソース
電極２４．ドレイン電極２５との間に電気的な障壁とし
ての絶縁膜２９ａ、２９ｂを介在させ、配向膜２６とゲ
ート電極２２．２８との間に電気的な障壁としての絶縁
膜２３．２７を介在させたので、配向ＩＮ！２６を完全
にフローティング状態とすることができ、ゲート電極対
（２２，２８）により書込まれた情報は、ゲート電極対
（２２゜２８）による電圧印加を停止したとしても喪失
される恐れがなく、確実な不揮発性化が実現できる。

また、配向膜２６中のカラムＧの形成方向にソース・ド
レイン電極対（２４，２５）を設け、カラムＧの形成方
向に対し垂直な方向にゲート電極対（２２，２８）を設
けたので、アクセス速度を向上させることができ、しか
も書込みおよび読み出しを確実に行なうことができる。

さらに、ゲート電極対（２２，２８）およびソース・ド
レイン電極対（２４，２５）の各一方の電極どうしを短
絡して共通端子とすることにより、三端子構造のメモリ
素子とすることができ、したがって、従来の二端子構造
のメモリ素子に比べて使用し易く、用途範囲を飛躍的に
広げることができる。

なお、上記実施例では３端子構造の不揮発性メモリ素子
を説明したが、２端子構造の不揮発性メモリ素子を実現
することもできる。

第６図は本発明の第２実施例を示す図で、二端子構造の
メモリ素子の構成を示す断面図である。

図示の如く、配向膜４０に一対の電極４１．４２を対向
配置し、これらの電極４１．４２と配向膜４０との間に
それぞれ絶縁膜４３．４４を介在させた構成とする。こ
のような構成にすれば、前記実施例と同様の不揮発性メ
モリ素子としての機能を有する二端子構造のメモリ素子
を得ることができる。ただし、２端子構造のメモリ素子
の場合は、３端子構造のもののように、カラム方向に電
流を流して情報を読み出すことができないので、第７図
に示すように、層方向（カラムに垂直）に電圧を印加す
る。そうすると、電荷がそれぞれカラムＧの形成されて
いる各層間（４０８〜４０ｅ）をホッピング伝導する。

ＰＬは電荷のホッピング箇所を示している。ホッピング
伝導した電荷は最も外側の層４０ａまたは４０ｅから取
出され、情報の読み出しが行われる。

なお上記各実施例では配向膜２６．４０の材料としてＣ
ｕ−ＴＣＮＱを用いた例を示したが、ＴＮＡＰ　（テト
ラシアノナフトキノデイメタン）。

ＴＣＮＥ　（テトラシアノエチレン）等の誘導体と銅ま
たは銀との錯体であってもよい。さらにＬＢ膜化された
スフワラニウム系色素、アズレン系色素等であっても、
同一分子内にドナー基とアクセプタ基とを含んでおり、
分子内電荷移動（チャージトランスファー）を起し、ア
クセプタ部分に一次元導体が形成されるので、配向膜と
して用いることができる。また、上記以外の薄膜材料、
遷移金属や希土類およびそれらの酸化物を含むセラミッ
クなどであっても、例えばＶ、ＳＬのようにドナー基と
アクセプタ基とを含みカラムＧを形成しているものであ
れば、配向膜として用いることができる。

【発明の効果〕

以上詳記したように本発明によれば、配向膜に対して電
気的な障壁を介して電極を設けたので、メモリ内容の喪
失を生ずることなく、信頼性の高い動作が期待できる不
揮発性メモリ素子を提供できる。

また、配向膜の配向方向に応じてソース・ドレイン電極
対および制御電極対を設けたので、高いアクセス速度で
適確な書込みおよび読出しを行ない得ると共に、容易に
三端子構造の素子とすることができ、使用し易く飛躍的
に用途範囲を広げることができる不揮発性メモリを提供
できる。

【図面の簡単な説明】

第１図〜第５図は本発明の第１実施例を示す図であり、
第１図は本発明の実施例に係る不揮発性メモリ素子の基
本構造を示す断面図、第２図および第３図は第１実施例
である三端子構造の不揮発性メモリ素子の構成を示す断
面図および平面図、第４図は同実施例における配向膜内
の分子配列を示す図、第５図は同実施例の配向膜に書込
みを行なうための回路の構成図、第６図および第７図は
第２実施例である二端子構造の不揮発性メモリ素子の構
成を示す断面図および電荷のホッピング伝導を示す斜視
図である。第８図〜第１１図は従来技術を示す図で、第
８図はメモリ素子の構成を示す断面図、第９図は配向性
を有する物質の「電圧−電流」特性を示す図、第１０図
は配向性を有する物質の分子配列状態を示す図、第１１
図はカラムの形成された状態を示す図である。 １１．２６．４０・・・配向膜、１２，１４゜１９．２
　Ｏｒ　　２３．２７　＋　　２９　ａ　、２９　ｂ　
。 ４３．４４・・・絶縁膜、（１３，１５）、（２２゜２
８）・・・ゲート電極対、（１６，１７）（２４，２５
）・・・ソース・ドレイン電極対、４１゜４２・・・電
極。 出願人代理人　弁理士　坪井　　淳 ２゜ 第２図 第３図 第５図 第６図 第７ 図 第９図

Claims (2)

【特許請求の範囲】
1. （１）配向性を有する材料からなり印加電圧に応じて伝
   導率が変化し形成された分極状態を保持可能な配向膜と
   、この配向膜を電気的な障壁を介して挾持する如く設け
   られた一対の電極とを具備したことを特徴とする不揮発
   性メモリ素子。
2. （２）配向性を有する材料からなり印加電圧に応じて伝
   導率が変化し形成された分極状態を保持可能な配向膜と
   、この配向膜の配向方向と同一方向に電界を印加する如
   く上記配向膜を挟んで設けられたソース・ドレイン電極
   対と、前記配向膜の配向方向とは異なる方向に電界を印
   加する如く上記配向膜を挾んで設けられた制御電極対と
   を備え前記配向膜に対し前記ソース・ドレイン電極対と
   制御電極対がそれぞれ電気的な障壁を介して設けられて
   いることを特徴とする不揮発性メモリ素子。