KR20090090313A - 메모리 소자 및 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 제 1 절연층(3) 상에 배열된 분자-원자 착물(4, 5, 6)을 포함하고, 여기서 메모리 소자(1)의 제 1 메모리 상태는 분자-원자 착물(4, 5, 6)의 제 1 전하 분포 상태에 대응하고, 메모리 소자(1)의 제 2 메모리 상태는 분자-원자 착물(4, 5, 6)의 제 2 전하 분포 상태에 대응하고, 여기서 제 1 메모리 상태에 대응하는 분자-원자 착물(4, 5, 6)의 전체 전하는 제 2 메모리 상태에 대응하는 분자-원자 착물(4, 5, 6)의 전체 전하와 동일하고, 상기 제 1 절연층(3)은 제 1 접촉층(2)상에 형성되고, 상기 분자-원자 착물(4, 5, 6)은 상기 제 1 절연층(3) 상에 일종 이상의 단일 원자(5) 및 일종 이상의 분자(4)를 포함하는 메모리 소자(1)에 관한 것이다.
메모리 소자, 착물, 분자, 원자
Description
본 발명은 메모리 소자에 관한 것이고, 특히 메모리 셀 및 메모리 셀 어레이에 관한 것이며, 여기서 정보는 분자 및/또는 원자 상태로 저장된다. 본 발명은 추가로 대응하는 단일-원자 및 단일-분자 메모리 소자를 제조하는 방법에 관한 것이다.
오늘날의 전자 메모리 소자는 메모리 셀이 로직 하이(logic high) 또는 로직 로우(logic low) 상태로 이르게 될 수 있는 트랜지스터 회로에 의해 수행되는 반도체 기반 기술이라는 측면에서 대부분 실현된다. 반도체 기술에 기반된 다양한 이런 메모리 셀은 광범위의 적용 목적을 갖는 것으로 알려져 있다. 전력 소비, 신뢰성 및 속도라는 측면에서 이런 메모리의 효능은 이런 반도체 부재, 즉 트랜지스터의 크기에 주로 의존한다. 따라서, 반도체 기반 전자기기의 고밀도 소형화 집적이 지난 세기 동안 일어났다. 또한, 보다 낮은 전력 소비를 갖는 보다 작은 소자를 가능하게 하고, 보다 빠른 스위칭 사이클을 허용하는 반도체- 및 트랜지스터- 기반 메모리에 대한 또 다른 솔루션이 제안되었다.
나노기술, 단분자, 원자로 조차 언급되는 것은 기계적으로 또는 전자적으로 다루어지며 정보 저장 수단으로 제공될 수 있다. 본 명세서에 참조로서 포함되는 문헌 [J. Repp et al, "Controlling the Charge State of Individual Gold Adatoms" Science 306, 1126(2004)]에서, 염화나트륨(NaCl) 필름 상의 단일 금(Au)의 전하 상태를 제어하는 방식이 개시되어 있다. 상기 문헌에서, 네가티브 전하를 띄는 금원자(Au-)는 제 1 로직 상태에 대응하는 반면, NaCl-필름 상에 흡착된 중성 금원자(Auo)는 제 2 로직 상태에 대응된다. 원자를 통과하는 전류는 전압 펄스를 적용하는 것에 의해 변화될 수 있는 전하 상태에 의존하여 변화한다. 금원자의 전하 상태에 의해 저장된 정보를 읽기 위해서, 터널링 전류가 원자를 통과해서 보내져야 한다. 온/오프-비로서 정량화되는 두 개의 전하 상태 사이의 터널링 전류에서의 차이는 일반적으로 매우 작으며, 예를 들면 3의 범위이고, 이것은 임의의 산업에 적용하기에 너무 작다. 따라서, 다른 로직 상태에 대응하는 메모리 소자들을 통과해 공급된 전류의 큰 온/오프 비를 보여주는 분자 또는 원자 메모리 소자들을 갖는 것이 바람직하다.
터미널로서 금속 접촉을 갖는 두 개의 터미날 소자로서 사용된 메틸/페릴렌테트라카르복실산-디안하이드라이드(PTCDA)/금속 시퀀스를 함유하는 샌드위치된 구조가 문헌[R. Agrawal, S. Ghosh: "Mechanism of Electric Field Induced Conductance Transition in Molecular Organic Semiconductor Based Thin Films" cond-mat 0604219]에 개시되어 있다. 참조로서 본 명세서에 포함되는 이 문헌에 따르면, 유기 PTCDA의 전기적 전도성은 금속 클러스터 또는 금속 나노입자를 유기층으로 이동시키는 것에 의한다. 전기장 유도 퍼콜레이션은 이런 금속성 나노입자를 통과하는 전도성 경로때문이다. 온 및 오프 상태 사이를 전환하기 위해, 60 내지 100 KV/㎝의 전기장이 두 개의 금속 전극 사이에 사용된다. cond-mat 0604219에 따른 시스템에서, 여러 개의 PTCDA의 유기층이 포함된다.
알려진 단일-분자 또는 단일-원자 소자는 로직 상태에 대응하는 전기적 분자 상태가 짧은 시간 동안만 안정하기 때문에, 매우 낮은 온도에서 작동해야한다는 단점으로 고통받는다. 이것은 이들이 산업적으로 적용되는 것을 매우 불안정하게 한다.
따라서, 로직 상태를 보다 간단히 읽고 쓰게 하는 것을 가능하게 하는 분자 구성요소에 기초한 메모리 소자를 제공하는 것이 바람직하다.
본 발명의 하나의 양태의 구현예에 따르면, 절연층 상에 배열된 분자-원자 착물을 포함하고, 여기서 메모리 소자의 제 1 메모리 상태는 분자-원자 착물의 제 1 전하 분포 상태에 대응하고, 메모리 소자의 제 2 메모리 상태는 분자-원자 착물의 제 2 전하 분포 상태에 대응하는 메모리 소자를 제공하는 것이다. 제 1 메모리 상태에 대응하는 분자-원자 착물의 전체 전하는 제 2 메모리 상태에 대응하는 분자-원자 착물의 전체 전하와 동일하다. 또한, 제 1 절연층은 제 1 접촉층 상에 형성되고, 분자-원자 착물은 절연층 상에 일종 이상의 단일 원자 및 일종 이상의 분자를 포함한다.
개개의 분자 및 개개의 원자의 착물을 형성하는 것으로, 전하 분포 상태에 의존하는 전류 변화는 명확하게 되며, 검출은 기술적인 수단에 의해 용이하게 된다. 또한, 분자-원자 착물의 전체 전하는 하나의 상태에서 다른 상태로 변하는 경우 보존된다. 이런 소자는 전기 전류가 분자-원자 착물의 온 및 오프를 순차적으로 전자 터널링하는 것으로 만들어지는 경우 분자-원자 착물을 통해 터널링 전류의 보다 높은 온/오프 비를 보여준다. 제 1 절연층은 터널 정션(tunnel junction)으로 여겨질 수 있다.
하나의 구현예에서, 분자-원자 착물의 단일 원자 및 분자는 화학적 결합이 분자와 단일 원자 사이에 형성될 수 있도록 제 1 절연층 상에 가깝게 배열된다. 따라서 원자 및 분자의 공통의 전자 시스템은 공유 또는 이온 결합을 전개시키는 것으로 형성한다고 여겨진다. 분자와 단일 원자가 보다 가깝게 위치할 수도록 분자-원자 착물을 형성할 결합 가능성은 더 높아진다. 또한 여러개의 개개의 원자들은 보다 복잡한 분자-원자 착물을 형성하기 위해 분자의 주변에 위치될 수 있다.
본 발명의 하나의 구현예에서, 메모리 소자는 분자-원자 착물 상에 배열된 제 2 절연층 및 제 2 절연층 상에 배열된 제 2 접촉층을 더 포함한다. 이것에 의해 제 2 절연층은 분자-원자 착물 및 접촉층 사이에 제 2 터널 정션을 형성한다. 따라서, 상기 시스템은 그들 사이에 분자-원자 착물을 갖는 이중-배리어 구조로 여겨질 수 있다.
본 발명의 또 다른 구현예에서, 접촉 수단은 접촉 수단과 분자 원자 착물이 틈 간격에 의해 분리되는 분자-원자 착물의 주변에 배열된다. 결과적으로, 틈 간격은 분자-원자 착물과 접촉 수단 사이의 제 2 터널 정션을 형성한다. 이것은 접촉 수단이 스캐닝 터너링 현미경(STM)의 팁이 될 수 있는 이중 배리어 구조를 이끈다.
본 발명의 구현예에서, 제 1 절연층은 분극 물질(polarizable material)이 분자-원자 착물의 제 1 및/또는 제 2 전하 분포 상태에 반응해서 분극화될 수 있는 분극 물질을 포함한다. 또 다른 구현예에서, 제 2 절연층은 분극 물질이 분자-원자 착물의 제 1 및/또는 제 2 전하 분포 상태에 반응해서 분극화될 수 있는 분극 물질을 포함한다. 제 1 및/또는 제 2 절연층의 대응하는 분극은 구동 메모리의 로직 상태에 대응하는 전하 분포 상태의 증가된 안정성을 이끈다. 따라서, 분극 물질의 사용은 본 발명의 구현예가 작동될 수 있는 온도 범위를 개선시킨다.
본 발명의 또 다른 구현예에서, 바이어스 전압은 제 1 접촉층과 제 2 접촉층 사이 또는 제 1 접촉층 및 접촉 수단 사이에서 각각 적용되고, 이것에 의해 제 1 메모리 상태 또는 제 2 메모리 상태를 유도한다. 본 발명의 구현예에 따르면, 메모리 상태는 각각의 분자-원자 착물의 전체 전하를 변화시키지 않으면서 전도 또는 금속 접촉에 전압을 적용하는 것으로 설정될 수 있다. 따라서, 본 발명의 구현예는 분자 및 원자 구성분에 기초된 메모리 소자에 대응한다.
본 발명의 구현예에서, 제 1 메모리 상태는 바이어스 전압이 제 1 접촉층 및 제 2 접촉층 사이에 적용되는 경우 제 2 메모리 상태로 스위칭되며, 바이어스 전압은 각각의 예정된 문턱전압(threshold voltage)을 초과한다. 선택적으로, 상기 상태는 제 1 접촉층 및 접촉 수단 사이의 각각의 바이어스 전압이 바이어스 전압의 각각의 예정된 문턱전압을 초과하는 경우 스위칭된다.
바람직하게, 분자-원자 착물의 분자의 일종 이상의 분자 상태 에너지는 제 1 접촉층의 페르미 에너지에 근접된다. 분자 상태의 에너지와 페르미 에너지를 유사한 에너지 범위에서 선택하는 것으로, 터널링 및 이것에 의해 분자-원자 착물을 통과하는 전자적 수송(electronic transport)이 강화된다. 예를 들면, 제 1 접촉층의 페르미 에너지는 제 1 접촉층의 결정 방향을 변화시키는 것으로 특별히 조율될 수 있다. 반도체 물질에 의해 형성되는 접촉층의 페르미 에너지는 반도체의 적절한 도핑에 의해 조율될 수 있다.
본 발명의 또 다른 구현예에서, 제 1 접촉층의 작동 기능, 분자-원자 착물의 분자의 전자 친화성 또는 이온화 포텐셜, 및/또는 단일 원자의 전자 친화성 또는 이온화 포텐셜 사이의 차이는 1.5eV의 범위 내이다.
바람직하게, 본 발명의 구현예에서 분자 원자 착물은 메모리 소자의 추가적인 메모리 상태에 대응하는 추가적인 전하-분포 상태를 보여줄 수 있다.
분자는 바람직하게 유기 분자이고, 보다 상세히 올리고아센, 금속-프탈로시아닌, 또는 페릴렌 테트라카르복실산-디안하이드라이드(PTCDA) 그룹의 분자이다. 이런 분자는 분자-원자 착물을 형성하기 위한 개개의 원자를 갖는 공통 전자 시스템의 형성을 강화하는 탈-편극화(de-localized) 전자 시스템을 포함한다. 단일 원자는 바람직하게 금속 원자이고, 예를 들면, 금 원자이지만, 플라티늄, 은, 구리 등일 수 있다.
절연층은 바람직하게, 염화나트륨(NaCl)의 단층, 이층 또는 삼층을 포함할 수 있지만, 또한 다른 물질, 예를 들면, 금속 산화물, 다른 알칼리 할로겐화물 등을 포함할 수 있다. 제 1 접촉층은 바람직하게 구리를 포함한다.
본 발명의 또 다른 양태의 구현예에 따르면, 제 1 접촉층, 제 1 접촉층 상에 제 1 절연층, 제 1 절연층 상에 배열된 분자-원자 착물, 분자-원자 착물 상에 제 2 절연층 및 제 2 절연층 상에 제 2 접촉층을 포함하는 메모리 셀을 제공한다. 이것에 의해, 제 1 및 제 2 절연층 각각은 분자-원자 착물과 제 1 접촉층 사이에 및 분자원자 착물과 제 2 접촉층 사이에 각각 터널정션을 형성한다.
본 발명을 구현하는 메모리 셀에서, 분자-원자 착물은 단일 원자 및 분자를 포함하고, 분자-원자 착물은 메모리 셀의 제 1 메모리 상태에 대응하는 적어도 하나의 제 1 전하 분포 상태 및 메모리 셀의 제 2 메모리 상태에 대응하는 제 2 전하 분포 상태를 갖는다. 바람직하게, 제 1 메모리 상태에 대응하는 분자-원자 착물의 전체 전하는 제 2 메모리 상태에 대응하는 분자-원자 착물의 전체 전하와 동일하다. 분자-원자 착물은 또한 보다 정교한 착물(sophisticated complextes)을 형성하기 위해 분자의 주변으로 데리고 오는 하나 이상의 개개의 원자를 포함할 수도 있다.
본 발명을 구현하는 메모리 셀에서, 분자-원자 착물은 제 1 절연층과 제 2 절연층 사이에 개재되고, 여기서 제 1 및 제 2 절연층은 분자-원자 착물의 단일 원자 및 분자의 열적 확산을 기계적으로 및 정전기적으로 억압하기 위한 분극 물질을 포함한다. 분자-원자 착물을 캡슐화하는 것으로, 바람직하지 않은 불순물들의 확산을 피할 수 있다. 분자-원자 착물을 기계적으로 안정화시키는 것으로, 전하 분포 상태의 에너지 상태를 중첩할 수 있는 열적 여기(thermal excitations)는 이롭게 감소될 수 있다. 따라서, 더 높은 온도에서 작동이 가능하다.
본 발명을 구현하는 메모리 셀에서, 동일한 유형의 다수의 분자-원자 착물은 제 1 접촉층과 제 2 접촉층 사이에 배열된다. 다수의 분자-원자 착물은 이어서 제 1 절연층에 의해 제 1 접촉층으로부터 분리되고, 다수의 분자-원자 착물은 제 2 절연층에 의해 제 2 접촉층으로부터 분리된다. 여러개의 분자-원자 착물이 분자 메모리로서 사용되는 경우, 분자-원자 착물의 전하 분포 상태를 통한 연속적으로 터널링을 야기하는 제 1 접촉층과 제 2 접촉층 사이의 평균 전류가 검출될 수 있고 메모리 상태로 할당된다. 접촉층들에 바이어스 전압을 인가하는 것으로, 각각의 메모리 상태는 요구된 전하 분포 상태를 유도하는 것으로 쓰여질 수 있다. 바람직하게, 다수의 분자-원자 착물은 분자-원자 착물의 단층으로 실현된다.
본 발명의 구현예에서, 분자-원자 착물의 분자는 페릴렌테트라카르복실산-디안하이드라이드(PTCDA)이 선택되고; 단일 원자로는 금, 플래티늄 또는 은 원자와 같은 것이 선택되고; 제 1 및 제 2 절연층은 NaCl의 단층, 이층 또는 삼층, 금속 산화물 또는 반도체 산화물을 포함하고, 제 1 및/또는 제 2 접촉층은 구리 또는 반도체 물질을 포함한다.
본 발명의 또 다른 양태의 구현예에 따르면, 상기 설명된 바와 같은 본 발명의 구현예에 따른 다수의 메모리 셀을 포함하는 메모리 셀 어레이를 제공한다. 메모리 셀은 워드-라인 및 비트-라인 사이에 배열되고, 여기서 워드-라인은 메모리 셀의 제 1 접촉층과 전기적으로 연결되고, 비트-라인은 메모리 셀의 제 2 접촉층에 전기적으로 연결된다. 각각의 메모리 셀 어레이의 바람직한 구현예에서, 한 세트의 메모리 셀은 공통의 워드-라인을 공유할 수도 있다. 게다가, 한 세트의 메모리 셀의 메모리 셀의 제 1 접촉층은 공통의 워드-라인으로 수행될 수도 있다. 바람직하게, 메모리-셀 어레이는 다수 세트의 메모리 셀을 포함하고, 여기서 다수 세트의 메모리 셀의 메모리 셀의 제 2 접촉층의 선택은 공통 비트-라인으로 수행된다.
본 발명의 또 다른 양태의 구현예에 따르면, 메모리 셀의 제조방법이 제공되고, 상기 방법은 다음 단계를 포함한다:
- 제 1 접촉층을 제공하는 단계;
- 제 1 접촉층 상에 제 1 절연층을 제공하는 단계;
- 제 1 절연층 상에 일종 이상의 분자를 제공하는 단계;
- 일종 이상의 분자의 주변에 단일 원자를 위치시키는 단계, - 여기서, 분자와 단일 원자 사이의 거리는 분자-원자 착물을 초래하는 화학 결합이 분자와 단일 분자 사이에 형성되는 방식으로 조정된다.-;
- 분자-원자 착물 상에 제 2 절연층을 제공하는 단계; 및
- 제 2 절연층 상에 제 2 접촉층을 제공하는 단계.
본 발명을 구현하는 다양한 방법에서, 분자 및 단일 원자는 분자-원자 착물이 제 1 전하 분포 상태 및 제 2 전하 분포 상태를 가지는 방식으로 선택되고, 여기서 제 1 및 제 2 전하 분포 상태는 분자-원자 착물의 동일 전체 전하에 대응한다.
제 1 접촉층 상에 제 1 절연층을 제공하는 단계는 접촉층 상에서 절연물질을 증발시키는 단계를 포함할 수도 있다. 제 1 절연층 상에 일종 이상의 분자를 제공하는 단계는 절연층 상에서 분자 물질을 증발시키는 단계를 포함할 수도 있다. 제 1 절연층 상에 일종 이상의 분자를 제공하기 위해, 자기-조립 기술이 제공될 수도 있다. 분자 자기-조립 기술은 단일 PTCDA층들을 형성하는 것으로 알려져 있다. 게다가, 일종 이상의 분자의 주변에 단일 원자를 위치시키기 위해, 스캐닝 터널링 현미경의 팁 또는 자기-조립 기술이 사용될 수도 있다. 바람직한 구현예에서, 제 1 접촉층 및/또는 제 2 접촉층이 구리 단일 결정을 포함한다.
본 발명의 따른 메모리 소자 및 메모리 셀의 다음의 예시적인 구현예 및 이런 메모리의 제조방법은 첨부된 도면을 참조하여 설명된다.
도 1은 본 발명에 따른 메모리 소자의 구현예의 기본 도면이다.
도 2는 본 발명에 따른 메모리 소자의 구현예를 위한 적합한 분자 배열의 투시도이다.
도 3은 본 발명에 따른 메모리 소자의 구현예에서 분극 효과를 보여준다.
도 4는 본 발명에 따른 메모리 소자의 구현예의 두 개의 메모리 상태에 대한 전류-전압 특성을 보여준다.
도 5는 본 발명에 따른 메모리 소자의 구현예의 스위칭 사이클을 보여준다.
도 6 내지 9는 본 발명에 따른 메모리 소자 및 메모리 셀의 예시적인 구현예의 도면이다.
도 10은 본 발명의 구현예에 따른 메모리 셀 어레이를 보여준다.
도 11은 본 발명의 구현예에 따른 메모리 셀의 제작을 위한 방법 단계의 순서를 보여준다.
도면에서 유사한 또는 기능적으로 유사한 부재는 다르게 표시되지 않는 이상 동일한 참조 번호가 할당된다.
도 1은 본 발명의 구현예에 따른 분자 구성분에 기초된 메모리 셀의 첫 번째 구현예의 개략도이다. 메모리 소자(1)은 본 명세서에서 접촉층으로 언급되며, 단결정 구리로 수행되는 전도성층(2) 및 NaCl-단층, 분자(4), 예를 들면 PTCDA-분자 및 개개의 원자(5), 예를 들면 금 원자를 포함하는 절연층(3)을 포함한다. PTCDA 분자(4)와 금 원자(5)는 금 원자(5)와 PTCDA(4) 사이에 화학적 결합(6)이 전개될 수 있도록 가깝게 배열되고, 이것으로 분자-원자 착물이 형성된다. 이것은 PTCDA 분자의 분자 오비탈이 금 원자와 중첩되는 경우에 발생될 수 있다. 분자-원자 착물은 별개로 검출될 수 있는 두 개의 구별되는 전하-분포 상태를 보여준다. NaCl 층 상에 단일 금 원자에 대해 관찰되는 것과 반대로, 분자-원자 착물은 하나의 전하 분포 상태로부터 다른 상태로 스위칭되는 경우 그의 전체 전하가 변하지 않는다. 게다가, 제 1 상태에서 분자-원자 착물을 통한 터널 전류 및 제 2 상태에서 분자-원자 착물을 통한 터널 전류의 비는 강화된다.
도 2는 본 발명의 구현예에 따른 메모리 소자로 적합한 배열의 투시도를 보여준다. 배열(101)은 구리 기판(2), 바람직하게 결함-없는(111) 구리 단결정을 포함한다. 구리 표면에서, NaCl이 두 개의 NaCl 단층(3)을 만들기 위해 열적으로 증발될 수 있다. 두 개의 NaCl 단층(3) 상에서, PTCDA 분자(4)는 개개의 금 원자(5)와 마찬가지로 위치된다. π-공액 PTCDA 분자(4) 및 금 원자(5)는 NaCl 필름(3) 상에 몇 나노미터의 범위로, 매우 가깝다. 결과로서 일어나는 PTCDA-금 착물은 착물 안의 금 원자의 두 개의 가능한 전하 상태에 대응하는 두 개의 다른 분자 공명을 보여준다. 그러나, 분자-원자 착물의 전체 전하는 일정하게 남는다.
PTCDA와 금은 도 2의 9로서 나타낸 스캐닝 터널링 현미경의 팁에 의해 배열될 수 있다. 배열(101)은 두 개의 터미널 소자, 구리 기판(2)에 전기적으로 연결된 제 1 터미널(7) 및 팁(9)에 연결된 제 2 터미널(8)로서 여겨질 수 있다. 분자-원자 착물의 전하-분포 상태에 의존하여, 소자를 통한 전류는 맹렬히 변한다. 전기적 전류는 PTCDA-Au 착물 상의 구리 기판(2)로부터 팁(9)으로 또는 바이어스 전압 인가된 VBIAS에 의존하여 반대 방향, 두 개의 터미널(7,8)로 순차적 터널링 이벤트를 통해 흐른다. 각각의 바이어스 전압 VBIAS를 변화시키는 것으로, PTCDA-Au 착물의 각각의 분자 상태 또는 전하-분포 상태가 유도될 수 있고, 안정하게 남는다. 따라서, 전하-분포 상태를 프로그래밍하고, 분자-원자 착물의 전하 분포 상태를 검출하는 것으로, 정보가 분자 규모로 저장되고 읽혀질 수 있다.
도 3A 및 3B는 PTCDA-Au 착물의 분자 전하-분포 상태를 안정화시키는 것을 통해 NaCl 원자층에 의해 실현된 절연층(3)의 역할을 보여준다. 도 3A 및 3B는 나트륨 이온(Na)이 작은 원(11)으로 보여지고, 염소(Cl) 이온이 큰 원(10)으로 보여지는 NaCl층(3)을 보여준다. 이 단-원자층(3)에서, PTCDA 분자(4)와 금 원자(5)는 금 원자(5)가 PTCDA의 분자 오비탈을 중첩하는 방식으로 위치되고, 이것으로 화학 결합(6)을 형성한다. 이것은 분자-원자 착물을 얻게한다. 염화나트륨이 PTCDA-Au에 의해 분극화되기 때문에, PTCDA-Au 착물의 전하 분포에서의 변화가 NaCl 표면의 분극화의 변화로 전환된다. 도 3A는 금 원자(5) 또는 금 이온이 각각 네가티브 전하를 띄고 PTCDA 분자는 중성으로 남는 분자-원자 착물, PTCDA-Au 착물의 제 1 전하-분포 상태로 언급된다. 따라서, PTCDA-Au 착물의 전체 전하는 네가티브이다. 나트륨 이온(11) 및 염소 이온(10)과 네가티브 전하를 띄는 금(5)과의 정전기적 상호작용은 분자-원자 착물의 전하-분포 상태의 안정성을 강화한다.
PTCDA-금 착물의 제 2 전하-분포 상태로 스위칭하는 경우, 다시 절연 염화나트륨층(3)의 분극화가 완화 프로세스를 야기하고, 이것으로 제 2 전하-분포 상태의 안정성을 개선시킨다. 이것은 PTCDA 착물이 네가티브 전하를 띄는 반면, 금 원자(5)는 중성인 도 3B에서 보여진다. 다시, 포지티브 나트륨 이온(11)은 이끌리는 반면, 네가티브 염소 이온(10)은 네가티브 PTCDA(4)에 의해 반발된다. 전하 분포에서의 변화 및 이에 의한 분자-금 착물의 분자 상태는 금(5)과 PTCDA(4) 사이의 화학 결합(6)에서 변화로 나타낸다.
분자-원자 착물의 두 개의 상태는 특징적인 컨덕턴스(conductances)를 야기한다. 도 4는 도 2에서 보여지는 배열에 따른 분자 메모리 소자의 전류 전압 특징 을 보여준다. 커브 NS(대쉬 라인)은 바이어스 전압 VBIAS가 터미널(7,8)에 적용되는 경우, 착물 상에 및 팁(9)과 착물(4,5) 사이의 틈 간격을 통한 착물로부터 구리층(2)로부터의 터널링으로 인한 분자-원자 착물, 즉 PTCDA-Au 착물을 통한 전류를 보여준다. 커브 NS는, 금 원자(5)가 도 3A에서 보여진 바와 같이 그의 네가티브 상태 중에 있는 경우, 각각의 전류 I을 보여준다. 커브 NT는 금 원자(5)가 도 3B에서 보여지는 바와 같이 그의 중성 상태 중에 있는 경우, 얻어지는 전류를 보여준다.
+1V의 포지티브 바이어스 전압에서 고 전류가 PTCDA-Au 착물의 제 1 전하 분포 상태에 대응하고, -1V의 네가티브 바이어스 전압 VBIAS에서 고 전류가 PTCDA-Au 착물의 제 2 전하 분포 상태에 대응한다는 것은 도 4로부터 알 수 있다. 약 1.5V로 포지티브적으로 또는 네가티브적으로 바이어스 전압을 증가시키는 것으로, PTCDA-Au 착물의 전하 분포 상태는 각각의 다른 상태로 스위칭될 수 있다.
도 5에서, 도 2에서 보여진 소자의 완벽한 스위칭 사이클을 나타낸다. 포지티브 전류 값에 대응하는 커브의 일부는 금 원자가 그의 네가티브 상태 NS 중에 있는 경우 소자를 통한 전류 러닝에 대응하는 반면, 네가티브 전류는 금이 중성 상태에 있는 PTCDA-Au 착물의 전하 분포 상태에 대응한다.
도 5에서 포인트 A로 나타낸 대략 -47pA 및 -1.3V의 바이어스 전압에서, 후자의 상태로부터 출발하고, 바이어스 전압을 우선 포지티브적으로 증가시킴에 따라, 네가티브의 전류 양은 감소하여 포인트 B에서 거의 제로 값에 도달한다. 바이어스 전압 VBIAS를 증가시킴에 따라, 추가로 PTCDA-Au 착물는 그의 전하-분포 상태 로 남고, 전류 I는 기본적으로 변하지 않는다. 전류 I는 제 1 문턱 전압 VTH1이 도 5에서 포인트 5에 대응하는 약 1.4V에 도달할 때까지 거의 제로로 남는다. VTH1 보다 더 바이어스 전압을 증가시킴에 따라, PTCDA-Au 착물의 전하-분포 상태가 변한다. 이것은 커브의 포인트 C 및 D 사이의 전류에서 날카로음의 증가로부터 알 수 있다. 따라서, 바이어스 전압을 증가시키고, 문턱 전압값 VTH1을 초과시키는 것에 의해, PTCDA-Au 착물의 전하 분포 상태가 프로그래밍된다. 이제 금 원자는 그의 중성 상태 중에 있는다.
바이어스 전압은 다시 감소하고, 전류는 커브 상에서 포인트 E로 지정된 약 0.6V에서 대략 제로 전류에 도달한다. 게다가, 바이어스 전압이 감소하고, 바이어스 전압 VBIAS가 네가티브로 전환됨으로써, 전류는 제 2 문턱 전압 VTH2가 약 -1.4V에 도달할 때까지 커브에서 포인트 F인 약 제로로 일정하게 유지된다. 다시, 전류에서 큰 변화가 일어나고 포인트 G에서 -50pA에 도달한다. 이것은 바이어스 전압 VBIAS가 VTH2보다 더 감소하는 것으로, 메모리 상태 또는 PTCDA-Au 착물의 전하-분포 상태가 변경되거나 반대로 된다. 다시, 바이어스 전압의 절대값의 증가는 네가티브 전류의 절대값의 감소를 야기한다.
따라서, 도 5는 본 발명에 따른 메모리 소자의 구현예에 대한 폐쇄 스위칭 사이클을 보여준다. 포인트 A와 B 사이의 스위칭 사이클의 시작 지점 및 포인트 G와 H 사이의 스위칭 사이클의 끝 지점에서 I-V 특성의 사이드쉬프트(sideshift)는 바이어스 전압이 변하는 경우 STM 팁 9와 PTCDA-Au 착물 사이의 거리에서의 변화에 기인한다. 플러스 또는 마이너스 1 볼트의 일정한 전압을 인가하는 것으로, 및 동 시에 두개의 터미널 소자를 통해 전류를 측정하는 것으로, 전하-분포 상태, 따라서 메모리 상태가 읽혀질 수 있다는 것은 도 5에 나타낸 스위칭 사이클로부터 알 수 있다. 도 4에 제공된 전류값에 의해 알 수 있는 바와 같이, 마이너스 및 플러스 1 볼트에서 온/오프-비율은 각각 약 30 및 100이다. 바이어스 전압의 신호에 의존하여, 로직 또는 정보판독(readout)이 반대로 될 수 있다. 예를 들어, +1 및 -1 볼트 사이의 교대 바이어스 전압 VBIAS가 도 2에서 나타낸 바와 같이, 본 발명의 구현예에 적용되는 경우, PTCDA-Au 착물의 전하 분포 상태는 전류 흐름의 다른 방향으로 직접적으로 전환한다.
도 6은 본 발명에 따른 메모리 소자의 두 번째 구현예를 보여준다. 본 구현예에서, 분자-원자 착물, 예를 들면, 금 원자(5)를 갖는 PTCDA 분자(4)는 두 개의 절연층(3, 12) 사이에 개재된다. 따라서, 메모리 소자(102)의 제 2 구현예는 제 1 접촉층(2)로 언급되는, 예를 들어 구리의 제 1 금속층(2), 제 1 절연층, 예를 들면 분극화되기 쉬운 NaCl의 원자층을 포함한다. 분자(4) 및 원자(5)는 제 1 절연층(3) 상에 위치되고, 이어서, 예를 들어 여러개의 NaCl의 원자층의 제 2 절연층(12)으로 덮여진다. 최종적으로, 예를 들어 구리의 제 2 접촉/전도성 층(13)은 제 2 절연층(12)의 상부에 제공된다.
제 1 및 제 2 전도성층(2, 13)의 작동 기능, 분자(4)의 전자 친화성 및 원자(5)의 전자 친화성이 유사하다면, 이것은 이점이다. 절연층(3, 12) 중에 분자-원자 착물(4,5)를 개재시키는 것으로, 첫 번째로 분자-원자 착물이 불순물에 의해 보호되고, 두 번째로 열적 여기 및 확산 공정에 대해 기계적으로 안정화된다. 메 모리 셀(102)의 구현예에서, 제 1 절연 NaCl층(3)은 구리층(2)와 분자-원자 착물(4,5) 사이에 터널 정션으로 작용하고, 제 2 NaCl 절연층(12)는 분자 -원자 착물(4,5) 및 제 2 구리 전도성/접촉층(13) 사이에 제 2 터널 정션으로 작용한다. 대안적으로 접촉층(2 및 13)은 또한 도핑된 반도체 물질로 제작될 수 있다. 도핑 양을 적절하게 세팅하는 것으로, 이런 반도체의 페르미 에너지가 분자-원자 착물의 분자 상태의 에너지 구조에 맞게 설계될 수 있다.
도 7은 본 발명에 따른 메모리 소지의 세 번째 구현예의 도면을 보여준다. 메모리 셀(103)은 제 1 금속층(2), 제 1 절연층(3), 단층 중에 바람직하게 분포된 다수의 분자-원자 착물을 함유하는 층(14), 제 2 절연층(12) 및 제 2 접촉층(13)을 포함한다. 분자-원자 착물의 단층은 알려진 자기-조립 기술에 의해 또는 예를 들면, PTCDA와 같은 유기 분자를 우선 증발시키고, 이어서 이런 층에 원자를 위치시키는 것으로 제조될 수 있다. 다시, 금속 또는 전도성층(2 및 13)은 두 개의 터미널 메모리 소자를 제공하기 위해 터미널(7, 8)에 연결될 수 있다. 여러 개의 분자-원자 착물이 접촉층(2 및 13) 사이에 있는 경우에 조차, 얻어지는 터널링 전류는 도 4 및 5에서 보여지는 바와 같은 특성을 닮지만, 분자-원자 착물을 통한 평균 터널링 전류에 대응한다.
도 8은 본 발명에 따른 메모리 셀(104)의 네 번째 구현예를 나타낸다. 우선, 절연 물질, 예를 들면, 금속 산화물 또는 적절한 반도체 물질의 층 또는 기판(3)이 제공되고, 상기 설명된 바와 같은 분자-원자 착물(14)의 층이 절연층(3) 상에서 제작된다. 제 2 절연층(12)는 절연 물질(3 및 12)가 터널 정션으로 작용할 수 있도록 분자-원자 착물을 함유하는 층(14)의 상부에 위치된다. 제 1 절연층(3) 및 제 2 절연층(12) 상에 제공된 두 개의 전도성 플레이트 또는 패드(2, 13)이 있다. 절연층(3, 12)의 일부 및 분자-원자 착물을 함유하는 층(14)를 함유하는 금속 패드(2, 13) 사이의 영역은 도 7에서 보여진 구현예에 대응하는 구동 메모리 셀(104)를 형성한다. 금속 패드(2, 13)을 패터닝하는 것으로, 여러 개의 메모리 셀(104)이 도 8에서 나타낸 바와 같이 절연체 및 분자-원자 착물의 단일 샌드위치된 구조를 사용하여 만들어질 수 있다.
도 9는 본 발명에 따른 메모리 셀(105)의 다섯 번째 구현예를 보여준다. 도 8에서와 같이, 두 개의 절연층(3, 12) 및 분자-원자 착물을 함유하는 층(14)의 샌드위치 구조가 서로서로 수직으로 필수적으로 배열된 전도성 라인(15, 16) 사이에 위치된다. 따라서, 라인(15 및 16)은 각각 워드- 및 비트-라인으로 여겨질 수 있다.
도 10은 본 발명에 따른 다수 세트의 메모리 셀을 포함하는 메모리 셀 어레이(106)을 보여준다. 메모리 셀 어레이(106)은 도 8에서 보여진 바와 같이 두개의 절연층(3, 12) 및 상기 설명된 바와 같은 분자-원자 착물을 함유하는 층(14)를 포함하는 샌드위치 구조에 의해 만들어진다. 제 2 절연층(12)의 상부 측면(12)에, 다수의 워드-라인(16, 20, 21)이 위치된다. 제 1 절연층(3)의 하부 측면에, 다수의 비트-라인(15, 17, 18, 19)이 위치된다. 비트-라인(15, 17, 18, 19)는 상기 워드-라인(16, 20, 21)에 대해서 필수적으로 수직으로 배열된다. 비트-라인(15, 17, 18, 19)이 워드-라인(16, 20, 21)를 가로지르는 영역에서, 본 발명의 구현예에 따 른 메모리 셀이 전개된다. 이것은 워드- 및 비트-라인의 단일 교차를 위해 도 9에서 보여지는 것과 유사하다.
도 11은 본 발명에 따른 메모리 셀을 제작하는 필수적인 제작 단계의 다이어그램을 보여준다. 상기 방법의 단계는 상기 도면에서 보여지는 바람직한 구현예의 설명과 결합시켜 이해될 수 있다.
제 1 단계(S1)에서, 구리와 같은 제 1 접촉층(2)가 제공된다. 제 2 단계(S2)에서, 예를 들어 NaCl 단-원자층을 포함하는 제 1 절연층(3)이 제 1 접촉층(2) 상에 위치된다. 이어서, 적어도 하나의 분자, 예를 들면 PTCDA가 단계(S3)에서 제 1 절연층(3)에 위치된다. 분자-원자 착물을 만들기 위해, 단일 원자(5), 예를 들면, 금, 플래티늄 또는 은이 단계(S4)에서 절연층(3) 상에 제공된 분자(4)에 근접하게 위치된다. 분자(4) 및 단일 원자(5) 사이의 거리는 화학 결합(6)이 분자(4) 및 단일 원자(5) 사이에 형성되어 상기 설명된 바와 같이 PTCDA-Au와 같은 착물(4,5,6)을 얻도록 STM 또는 자기-조립 기술에 의해 조정된다. 만들어진 분자-원자 착물(4,5,6)의 상부에, 제 2 절연층(12), 예를 들면, 분자-원자 착물(4, 5, 6)을 덮는 또 다른 단-원자 NaCl층이 단계(S5)에서 제공된다. 최종적으로, 제 2 전도성/접촉층(13)이 단계(S6)에서 제 2 절연층(12)의 상부에 제공된다.
본 명세서에서 설명된 것은 본 발명의 원리를 적용한 예시일 뿐이다. 다른 기판, 분자 또는 공지된 제작 기술을 사용하는 것과 같은 다른 배열 및 방법이 본 발명의 범위 및 정신을 이탈함 없이 당업자에 의해 수행될 수 있다.
Claims (10)
- 제 1 절연층(3) 상에 배열된 분자-원자 착물(4, 5, 6)을 포함하고, 여기서 메모리 소자(1, 101)의 제 1 메모리 상태는 분자-원자 착물(4, 5, 6)의 제 1 전하 분포 상태에 대응하고, 메모리 소자(1, 101)의 제 2 메모리 상태는 분자-원자 착물(4, 5, 6)의 제 2 전하 분포 상태에 대응하고, 여기서 제 1 메모리 상태에 대응하는 분자-원자 착물(4, 5, 6)의 전체 전하는 제 2 메모리 상태에 대응하는 분자-원자 착물(4, 5, 6)의 전체 전하와 동일하고, 상기 제 1 절연층(3)은 제 1 접촉층(2)상에 형성되고, 상기 분자-원자 착물(4, 5, 6)은 상기 제 1 절연층(3) 상에 일종 이상의 단일 원자(5) 및 일종 이상의 분자(4)를 포함하는 메모리 소자(1, 101).
- 제1항에 있어서, 상기 분자-원자 착물(4, 5, 6)의 단일 원자(5) 및 분자(4)는 화학적 결합(6)이 분자(4)와 단일 원자(5) 사이에 형성될 수 있도록 상기 제 1 절연층(3) 상에 가깝게 배열되는 메모리 소자(1, 101).
- 제1항 또는 제2항에 있어서, 상기 제 1 절연층(3)은 상기 분자-원자 착물(4, 5, 6) 및 상기 제 1 접촉층(2) 사이에 제 1 터널 정션을 형성하는 메모리 소자(1, 101).
- 제1항 내지 제3항중 어느 하나의 항에 있어서, 상기 메모리 소자(102, 103, 104, 105)는 상기 분자-원자 착물(4, 5, 6) 상에 배열된 제 2 절연층(12)과 상기 제 2 절연층(12) 상에 배열된 제 2 접촉층(13)을 더 포함하고, 상기 제 2 절연층(12)는 상기 분자-원자 착물(4, 5, 6) 및 상기 제 2 접촉층(12) 사이에 제 2 터널 정션을 형성하는 메모리 소자(102, 103, 104, 105).
- 제1항 내지 제3항중 어느 하나의 항에 있어서, 상기 메모리 소자(101)는 상기 분자-원자 착물(4, 5, 6)의 주변에 배열되는 접촉 수단(9)를 더 포함하고, 여기서 상기 접촉 수단(9) 및 상기 분자-원자 착물(4, 5, 6)은 틈 간격에 의해 분리되고, 상기 틈 간격은 상기 분자-원자 착물(4, 5, 6) 및 상기 접촉 수단(9) 사이에 제 2 터널 정션을 형성하는 메모리 소자(101).
- 제 1 접촉층(2), 제 1 접촉층(2) 상에 제 1 절연층(3), 제 1 절연층(3) 상에 배열된 분자-원자 착물(4, 5, 6), 상기 분자-원자 착물(4, 5, 6) 상에 제 2 절연층(12) 및 제 2 절연층(12) 상에 제 2 접촉층(13)을 포함하고, 여기서 상기 제 1 및 제 2 절연층(3, 12)는 상기 분자-원자 착물(4, 5, 6)과 상기 제 1 접촉층(2) 및 상기 제 2 접촉층(13) 사이에서 각각 터널 정션을 형성하는 메모리 셀(102, 103, 104, 105).
- 제6항에 있어서, 상기 분자-원자 착물(4, 5, 6)은 단일 원자(5) 및 분자(4)를 포함하고, 상기 분자-원자 착물(4, 5, 6)은 메모리 셀(102, 103, 104, 105)의 제 1 메모리 상태에 대응하는 적어도 하나의 제 1 전하-분포 상태 및 메모리 셀(102, 103, 104, 105)의 제 2 메모리 상태에 대응하는 제 2 전하-분포 상태를 갖는 메모리 셀(102, 103, 104, 105).
- 제6항 내지 제7항중 어느 하나의 항에 따른 다수의 메모리 셀(102, 103, 104, 105)을 포함하고, 여기서 각각의 메모리 셀(102, 103, 104, 105)는 워드 라인(16, 20, 21) 및 비트 라인(15, 17, 18, 19) 사이에 배열되고, 상기 워드 라인(16, 20, 21)은 메모리 셀(102, 103, 104, 105)의 상기 제 1 접촉층(3)에 전기적으로 연결되고, 상기 비트 라인(15, 17, 18, 19)는 메모리 셀(102, 103, 104, 105)의 상기 제 2 접촉층(12)에 전기적으로 연결되는 메모리 셀 어레이(106).
- 제8항에 있어서, 메모리 셀의 한 세트(102, 103, 104, 105)는 공통 워드 라인(16, 20, 21)을 공유하는 메모리 셀 어레이(106).
- 제 1 접촉층(2)를 제공하는 단계;상기 제 1 접촉층(2) 상에 제 1 절연층(3)을 제공하는 단계;상기 제 1 절연층(3) 상에 일종 이상의 분자(4)를 제공하는 단계;상기 일종 이상의 분자(4)의 주변에 단일 원자(5)를 위치시키는 단계, - 여기서 상기 분자(4)와 단일 원자(5) 사이의 거리는 분자-원자 착물(4, 5, 6)이 얻어질 수 있는 분자(4)와 단일 원자(5) 사이에 화학 결합을 형성하도록 조정됨.-;상기 분자-원자 착물(4, 5, 6) 상에 제 2 절연층(12)을 제공하는 단계; 및상기 제 2 절연층(12) 상에 제 2 접촉층(13)을 제공하는 단계를 포함하는 메모리 셀(102, 103, 104, 105)의 제조방법.
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