CN111403417B - 一种存储器件的结构及其制造方法 - Google Patents

一种存储器件的结构及其制造方法 Download PDF

Info

Publication number
CN111403417B
CN111403417B CN202010218012.7A CN202010218012A CN111403417B CN 111403417 B CN111403417 B CN 111403417B CN 202010218012 A CN202010218012 A CN 202010218012A CN 111403417 B CN111403417 B CN 111403417B
Authority
CN
China
Prior art keywords
layer
stress
deposition
deposition chamber
stress adjustment
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN202010218012.7A
Other languages
English (en)
Other versions
CN111403417A (zh
Inventor
吕震宇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wuxi Shunming Storage Technology Co ltd
Original Assignee
Wuxi Shunming Storage Technology Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wuxi Shunming Storage Technology Co ltd filed Critical Wuxi Shunming Storage Technology Co ltd
Priority to CN202010218012.7A priority Critical patent/CN111403417B/zh
Publication of CN111403417A publication Critical patent/CN111403417A/zh
Application granted granted Critical
Publication of CN111403417B publication Critical patent/CN111403417B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B51/00Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007Multistep manufacturing processes
    • H01L29/66075Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409Unipolar field-effect transistors
    • H01L29/66477Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • YGENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02DCLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开了一种存储器件的结构及其制造方法。存储器件的制造方法包括:在衬底上形成第一电极层;通过原位沉积真空系统,在第一电极层上依次形成第一应力调节层、铁电材料层和第二应力调节层,包括:在第一沉积腔进行第一应力调节层的沉积,通过传送模块在真空状态下将所述衬底从第一沉积腔传送到第二沉积腔,在第二沉积腔进行铁电材料层的沉积,通过传送模块在真空状态下将所述衬底从第二沉积腔传送到第一沉积腔,以及在第一沉积腔进行第二应力调节层的沉积;在第二应力调节层上形成第二电极层。

Description

一种存储器件的结构及其制造方法
技术领域
本发明涉及存储器的制造领域。具体而言,本发明涉及一种存储器件的结构及其制造方法。
背景技术
铁电存储器是一种特殊工艺的非易失性的存储器。当电场被施加到铁晶体管时,中心原子顺着电场停在第一低能量状态位置,而当电场反转被施加到同一铁晶体管时,中心原子顺着电场的方向在晶体里移动并停在第二低能量状态。大量中心原子在晶体单胞中移动耦合形成铁电畴,铁电畴在电场作用下形成极化电荷。铁电畴在电场下反转所形成的极化电荷较高,铁电畴在电场下无反转所形成的极化电荷较低,这种铁电材料的二元稳定状态使得铁电可以作为存储器。
当移去电场后,中心原子处于低能量状态保持不动,存储器的状态也得以保存不会消失,因此可利用铁电畴在电场下反转形成高极化电荷,或无反转形成低极化电荷来判别存储单元是在“1”或“0”状态。铁电畴的反转不需要高电场,仅用一般的工作电压就可以改变存储单元是在“1”或“0”的状态;也不需要电荷泵来产生高电压数据擦除,因而没有擦写延迟的现象。这种特性使铁电存储器在掉电后仍能够继续保存数据,写入速度快且具有无限次写入寿命,不容易写坏。并且,与现有的非易失性内存技术比较,铁电存储器具有更高的写入速度和更长的读写寿命。
铁电性是铁电存储器的一个关键因素。具有较好结晶度、较低缺陷的薄膜和材料将显著改进铁电存储器的铁电性,从而获得更好的器件性能。
图1示出现有技术的铁电存储器的结构的截面示意图。如图1所示,铁电存储器100包括第一电极层110、铁电材料层120和第二电极层130。铁电材料层120夹在第一电极层110和第二电极层130之间。第一电极层110和第二电极层130可以是采用物理气相沉积形成的氮化钛薄膜。铁电材料层120可以是采用物理气相沉积形成的铁电氧化物。
现有技术中采用物理气相沉积氮化钛薄膜/铁电材料层/物理气相沉积氮化钛薄膜这样的复合结构,这种结构有可能会造成铁电材料层的上下界面受到等离子体轰击从而产生损伤和缺陷,并且氮化钛和铁电氧化物层之间需要切换工艺设备,会有表面破真空氧化的问题,也会产生界面缺陷,对铁电存储器的可靠性不利。
发明内容
本发明的目的是提供一种存储器件的制造方法,包括:
在衬底上形成第一电极层;
通过原位沉积真空系统,在第一电极层上依次形成第一应力调节层、铁电材料层和第二应力调节层,包括:在第一沉积腔进行第一应力调节层的沉积,通过传送模块在真空状态下将所述衬底从第一沉积腔传送到第二沉积腔,在第二沉积腔进行铁电材料层的沉积,通过传送模块在真空状态下将所述衬底从第二沉积腔传送到第一沉积腔,以及在第一沉积腔进行第二应力调节层的沉积;
在第二应力调节层上形成第二电极层。
在本发明的一个实施例中,进行第一应力调节层的沉积之前还包括:
在原位沉积真空系统的刻蚀腔内对所述衬底进行刻蚀;以及
通过传送模块在真空状态下将所述衬底从刻蚀腔传送到第一沉积腔。
在本发明的一个实施例中,第一应力调节层和第二应力调节层通过原子层沉积工艺形成。
在本发明的一个实施例中,通过调节原子层沉积工艺的温度、气体流量、压强和/或等离子功率来调节第一应力调节层和第二应力调节层内的应力。
在本发明的一个实施例中,所述铁电材料层包括以下材料中的一种或多种:HfOx、AlOx、ZrOx、LaOx、TaOx、NbOx、GdOx、YOx、SiOx、SrOx或这些材料的复合。
在本发明的一个实施例中,所述第一电极层和第二电极层包括以下材料中的一种或多种:TiNx、TaNx、TiAlNx、TiCNx、TaAlNx、TaCNx、AlNx、Ru、RuOx、Ir、IrOx、W、WCNx、Wsix、Pt、Au、Ni、Mo或这些材料的复合。
在本发明的一个实施例中,所述第一应力调节层和所述第二应力调节层包括以下材料中的一种或多种:TiNx、TaNx、TiAlNx、TiCNx或这些材料的复合。
在本发明的一个实施例中,所述第一应力调节层和所述第二应力调节层的厚度在1nm至20nm的范围内。
根据本发明的另一个实施例,提供通过上述方法制造的存储器件,包括:
第一电极层;
设置在所述第一电极层上方的第一应力调节层;
设置在所述第一应力调节层上方的铁电材料层;
设置在所述铁电材料层上方的第二应力调节层;以及
设置在所述第二应力调节层上方的第二电极层。
在本发明的另一个实施例中,所述第一应力调节层和/或所述第二应力调节层具有特定的内应力。
附图说明
为了进一步阐明本发明的各实施例的以上和其它优点和特征,将参考附图来呈现本发明的各实施例的更具体的描述。可以理解,这些附图只描绘本发明的典型实施例,因此将不被认为是对其范围的限制。在附图中,为了清楚明了,相同或相应的部件将用相同或类似的标记表示。
图1示出现有技术的铁电存储器的结构的截面示意图。
图2示出根据本发明的实施例的铁电存储器的结构的截面示意图。
图3示出根据本发明的一个实施例的原位沉积真空系统300的示意图。
图4A至图4E示出根据本发明的一个实施例的形成铁电存储器的过程的截面图。
图5示出根据本发明的一个实施例的形成铁电存储器的流程图。
具体实施方式
在以下的描述中,参考各实施例对本发明进行描述。然而,本领域的技术人员将认识到可在没有一个或多个特定细节的情况下或者与其它替换和/或附加方法、材料或组件一起实施各实施例。在其它情形中,未示出或未详细描述公知的结构、材料或操作以免使本发明的各实施例的诸方面晦涩。类似地,为了解释的目的,阐述了特定数量、材料和配置,以便提供对本发明的实施例的全面理解。然而,本发明可在没有特定细节的情况下实施。此外,应理解附图中示出的各实施例是说明性表示且不一定按比例绘制。
在本说明书中,对“一个实施例”或“该实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本发明的至少一个实施例中。在本说明书各处中出现的短语“在一个实施例中”并不一定全部指代同一实施例。
一般来说,术语可以至少部分地根据上下文中的使用来理解。例如,在此使用的术语“一个或多个”,至少部分地根据上下文,可用于以单数形式来描述任何特征、结构或特性,或以复数形式来描述特征、结构或特性的组合。类似地,诸如“一个”、“一”、或“该”之类的术语又可以至少部分地根据上下文被理解为表达单数用法或表达复数用法。
能容易地理解的是,“在……上”、“在……之上”、以及“在……上方”在本发明中的含义应该以最宽泛方式来解释,使得“在……上”不仅指直接处于某物上,而且还可以包括在有中间特征或中间层位于二者之间的情况下处于某物上,并且“在……之上”、或“在……上方”不仅指处于某物之上或上方,而且还可以包括在二者之间没有中间特征或中间层的情况下处于在某物之上或上方(即直接处于某物上)。
此外空间相关术语,如“在……下面”、“在……之下”、“下部”、“在……之上”、“上部”等等可以在此用于方便描述一个元素或特征相对于另一元素或特征在附图中示出的关系。空间相关术语旨在除了涵盖器件在附图中描述的取向以外还涵盖该器件在使用或操作时的其它取向。装置可以以其它方式被定向(旋转90°或处于其它取向),并且这里所用的空间相关描述相应地也可同样地来解释。
这里所用的术语“衬底”是指后续材料层所添加到的材料。衬底本身可以被图案化。添加到衬底之上的材料可以被图案化,或者可保持未经图案化。此外,衬底可包括多种多样的半导体材料,如硅、锗、砷化镓、磷化铟等。可替代地,衬底也可由电学非导电材料,如玻璃、塑料、或蓝宝石晶片制成。
这里所用的术语“层”是指包括具有厚度的某一区域的材料部位。层可以延伸到下方或上方结构的全部之上,或可以具有小于下方或上方结构的伸展。此外,层可以是同质或异质的连续结构的一个区域,该区域的厚度小于该连续结构的厚度。例如,层可位于任何一对水平平面之间,或位于该连续结构的顶面或底面处。层可水平地、垂直地、和/或沿锥形表面延伸。衬底可以是层,可包括一个或多个层在其中,和/或可以具有一个或多个层在其上,和/或一个或多个层在其下。一层可包括多层。例如,互连层可包括一个或多个导体和接触层(其中形成接触部、互连线和/或通孔)和一个或多个介电层。
铁电材料层的应力情况在铁电存储器的唤醒(wake-up)过程中起重要作用。在本发明的实施例中,通过调节与铁电材料层相邻的电极层的应力状态和/或晶向来改变铁电材料层的晶向。
铁电材料层的晶相受到前层氮化钛电极板层的应力影响,但是单纯物理气相沉积氮化钛膜很难实现应力调节,本发明引入一层新的原子层沉积氮化钛,可以通过工艺,如:温度/气体流量/压强/等离子功率等参数调节来调节应力;另一种方式是通过掺杂,如铝(Al),碳(C),钽(Ta)或TaNx等来改变底电极应力,从而实现实现对铁电材料层的不同晶相生长的模板效应(templatingeffects),进而改善铁电性能。
图2示出根据本发明的实施例的铁电存储器的结构的截面示意图。如图2所示,铁电存储器200包括第一电极层210、第一应力调节层220、铁电材料层230、第二应力调节层240以及第二电极层250。第一应力调节层220和第二应力调节层240分别设置在铁电材料层230的上下两个表面上。第一应力调节层220、铁电材料层230和第二应力调节层240夹在第一电极层210和第二电极层250之间。
在本发明的实施例中,第一电极层210和第二电极层250可以是相同的材料,也可以是不同的材料。例如,第一电极层210和第二电极层250可以是以下材料中的一种或多种:TiNx、TaNx、TiAlNx、TiCNx、TaAlNx、TaCNx、AlNx、Ru、RuOx、Ir、IrOx、W、WCNx、WSix、Pt、Au、Ni、Mo或这些材料的复合。可通过原子层沉积ALD、化学气相沉积CVD、物理气相沉积PVD、电子束Ebeam蒸发沉积、分子束外延MBE沉积、脉冲激光沉积PLD以及类似沉积工艺中的一种或多种工艺来沉积第一电极层210和第二电极层250。
第一电极层210和第二电极层250的厚度可以为大约10nm至大约200nm,例如为10nm、15nm、18nm、20nm、25nm、30nm、35nm、40nm、45nm、50nm、55nm、60nm、70nm、80nm、90nm、100nm、110nm、120nm、130nm、140nm、150nm、160nm、170nm、180nm、190nm、200nm以这些值中的任何值为下限的任何范围、或者由这些值中的任何两个值定义的任何范围。在一些实施例中,第一电极层210和第二电极层250具有相同厚度。在一些实施例中,第一电极层210和第二电极层250具有不同厚度。
在本发明的实施例中,第一应力调节层220和第二应力调节层240可以是相同的材料,也可以是不同的材料。例如,第一应力调节层220和第二应力调节层240可以是以下材料中的一种或多种:TiNx、TaNx、TiAlNx、TiCNx或这些材料的复合。第一应力调节层220、铁电材料层230和第二应力调节层240在原位沉积真空系统内形成,下文将结合原位沉积真空系统详细描述其形成方法。
第一应力调节层220和第二应力调节层240的厚度可以为大约1nm至大约20nm,例如为1nm、2nm、3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、11nm、12nm、13nm、14nm、15nm、16nm、17nm、18nm、19nm、140nm、20nm以这些值中的任何值为下限的任何范围、或者由这些值中的任何两个值定义的任何范围。在一些实施例中,第一应力调节层220和第二应力调节层240具有相同厚度。在一些实施例中,第一应力调节层220和第二应力调节层240具有不同厚度。
铁电材料层230可以是高K铁电氧化物,例如,可以是以下材料中的一种或多种:HfOx、AlOx、ZrOx、LaOx、TaOx、NbOx、GdOx、YOx、SiOx、SrOx或这些材料的复合。铁电材料层230的厚度可以为大约3nm至大约20nm,例如为3nm、4nm、5nm、6nm、7nm、8nm、9nm、10nm、11nm、12nm、13nm、14nm、15nm、16nm、17nm、18nm、19nm、140nm、20nm以这些值中的任何值为下限的任何范围、或者由这些值中的任何两个值定义的任何范围。
下面结合图3所示的原位沉积真空系统详细描述第一应力调节层220、铁电材料层230和第二应力调节层240的其形成方法。
图3示出根据本发明的一个实施例的原位沉积真空系统300的示意图。如图3所示,原位沉积真空系统300可包括刻蚀腔310、第一沉积腔320、第二沉积腔330以及传送模块340。在本发明的其他实施例中,原位沉积真空系统300还可以包括其他沉积腔或处理腔。
刻蚀腔310可以用于进行原子层刻蚀ALE或其他类似的刻蚀工艺。
第一沉积腔320和第二沉积腔330可以用于进行原子层沉积ALD、化学气相沉积CVD、物理气相沉积PVD、电子束Ebeam蒸发沉积、分子束外延MBE沉积、脉冲激光沉积PLD以及类似沉积工艺中的一种或多种工艺。
待处理的晶圆通过传送模块340在刻蚀腔310、第一沉积腔320和第二沉积腔330之间进行传送。传送模块340分别与刻蚀腔310、第一沉积腔320和第二沉积腔330相连。传送模块340在传送晶圆的过程中,保持晶圆处于真空状态,即,传送模块340能够在基本不改变待处理晶圆的真空状态的情况下将待处理晶圆从一个腔室传送到另一个腔室,从而实现待处理晶圆不与外界环境接触的情况下在不同腔室内的完成多层沉积。
图4A至图4E示出根据本发明的一个实施例的形成铁电存储器的过程的截面图。图5示出根据本发明的一个实施例的形成铁电存储器的流程图。
首先,在步骤510,在半导体衬底410上形成第一电极层420,如图4A所示。衬底410可以已经完成功能区的制造工艺。第一电极层420可以是以下材料中的一种或多种:TiNx、TaNx、TiAlNx、TiCNx、TaAlNx、TaCNx、AlNx、Ru、RuOx、Ir、IrOx、W、WCNx、Wsix、Pt、Au、Ni、Mo或这些材料的复合。可通过原子层沉积ALD、化学气相沉积CVD、物理气相沉积PVD、电子束Ebeam蒸发沉积、分子束外延MBE沉积、脉冲激光沉积PLD以及类似沉积工艺中的一种或多种工艺来形成第一电极层420。
当衬底410完成第一电极层420的沉积后,将衬底410放置到原位沉积真空系统中进行第一应力调节层、铁电材料层和第二应力调节层的沉积。
由于衬底410与空气接触而可能在表面形成自然氧化层。接下来,在步骤520,对衬底410进行刻蚀,去除衬底410表面上不需要的表面氧化物和污染物。在本发明的具体实施例中,可将衬底410放置在原位沉积真空系统的刻蚀腔中,通过原子层刻蚀工艺进行刻蚀操作。
然后,在步骤530,在第一电极层420的表面进行第一应力调节层430的沉积,如图4B所示。在原位沉积真空系统中,在完成刻蚀后,通过传送模块将衬底410传送到第一沉积腔,进行第一应力调节层430的沉积。第一应力调节层430可以是以下材料中的一种或多种:TiNx、TaNx、TiAlNx、TiCNx或这些材料的复合。第一应力调节层430可通过原子层沉积工艺形成。可以通过工艺,如:温度/气体流量/压强/等离子功率等参数调节来调节第一应力调节层430内的应力。
通过传送模块在不改变衬底410的真空状态的情况下将衬底410从刻蚀腔传送到第一沉积腔,避免了衬底与外界空气接触在衬底表面产生例如氧化物之类的杂质层,保证了衬底410表面的清洁状态。从而显著改善第一电极层420与第一应力调节层430之间的界面状态,进而提高最终形成的器件性能。
接下来,在步骤540,进行铁电材料层440的沉积,如图4C所示。在原位沉积真空系统中,在完成第一应力调节层430的沉积后,通过传送模块将衬底410传送到第二沉积腔,进行铁电材料层440的沉积。铁电材料层440可以是高K铁电氧化物,例如,可以是以下材料中的一种或多种:HfOx、AlOx、ZrOx、LaOx、TaOx、NbOx、GdOx、YOx、SiOx、SrOx或这些材料的复合。可通过原子层沉积ALD、化学气相沉积CVD、物理气相沉积PVD、电子束Ebeam蒸发沉积、分子束外延MBE沉积、脉冲激光沉积PLD以及类似沉积工艺中的一种或多种工艺来沉积铁电材料层440。
通过传送模块在不改变衬底410的真空状态的情况下将衬底410从第一沉积腔传送到第二沉积腔,避免了第一应力调节层430与外界接触,可以显著减少或完全去除第一应力调节层430与铁电材料层440之间由于外界杂质而产生的诸如TiONx、TiCNx之类的不需要的材料层,从而显著改善第一应力调节层430与铁电材料层440的界面状态,进而提高最终形成的器件性能。
接下来,在步骤550,进行第二应力调节层450的沉积,如图4D所示。在原位沉积真空系统中,在完成铁电材料层440的沉积后,通过传送模块将衬底410传送回第一沉积腔,进行第二应力调节层450的沉积。第二应力调节层450可以是以下材料中的一种或多种:TiNx、TaNx、TiAlNx、TiCNx或这些材料的复合。第二应力调节层450可通过原子层沉积工艺形成。可以通过工艺,如:温度/气体流量/压强/等离子功率等参数调节来调节第二应力调节层450内的应力。
通过传送模块在不改变衬底410的真空状态的情况下将衬底410从第二沉积腔传送到第一沉积腔,避免了沉积有铁电材料层440的衬底与外界接触,可以显著减少或完全去除铁电材料层440与第二应力调节层450之间由于外界杂质而形成的杂质层,从而显著改善铁电材料层440与第二应力调节层450之间的界面状态,进而提高最终形成的器件性能。
在上述实施例中第一应力调节层430和第二应力调节层450主要为金属或金属氮化物材料,而铁电材料层440主要为氧化物材料。通过本发明的具有多个沉积腔的原位沉积真空系统,氧化物材料与金属或氮化物材料分别在不同的腔室进行沉积,避免了前一工艺步骤中残留在腔室内的元素(例如,氧原子或氮原子)对后续沉积层造成污染。同时通过传送模块,实现多种沉积层的原位沉积,避免衬底与外界环境接触,有效防止外部颗粒、氧原子等物质进入沉积材料层。
形成第一应力调节层430、铁电材料层440和第二应力调节层450之后,衬底410离开原位沉积真空系统,在步骤560,进行第二电极层460的沉积,如图4E所示。第二电极层460可以是以下材料中的一种或多种:TiNx、TaNx、TiAlNx、TiCNx、TaAlNx、TaCNx、AlNx、Ru、RuOx、Ir、IrOx、W、WCNx、Wsix、Pt、Au、Ni、Mo或这些材料的复合。可通过原子层沉积ALD、化学气相沉积CVD、物理气相沉积PVD、电子束Ebeam蒸发沉积、分子束外延MBE沉积、脉冲激光沉积PLD以及类似沉积工艺中的一种或多种工艺来形成第二电极层460。
现有技术的原位沉积系统和方法通常在一个处理腔室内完成所有的处理工艺,例如多种材料层的沉积。这样,前一材料层中的元素必然或多或少的残留在腔室中,而无法清除干净。通过本发明的公开的系统和方法,不同材料层的沉积在不同的腔室内完成,从根本上解决腔室内元素材料的问题。另外,本发明的方法在不同的处理腔传送过程中保持传送模块为真空状态,可以避免晶圆与空气接触形成杂质层。从根据本发明的实施例形成的TiN层和高K铁电氧化物层的电镜图像可以看出,TiN层和高K铁电氧化物层具有锐利的界面,两者之间没有用于过渡的无定型界面层,并且TiN层和高K铁电氧化物层的界面处没有氧、氮共存区。
通过使用本发明公开的原位沉积系统,原子层沉积第一应力调节层和第二应力调节层。同时,可以通过工艺,如:温度/气体流量/压强/等离子功率等参数调节来调节第一应力调节层和第二应力调节层内应力,可以大幅提升最终形成的铁电存储器的铁电性能。并且本发明的工艺方法具有生产效率高,成本低的优点。
尽管上文描述了本发明的各实施例,但是,应该理解,它们只是作为示例来呈现的,而不作为限制。对于相关领域的技术人员显而易见的是,可以对其做出各种组合、变型和改变而不背离本发明的精神和范围。因此,此处所公开的本发明的宽度和范围不应被上述所公开的示例性实施例所限制,而应当仅根据所附权利要求书及其等同替换来定义。

Claims (6)

1.一种存储器件的制造方法,包括:
在衬底上形成第一电极层;
通过原位沉积真空系统,在第一电极层上依次形成第一应力调节层、铁电材料层和第二应力调节层,包括:在第一沉积腔进行第一应力调节层的沉积,通过传送模块在真空状态下将所述衬底从第一沉积腔传送到第二沉积腔,在第二沉积腔进行铁电材料层的沉积,通过传送模块在真空状态下将所述衬底从第二沉积腔传送到第一沉积腔,以及在第一沉积腔进行第二应力调节层的沉积;
在第二应力调节层上形成第二电极层,
所述铁电材料层包括以下材料中的一种或多种:HfOx、AlOx、ZrOx、LaOx、TaOx、NbOx、GdOx、YOx、SiOx、SrOx或这些材料的复合,
其中进行第一应力调节层的沉积之前还包括:在原位沉积真空系统的刻蚀腔内对所述衬底进行刻蚀;以及通过传送模块在真空状态下将所述衬底从刻蚀腔传送到第一沉积腔,
其中第一应力调节层和第二应力调节层通过原子层沉积工艺形成,所述第一应力调节层和所述第二应力调节层包括以下材料中的一种或多种:TiNx、TaNx、TiAlNx、TiCNx或这些材料的复合,
第一应力调节层和第二应力调节层与铁电材料层具有锐利的界面,两者之间没有用于过渡的无定型界面层,并且第一应力调节层和第二应力调节层与铁电材料层的界面处没有氧、氮共存区。
2.如权利要求1所述的存储器件的制造方法,其特征在于,通过调节原子层沉积工艺的温度、气体流量、压强和/或等离子功率来调节第一应力调节层和第二应力调节层内的应力。
3.如权利要求1所述的存储器件的制造方法,其特征在于,所述第一电极层和第二电极层包括以下材料中的一种或多种:TiNx、TaNx、TiAlNx、TiCNx、TaAlNx、TaCNx、AlNx、Ru、RuOx、Ir、IrOx、W、WCNx、WSix、Pt、Au、Ni、Mo或这些材料的复合。
4.如权利要求1所述的存储器件的制造方法,其特征在于,所述第一应力调节层和所述第二应力调节层的厚度在1nm至20nm的范围内。
5.一种使用权利要求1-4中任一项所述方法制造的存储器件,包括:
第一电极层;
设置在所述第一电极层上方的第一应力调节层;
设置在所述第一应力调节层上方的铁电材料层;
设置在所述铁电材料层上方的第二应力调节层;以及
设置在所述第二应力调节层上方的第二电极层。
6.如权利要求5所述的存储器件,其特征在于,所述第一应力调节层和/或所述第二应力调节层具有内应力。
CN202010218012.7A 2020-03-25 2020-03-25 一种存储器件的结构及其制造方法 Active CN111403417B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202010218012.7A CN111403417B (zh) 2020-03-25 2020-03-25 一种存储器件的结构及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202010218012.7A CN111403417B (zh) 2020-03-25 2020-03-25 一种存储器件的结构及其制造方法

Publications (2)

Publication Number Publication Date
CN111403417A CN111403417A (zh) 2020-07-10
CN111403417B true CN111403417B (zh) 2023-06-16

Family

ID=71414069

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202010218012.7A Active CN111403417B (zh) 2020-03-25 2020-03-25 一种存储器件的结构及其制造方法

Country Status (1)

Country Link
CN (1) CN111403417B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113130498A (zh) * 2021-04-09 2021-07-16 无锡拍字节科技有限公司 一种铁电存储器的结构及其制造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1589479A (zh) * 2001-11-23 2005-03-02 薄膜电子有限公司 铁电或驻极体存储电路
CN1831184A (zh) * 2005-03-08 2006-09-13 电子科技大学 具有应力限制层的位移型铁电超晶格薄膜材料及其制备方法
CN1973332A (zh) * 2004-04-28 2007-05-30 薄膜电子有限公司 具有功能性夹层的有机电子电路及其制造方法
CN106537509A (zh) * 2014-07-23 2017-03-22 纳姆实验有限责任公司 电荷存储铁电存储器混合体和擦除方案
CN110165053A (zh) * 2019-05-28 2019-08-23 肇庆市华师大光电产业研究院 一种面向铁电存储器应用的ALD制备Hf0.5Zr0.5O2铁电薄膜的方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1589479A (zh) * 2001-11-23 2005-03-02 薄膜电子有限公司 铁电或驻极体存储电路
CN1973332A (zh) * 2004-04-28 2007-05-30 薄膜电子有限公司 具有功能性夹层的有机电子电路及其制造方法
CN1831184A (zh) * 2005-03-08 2006-09-13 电子科技大学 具有应力限制层的位移型铁电超晶格薄膜材料及其制备方法
CN106537509A (zh) * 2014-07-23 2017-03-22 纳姆实验有限责任公司 电荷存储铁电存储器混合体和擦除方案
CN110165053A (zh) * 2019-05-28 2019-08-23 肇庆市华师大光电产业研究院 一种面向铁电存储器应用的ALD制备Hf0.5Zr0.5O2铁电薄膜的方法

Also Published As

Publication number Publication date
CN111403417A (zh) 2020-07-10

Similar Documents

Publication Publication Date Title
KR102069158B1 (ko) 배선의 형성 방법, 반도체 장치, 및 반도체 장치의 제작 방법
US20200388621A1 (en) Reducing gate induced drain leakage in dram wordline
CN113130498A (zh) 一种铁电存储器的结构及其制造方法
US8350244B2 (en) Variable resistance device, method for manufacturing variable resistance device, and semiconductor storage device using variable resistance device
US11763856B2 (en) 3-D DRAM structure with vertical bit-line
US8723250B2 (en) Integrated circuit devices including complex dielectric layers and related fabrication methods
WO2006047023A1 (en) Method of forming a solution processed transistor having a multilayer dielectric
KR20230041843A (ko) 용량 소자, 반도체 장치, 및 반도체 장치의 제작 방법
CN113948520A (zh) 一种氧化铪基铁电电容及其制备方法
US11502176B2 (en) Semiconductor device with ferroelectric aluminum nitride
CN103579319A (zh) 层叠结构、半导体器件及其制造方法
US8368176B2 (en) Semiconductor device and method of manufacturing semiconductor device
CN111554745B (zh) 一种铁电电容和铁电场效应晶体管及制备方法
CN111403417B (zh) 一种存储器件的结构及其制造方法
TWI782610B (zh) 記憶體元件、形成其的方法及包括記憶單元的記憶體元件
US20110095396A1 (en) Method and structure for silicon nanocrystal capacitor devices for integrated circuits
US11728395B2 (en) Integrated assemblies and methods of forming integrated assemblies
Kim et al. Ferroelectric gate field-effect transistors with 10nm thick nondoped HfO 2 utilizing pt gate electrodes
US20220013624A1 (en) DRAM Capacitor Module
US11289511B2 (en) Ferroelectric memory devices with reduced edge leakage and methods for forming the same
KR20090052455A (ko) 강유전체 캐패시터 및 이의 제조 방법
KR101455003B1 (ko) 커패시터 소자
CN111261634A (zh) 一种存储器件的制造设备及其方法
CN114284361B (zh) 半导体存储器、铁电场效应晶体管和铁电薄膜电容器
US20240170214A1 (en) Electronic device including dielectric layer and method of manufacturing the electronic device

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
TA01 Transfer of patent application right

Effective date of registration: 20230512

Address after: Room A302-H36, Feiyu Building, Software Park, No. 111-2 Linghu Avenue, Xinwu District, Wuxi City, Jiangsu Province, 214000

Applicant after: Wuxi Shunming Storage Technology Co.,Ltd.

Address before: No.502, Jinbo block, Dongzhuang Power Electronic Science and Technology Park, No.8, Hongyi Road, Xinwu District, Wuxi City, Jiangsu Province, 214135

Applicant before: Wuxi paibyte Technology Co.,Ltd.

TA01 Transfer of patent application right
GR01 Patent grant
GR01 Patent grant