JPS58108093A - メモリセル - Google Patents
メモリセルInfo
- Publication number
- JPS58108093A JPS58108093A JP56205119A JP20511981A JPS58108093A JP S58108093 A JPS58108093 A JP S58108093A JP 56205119 A JP56205119 A JP 56205119A JP 20511981 A JP20511981 A JP 20511981A JP S58108093 A JPS58108093 A JP S58108093A
- Authority
- JP
- Japan
- Prior art keywords
- fet
- fets
- gate
- memory cell
- transfer gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は直接結合回路形式へスタティック形ランダムア
クセスメモリのメモリセルに関するものである。
クセスメモリのメモリセルに関するものである。
従来、シリコンＭＯ８ＦＥＴ 、ガリウムひ素ショット
キ接合ＦＥ’ｌ’等をスタティック形ランダムアクセス
メモリへ応用した例は数多く、通常ＤＣＦＬ （Ｄｉｒ
ｅｃｔ−Ｃｏｕｐｌｅｄ−ＦＥＴ−Ｌｏｇｉｅの略）と
称する直接結合回路形式によるメモリセル回路は第１図
に示す如きものであり、第１図において１及び２はスイ
ッチングＦＥＴ 。
キ接合ＦＥ’ｌ’等をスタティック形ランダムアクセス
メモリへ応用した例は数多く、通常ＤＣＦＬ （Ｄｉｒ
ｅｃｔ−Ｃｏｕｐｌｅｄ−ＦＥＴ−Ｌｏｇｉｅの略）と
称する直接結合回路形式によるメモリセル回路は第１図
に示す如きものであり、第１図において１及び２はスイ
ッチングＦＥＴ 。
３及び４はトランスファゲート用ＦＥＴ 、又５及び６
は負荷であり、負荷としては抵抗による受動負荷或いは
ＦＥＴ又はクイオードによる能動負荷が使用される。第
１図で７をワード線、８及び９を１ニツト線と呼ぶ。以
下、従来技術について例えばガリウムひ素ショットキ接
合形ＦＥＴ Ｋよるメモリセルについて説明する。第１
図のメモリセル回路においてＦＥＴ １．２．３．４は
通常ノーマリオフ形ＦＥＴであり１．かつ従来はスイッ
チングＦＥＴであるところのＦＥＴ ｌ及び２とトラン
スファゲート用ＦＥＴであるところのＦＥＴ ３及び４
は同一閾値電圧を持っていた。メモリセル回路の読み出
しに要する時 −間（以下メモリセルアクセス時間と略
す）を一般に言われ、ていると同様、第１図のワード線
７に高い信号電圧が生起してからヒツト線８，９にメモ
リセルの保持電圧が伝わるまでの時間と定義すれば、メ
モリセルアクセス時間は主としてトランスファゲート用
ＦＥＴ ３・ ４の導通時すなわちワード線７が高電圧
時のトランスファゲート用ＦＥＴ ３ 、４のソース・
ドレイン間電流（以下ドレイン電流と略す）値で定まり
、読み出し及び書き込みが正常に行える範囲内でトラン
スファゲート用ＦＥＴ ３ 。
は負荷であり、負荷としては抵抗による受動負荷或いは
ＦＥＴ又はクイオードによる能動負荷が使用される。第
１図で７をワード線、８及び９を１ニツト線と呼ぶ。以
下、従来技術について例えばガリウムひ素ショットキ接
合形ＦＥＴ Ｋよるメモリセルについて説明する。第１
図のメモリセル回路においてＦＥＴ １．２．３．４は
通常ノーマリオフ形ＦＥＴであり１．かつ従来はスイッ
チングＦＥＴであるところのＦＥＴ ｌ及び２とトラン
スファゲート用ＦＥＴであるところのＦＥＴ ３及び４
は同一閾値電圧を持っていた。メモリセル回路の読み出
しに要する時 −間（以下メモリセルアクセス時間と略
す）を一般に言われ、ていると同様、第１図のワード線
７に高い信号電圧が生起してからヒツト線８，９にメモ
リセルの保持電圧が伝わるまでの時間と定義すれば、メ
モリセルアクセス時間は主としてトランスファゲート用
ＦＥＴ ３・ ４の導通時すなわちワード線７が高電圧
時のトランスファゲート用ＦＥＴ ３ 、４のソース・
ドレイン間電流（以下ドレイン電流と略す）値で定まり
、読み出し及び書き込みが正常に行える範囲内でトラン
スファゲート用ＦＥＴ ３ 。
４のドレイン電流が大（小）な程メモリセルアクセス時
間は小（大）になる。そのため従来はメモリセルアクセ
ス時間を小さくするにはトランスファゲート用Ｆ’ＥＴ
３．４のゲート幅を犬にしてドレイン電流を増大するこ
とが検討されている。しかし、トランスファゲート用Ｆ
ＥＴ３．４のゲート幅増大とともにワード線７からビッ
ト線８．９に至るメモリセル７クセス時間は減少するが
、トランス７アゲート用ＦＥＴ３．４のゲート容量がゲ
ート幅に比例して増大し、ワード線７に装荷される負荷
容量がトランスファゲート用ＦＥＴ３．４のゲート幅に
つれて増大するため、ワード線駆動に要する時間が大と
なり、第２図の電子計算機による高精度な回路シミュレ
ーション結果に示す様にスタティック形ランダムアクセ
スメモリ全体としてのアクセス時間のトランスファゲー
ト用ＦＥＴのゲート幅増大による改善は小さいという本
質的な問題があった。
間は小（大）になる。そのため従来はメモリセルアクセ
ス時間を小さくするにはトランスファゲート用Ｆ’ＥＴ
３．４のゲート幅を犬にしてドレイン電流を増大するこ
とが検討されている。しかし、トランスファゲート用Ｆ
ＥＴ３．４のゲート幅増大とともにワード線７からビッ
ト線８．９に至るメモリセル７クセス時間は減少するが
、トランス７アゲート用ＦＥＴ３．４のゲート容量がゲ
ート幅に比例して増大し、ワード線７に装荷される負荷
容量がトランスファゲート用ＦＥＴ３．４のゲート幅に
つれて増大するため、ワード線駆動に要する時間が大と
なり、第２図の電子計算機による高精度な回路シミュレ
ーション結果に示す様にスタティック形ランダムアクセ
スメモリ全体としてのアクセス時間のトランスファゲー
ト用ＦＥＴのゲート幅増大による改善は小さいという本
質的な問題があった。
本発明は直接結合回路形式のスタティック形ランダムア
クセスメモリのメモリセルにおいてトランスファゲート
用ＦＥＴの閾値電圧をスイッチングＦＥＴの閾値電圧に
比べ低くすることを特徴とし、その目的はアクセス時間
を小ならしめることにある。
クセスメモリのメモリセルにおいてトランスファゲート
用ＦＥＴの閾値電圧をスイッチングＦＥＴの閾値電圧に
比べ低くすることを特徴とし、その目的はアクセス時間
を小ならしめることにある。
以下では本発明の構成及びその作用について例えばガリ
ウムひ素ショットキ接合形ＦＥＴを用いる場合について
説明する。本発明によるメモリセルの回路構成は第１図
に示す通りであり、従来と変りはないｂ 本発明の作用については以下に回路シミュレーション結
果を基に述べる。
ウムひ素ショットキ接合形ＦＥＴを用いる場合について
説明する。本発明によるメモリセルの回路構成は第１図
に示す通りであり、従来と変りはないｂ 本発明の作用については以下に回路シミュレーション結
果を基に述べる。
第３図はガリウムひ素ショットキ接合形ＦＥＴによる２
５６ヒツトスタテイツク形ランダムアクセスメモリの回
路シミュレーション結果を示し、この場合第１図に示す
メモリセルについて負荷としてはノーマリオン形ＦＥＴ
による能動負荷を用い、スイッチングＦＥＴのゲート幅
は９μｍ、ｈランスファゲート用ＦＥＴのゲート幅は４
μｍをそれぞれ用い、スイッチングＦＥＴの閾値電圧は
０．１ｖとした。第３図から、トランスシアゲート用Ｆ
ＥＴの閾値電圧を低くすることにより、例えばスイッチ
ングＦＥＴと同一閾値電圧の０．ＩＶから一〇、ＩＶに
することにより、第３図の曲線Ｉで示すメモリセルアク
セス時間が約０．６ｎεから約０．２５ ｎｓと減少す
る。一方この間のトランスファケント用ＦＥＴのゲート
容量の変化が小さいため、第３図の曲線「で示すワード
線駆動時間は約１０％増加するのみであり、第３図の曲
１ｃ’で示す如く全アクセス時間は約１．８ｎＳへと高
速化できる。
５６ヒツトスタテイツク形ランダムアクセスメモリの回
路シミュレーション結果を示し、この場合第１図に示す
メモリセルについて負荷としてはノーマリオン形ＦＥＴ
による能動負荷を用い、スイッチングＦＥＴのゲート幅
は９μｍ、ｈランスファゲート用ＦＥＴのゲート幅は４
μｍをそれぞれ用い、スイッチングＦＥＴの閾値電圧は
０．１ｖとした。第３図から、トランスシアゲート用Ｆ
ＥＴの閾値電圧を低くすることにより、例えばスイッチ
ングＦＥＴと同一閾値電圧の０．ＩＶから一〇、ＩＶに
することにより、第３図の曲線Ｉで示すメモリセルアク
セス時間が約０．６ｎεから約０．２５ ｎｓと減少す
る。一方この間のトランスファケント用ＦＥＴのゲート
容量の変化が小さいため、第３図の曲線「で示すワード
線駆動時間は約１０％増加するのみであり、第３図の曲
１ｃ’で示す如く全アクセス時間は約１．８ｎＳへと高
速化できる。
又、トランスファゲート用ＦＥＴの閾値電圧を例えば−
０，１Ｖ程度に下げることはビット線読み出し電圧振幅
の増大を一可能とし、ビット線から次段のセンスアンプ
を駆動する時間を小さくでき、メモリセルアクセス時間
減少と相まって全アクセス時間の改善を図れる。
０，１Ｖ程度に下げることはビット線読み出し電圧振幅
の増大を一可能とし、ビット線から次段のセンスアンプ
を駆動する時間を小さくでき、メモリセルアクセス時間
減少と相まって全アクセス時間の改善を図れる。
なお、従来閾値電圧が正でかつスイッチングＦＥＴと同
一値を持つトランスファゲート用ＦＥＴに代えて本実施
例の如くトランスファゲート用ＦＥＴの閾値電圧を例え
ば−０，ＩＶと負側へ低めだ場合、当該ワード線非選択
時において完全には非導通にならないということが予想
され、実際に第３図の計算例においてもこのことは観測
されている。しかし、相互フンダクタンス１．がゲート
幅１鴎轟りに換算して１００ｍ５以上程度の通常の製作
工程により製作可能なガリウムひ素ショットキ接合形Ｆ
ＥＴを想定した第３図の場合、非導通時のトランスファ
ゲート用ＦＥＴのドレイン電流は殆ど無視し得る程小さ
く、第３図からもトランスファゲート用ＦＥＴ ＠値電
圧と“して−〇、２■までは読み出し破壊等の誤動作も
なく正常なメモリ動作が得られることを確認している。
一値を持つトランスファゲート用ＦＥＴに代えて本実施
例の如くトランスファゲート用ＦＥＴの閾値電圧を例え
ば−０，ＩＶと負側へ低めだ場合、当該ワード線非選択
時において完全には非導通にならないということが予想
され、実際に第３図の計算例においてもこのことは観測
されている。しかし、相互フンダクタンス１．がゲート
幅１鴎轟りに換算して１００ｍ５以上程度の通常の製作
工程により製作可能なガリウムひ素ショットキ接合形Ｆ
ＥＴを想定した第３図の場合、非導通時のトランスファ
ゲート用ＦＥＴのドレイン電流は殆ど無視し得る程小さ
く、第３図からもトランスファゲート用ＦＥＴ ＠値電
圧と“して−〇、２■までは読み出し破壊等の誤動作も
なく正常なメモリ動作が得られることを確認している。
従って、トランス７アゲート用ＦＥＴ閾値電圧としては
スイッチングＦＥＴ ＠ 直電圧に比べて０．１〜０．
３Ｖ程度低くした場合は誤動作を生じることなく全アク
セス時間を大幅に短縮できることがわかる。
スイッチングＦＥＴ ＠ 直電圧に比べて０．１〜０．
３Ｖ程度低くした場合は誤動作を生じることなく全アク
セス時間を大幅に短縮できることがわかる。
又、本発明に基くメモリセルの製作については、従来の
スイッチングＦＥＴとトランスファゲート用ＦＩＴの閾
値電圧が等しい場合に比ベマスクが１枚増加するのみで
他は全く同一〇−製作工程により可能である。
スイッチングＦＥＴとトランスファゲート用ＦＩＴの閾
値電圧が等しい場合に比ベマスクが１枚増加するのみで
他は全く同一〇−製作工程により可能である。
さらに本発明によるメモリセルはシリコン、ガリウムひ
素他材料は問わず、又ショットキ接合、Ｐ−Ｎ接合、或
いはＭＯ８構造等ＦＥＴの接合形式についても何れでも
成立し得るものである。
素他材料は問わず、又ショットキ接合、Ｐ−Ｎ接合、或
いはＭＯ８構造等ＦＥＴの接合形式についても何れでも
成立し得るものである。
以上説明したように、本発明によるメモリセルにおいて
はトランスファゲート用ＦＥＴの閾値電圧をスイッチン
グＦＥＴの閾値より低くすることによりゲート幅を増大
することなくメモリのアクセス時間を小さくする利点が
あり、小チップ面積で高速なスタティック形ランダムア
クセスメモリへの応用に有効である。
はトランスファゲート用ＦＥＴの閾値電圧をスイッチン
グＦＥＴの閾値より低くすることによりゲート幅を増大
することなくメモリのアクセス時間を小さくする利点が
あり、小チップ面積で高速なスタティック形ランダムア
クセスメモリへの応用に有効である。
第１図は従来及び本発明のスタティック形ランダムアク
セスメモリのメモリセル回路を示し、第２図及び第３図
はガリウムひ素ショットキ接合形ＦＥＴによる２５６ビ
ツトスタテイツク形ランダムアクセスメモリの回路シミ
ュレーション結果を示す。 １、２ ・・・・・・・・・スイッチングＦＥＴ、
３．４ ・・・・・・・・・トランスファゲート用ＦＥ
Ｔ、 ５．６ ・・・・・・・・・負荷、 ７・・・
・・・・・・ワード線、 ８１９・・・・・・・・・ヒ
ツト線、 Ａ、 Ａ’・・・・・・・・・メモリアクセ
ス時間、Ｂ、 Ｂ’・・・・・・・・・ワード線駆動時
間、 ｃ、、 ｃ、’・・・・・・・・・全アクセス時
間。 特許出願人 日本電信電話公社
セスメモリのメモリセル回路を示し、第２図及び第３図
はガリウムひ素ショットキ接合形ＦＥＴによる２５６ビ
ツトスタテイツク形ランダムアクセスメモリの回路シミ
ュレーション結果を示す。 １、２ ・・・・・・・・・スイッチングＦＥＴ、
３．４ ・・・・・・・・・トランスファゲート用ＦＥ
Ｔ、 ５．６ ・・・・・・・・・負荷、 ７・・・
・・・・・・ワード線、 ８１９・・・・・・・・・ヒ
ツト線、 Ａ、 Ａ’・・・・・・・・・メモリアクセ
ス時間、Ｂ、 Ｂ’・・・・・・・・・ワード線駆動時
間、 ｃ、、 ｃ、’・・・・・・・・・全アクセス時
間。 特許出願人 日本電信電話公社
Claims (1)
- 直接結合回路形式で２個のスイッチングＦＥＴ、２個の
トランスファゲート用ＦＥＴ及び２個の負荷より成るス
タティック形うンクムアクセスメモリのメモリセルにお
いてトランスファゲート用ＦＥＴの閾値電圧をスイッチ
ングＦＥＴの閾値電圧に°比べ低くすることを特徴とす
るメモリセ元。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56205119A JPS58108093A (ja) | 1981-12-21 | 1981-12-21 | メモリセル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56205119A JPS58108093A (ja) | 1981-12-21 | 1981-12-21 | メモリセル |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58108093A true JPS58108093A (ja) | 1983-06-28 |
Family
ID=16501729
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56205119A Pending JPS58108093A (ja) | 1981-12-21 | 1981-12-21 | メモリセル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58108093A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0352196A (ja) * | 1989-07-20 | 1991-03-06 | Toshiba Corp | 連想メモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5782289A (en) * | 1980-11-12 | 1982-05-22 | Toshiba Corp | Semiconductor storage device |
-
1981
- 1981-12-21 JP JP56205119A patent/JPS58108093A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5782289A (en) * | 1980-11-12 | 1982-05-22 | Toshiba Corp | Semiconductor storage device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0352196A (ja) * | 1989-07-20 | 1991-03-06 | Toshiba Corp | 連想メモリ |
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