JPS63285797A - ガリウム砒素半導体集積回路 - Google Patents
ガリウム砒素半導体集積回路Info
- Publication number
- JPS63285797A JPS63285797A JP62120275A JP12027587A JPS63285797A JP S63285797 A JPS63285797 A JP S63285797A JP 62120275 A JP62120275 A JP 62120275A JP 12027587 A JP12027587 A JP 12027587A JP S63285797 A JPS63285797 A JP S63285797A
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- Japan
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- potential
- node
- gallium arsenide
- diode
- memory cell
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- Granted
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- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 title claims abstract description 13
- 229910001218 Gallium arsenide Inorganic materials 0.000 title claims abstract description 13
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 230000003068 static effect Effects 0.000 claims abstract description 8
- 238000006880 cross-coupling reaction Methods 0.000 claims 1
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Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はガリウム砒素半導体集積回路、特にスタティッ
クＲＡＭのメモリセルの構成に関するものである。
クＲＡＭのメモリセルの構成に関するものである。
第２図は、例えば日経マイクロデバイス１９８６年７月
号６７ページの図２に示された従来のスタティックメモ
リセルの構成を示した回路図であり、図において、Ｑ１
〜Ｑ４はエンハンスメント型ＭＥＳＦＥＴ、ＬＬ、Ｌ２
はデプレッション型ＭＥＳＦＥＴ或いは抵抗等で構成さ
れる負荷素子、Ｎｌ。
号６７ページの図２に示された従来のスタティックメモ
リセルの構成を示した回路図であり、図において、Ｑ１
〜Ｑ４はエンハンスメント型ＭＥＳＦＥＴ、ＬＬ、Ｌ２
はデプレッション型ＭＥＳＦＥＴ或いは抵抗等で構成さ
れる負荷素子、Ｎｌ。
Ｎ２はメモリセルを構成するフリップフロップの内部ノ
ード、ｖｏは電源線、ＧＮＤは接地線である。
ード、ｖｏは電源線、ＧＮＤは接地線である。
このメモリセルは、ＦＥＴＱＩと負荷ＬＬ、及びＦＥＴ
Ｑ２と負荷Ｌ２で構成される２個のインバータの出力を
互いのゲート電極に交差結合させたフリップフロップ回
路等から構成されており、ＦＥＴＱＩ及びＱ２の導通、
非導通に応じて内部ノードＮ１及びＮ２を高電位状態或
いは低電位状態に保つことにより、１ビツトの記憶情報
を保持するものである。すなわち、ＦＥＴＱｌが導通。
Ｑ２と負荷Ｌ２で構成される２個のインバータの出力を
互いのゲート電極に交差結合させたフリップフロップ回
路等から構成されており、ＦＥＴＱＩ及びＱ２の導通、
非導通に応じて内部ノードＮ１及びＮ２を高電位状態或
いは低電位状態に保つことにより、１ビツトの記憶情報
を保持するものである。すなわち、ＦＥＴＱｌが導通。
ＦＥＴＱ２が非導通の場合にはノードＮ１が低電位、ノ
ードＮ２が高電位となり、ＦＥＴＱＩが非導通、ＦＥＴ
Ｑ２が導通の場合にはノードＮ１が高電位、ノードＮ２
が低電位となる。情報の書き込みあるいは読み出しは、
ワード線ＷＬ電位を高電位にし、トランスフアゲ−）Ｑ
３．Ｑ４を導通状態にしてビット線ＢＬ及び反転ビット
線ＢＬの電位をメモリセルの内部ノードＮｌ、Ｎ２に転
送し、或いはノードＮ１．Ｎ２の電位をビット線ＢＬ及
び反転ビット線ＢＬに転送することによってなされる。
ードＮ２が高電位となり、ＦＥＴＱＩが非導通、ＦＥＴ
Ｑ２が導通の場合にはノードＮ１が高電位、ノードＮ２
が低電位となる。情報の書き込みあるいは読み出しは、
ワード線ＷＬ電位を高電位にし、トランスフアゲ−）Ｑ
３．Ｑ４を導通状態にしてビット線ＢＬ及び反転ビット
線ＢＬの電位をメモリセルの内部ノードＮｌ、Ｎ２に転
送し、或いはノードＮ１．Ｎ２の電位をビット線ＢＬ及
び反転ビット線ＢＬに転送することによってなされる。
従来のガリウム砒素半導体集積回路は以上のように構成
されているので、フリップフロップ型のメモリセルにお
いて、高電位側の内部ノードにα粒子等の放射線が入射
すると、生成された電子のためにそれまで高電位に保持
されていたノードの電位が低下し、該ノード電位が低電
位側のノード電位よりも低下した場合にはフリップフロ
ップが反転してメモリセルの記憶情報を破壊する、いわ
ゆるソフトエラーを生じる。このソフトエラーを防止す
るためには、高電位側のノードの容量を増大し、α粒子
等の放射線によって生成された電子による電位降下をノ
ード間の電位差よりも小さくすればよいことが知られて
おり、メモリセルの内部ノードの容量を増大する手段と
して、従来ＦＥＴＱＩ、Ｑ２のサイズを大きくして、Ｍ
ＥＳＦＥＴのゲート・ソース間に形成される空乏層容量
を増す方法がとられている。
されているので、フリップフロップ型のメモリセルにお
いて、高電位側の内部ノードにα粒子等の放射線が入射
すると、生成された電子のためにそれまで高電位に保持
されていたノードの電位が低下し、該ノード電位が低電
位側のノード電位よりも低下した場合にはフリップフロ
ップが反転してメモリセルの記憶情報を破壊する、いわ
ゆるソフトエラーを生じる。このソフトエラーを防止す
るためには、高電位側のノードの容量を増大し、α粒子
等の放射線によって生成された電子による電位降下をノ
ード間の電位差よりも小さくすればよいことが知られて
おり、メモリセルの内部ノードの容量を増大する手段と
して、従来ＦＥＴＱＩ、Ｑ２のサイズを大きくして、Ｍ
ＥＳＦＥＴのゲート・ソース間に形成される空乏層容量
を増す方法がとられている。
しかしながら、ＦＥＴＱＩ、Ｑ２のサイズを大きくする
と、これらのＦＥＴのドレイン・ソース間を流れるリー
ク電流が増大し、メモリセルの内部ノードの高レベル電
位が低下し、メモリセルの安定性が悪くなるという欠点
があった。更に、この内部ノードの高レベル電位の低下
を防ぐためにはメモリセルの保持電流を増大させること
が必要となり、消費電流が増加するという欠点もあった
。
と、これらのＦＥＴのドレイン・ソース間を流れるリー
ク電流が増大し、メモリセルの内部ノードの高レベル電
位が低下し、メモリセルの安定性が悪くなるという欠点
があった。更に、この内部ノードの高レベル電位の低下
を防ぐためにはメモリセルの保持電流を増大させること
が必要となり、消費電流が増加するという欠点もあった
。
本発明は、上記のような問題点を解消するためになされ
たもので、メモリセルの安定性を劣化させることなく、
また、消費電流を増加させることなくメモリセルの内部
ノードの容量を増大させて、α粒子等の放射線によるソ
フトエラーを防止できるガリウム砒素半導体集積回路を
得ることを目的とする。
たもので、メモリセルの安定性を劣化させることなく、
また、消費電流を増加させることなくメモリセルの内部
ノードの容量を増大させて、α粒子等の放射線によるソ
フトエラーを防止できるガリウム砒素半導体集積回路を
得ることを目的とする。
本発明に係るガリウム砒素スタティックメモリセルは、
メモリセルを構成するフリップフロップの内部ノードと
ＧＮＤ間に、そのアノードが上記内部ノードに、カソー
ドがグランドに接続されたショットキダイオードを設け
たものである。
メモリセルを構成するフリップフロップの内部ノードと
ＧＮＤ間に、そのアノードが上記内部ノードに、カソー
ドがグランドに接続されたショットキダイオードを設け
たものである。
本発明においては、メモリセルを構成するフリップフロ
ップの内部ノードとＧＮＤ間に、そのアノードが上記内
部ノードに、カソードがグランドに接続されたショット
キダイオードを設けたから、メモリセル内部の高電位側
のノードの容量を、該ノードの電位を低下させることな
く増大できる。
ップの内部ノードとＧＮＤ間に、そのアノードが上記内
部ノードに、カソードがグランドに接続されたショット
キダイオードを設けたから、メモリセル内部の高電位側
のノードの容量を、該ノードの電位を低下させることな
く増大できる。
以下、本発明の実施例を第１図について説明する。図に
おいて、Ｑ１〜Ｑ４はエンハンスメント型ＭＥＳＦＥＴ
、Ｌｌ、Ｌ２はデプレッション型ＭＥ Ｓ Ｆ ＥＴ或
いは抵抗等で構成される負荷素子、Ｎｌ、Ｎ２はメモリ
セルを構成するフリップフロップの内部ノード、■、は
電源線、ＧＮＤは接地線である。また、Ｄｌ、Ｄ２は、
内部ノードＮｌ’。
おいて、Ｑ１〜Ｑ４はエンハンスメント型ＭＥＳＦＥＴ
、Ｌｌ、Ｌ２はデプレッション型ＭＥ Ｓ Ｆ ＥＴ或
いは抵抗等で構成される負荷素子、Ｎｌ、Ｎ２はメモリ
セルを構成するフリップフロップの内部ノード、■、は
電源線、ＧＮＤは接地線である。また、Ｄｌ、Ｄ２は、
内部ノードＮｌ’。
ＮＤに接続されたショットキダイオードである。
次に作用効果について説明する。例として、ノードＮ１
が高電位、Ｎ２が低電位に保持されているとする。
が高電位、Ｎ２が低電位に保持されているとする。
このとき、ダイオードＤ１のアノードはノードＮ２と接
続されているために低電位、ダイオードＤ２のアノード
はノードＮ１と接続されているために高電位となる。シ
ョットキダイオードの容量は、ショットキバリア高さを
Φ雌、アノード・カに比例するため、ダイオードＤ２の
容量がダイオードＤ１の容量よりも大きくなり、従って
高電位側のノードＮ１に付加される容量が低電位側のノ
ードＮ２に付加される容量よりも大きくなる。この結果
、高電位側のノードＮ１の容量が増大し、α粒子等の放
射線によって生成された電子による電位降下を低減し、
ソフトエラーを防止することができる。このとき、ＦＥ
ＴＱＩ、Ｑ２のサイズを大きくする必要がないため、Ｆ
ＥＴのリーク電流に基づく内部ノードの電位降下は起こ
らず、メモリセルの安定性が劣化することはなく、また
負荷素子ＬＬ、Ｌ２を通して流れるメモリセルの保持電
流を増加させる必要がないため、消費電流を増加させる
必要もない。
続されているために低電位、ダイオードＤ２のアノード
はノードＮ１と接続されているために高電位となる。シ
ョットキダイオードの容量は、ショットキバリア高さを
Φ雌、アノード・カに比例するため、ダイオードＤ２の
容量がダイオードＤ１の容量よりも大きくなり、従って
高電位側のノードＮ１に付加される容量が低電位側のノ
ードＮ２に付加される容量よりも大きくなる。この結果
、高電位側のノードＮ１の容量が増大し、α粒子等の放
射線によって生成された電子による電位降下を低減し、
ソフトエラーを防止することができる。このとき、ＦＥ
ＴＱＩ、Ｑ２のサイズを大きくする必要がないため、Ｆ
ＥＴのリーク電流に基づく内部ノードの電位降下は起こ
らず、メモリセルの安定性が劣化することはなく、また
負荷素子ＬＬ、Ｌ２を通して流れるメモリセルの保持電
流を増加させる必要がないため、消費電流を増加させる
必要もない。
なお、ショットキダイオードＤＩ、Ｄ２の形成方法につ
いては、ＦＥＴと別プロセスで形成してもよいが、アノ
ードをＦＥＴのゲート電極と同一の金属材料を用いて同
時に形成してもよい、この場合には、プロセス工程を増
加させる必要がない。
いては、ＦＥＴと別プロセスで形成してもよいが、アノ
ードをＦＥＴのゲート電極と同一の金属材料を用いて同
時に形成してもよい、この場合には、プロセス工程を増
加させる必要がない。
以上のように、本発明にかかるガリウム砒素半導体集積
回路によれば、ガリウム砒素スタティックメモリセルを
構成するフリップフロップの内部ノードとＧＮＤ間にシ
ョットキダイオードを設けたので、ＦＥＴのリーク電流
による内部ノードの低下及びこれを補償するための保持
電流の増加を招くことなく内部ノードの容量を増大する
ことができ、これによりα粒子等の放射線によるメモリ
のソフトエラーを簡単に防止することができる。
回路によれば、ガリウム砒素スタティックメモリセルを
構成するフリップフロップの内部ノードとＧＮＤ間にシ
ョットキダイオードを設けたので、ＦＥＴのリーク電流
による内部ノードの低下及びこれを補償するための保持
電流の増加を招くことなく内部ノードの容量を増大する
ことができ、これによりα粒子等の放射線によるメモリ
のソフトエラーを簡単に防止することができる。
第１図は本発明の一実施例によるガリウム砒素スタティ
ックメモリセルの回路図、第２図は従来のガリウム砒素
スタティックメモリセルの回路図である。 Ｑ１〜Ｑ４・・・エンハンスメント型ＭＥＳＦＥＴ。 Ｌｌ、Ｌ２・・・負荷素子、Ｎｌ、Ｎ２・・・内部ノー
ド、ＤＩ、Ｄ２・・・ショットキダイオード。 なお図中同一符号は同−又は相当部分を示す。 箒１図 ０１〜Ｑ４：Ｉン／ノ、＞λノン人ｙ／ＭＥＳＦＥＴＬ
１．Ｌ２ＶＦグｉＩヂ Ｎｌ、Ｎ２：府屏ワーＡ′ ＤＩ、Ｄ２ニア３ンメデ多９σグ―ス゛第２図
ックメモリセルの回路図、第２図は従来のガリウム砒素
スタティックメモリセルの回路図である。 Ｑ１〜Ｑ４・・・エンハンスメント型ＭＥＳＦＥＴ。 Ｌｌ、Ｌ２・・・負荷素子、Ｎｌ、Ｎ２・・・内部ノー
ド、ＤＩ、Ｄ２・・・ショットキダイオード。 なお図中同一符号は同−又は相当部分を示す。 箒１図 ０１〜Ｑ４：Ｉン／ノ、＞λノン人ｙ／ＭＥＳＦＥＴＬ
１．Ｌ２ＶＦグｉＩヂ Ｎｌ、Ｎ２：府屏ワーＡ′ ＤＩ、Ｄ２ニア３ンメデ多９σグ―ス゛第２図
Claims (2)
- （１）ガリウム砒素基板上に、各々エンハンスメント型
ＭＥＳＦＥＴ及び負荷素子から成る２個のインバータの
出力を互いのゲート電極に交差結合させてフリップフロ
ップ回路を形成し、一方のインバータ出力をトランスフ
ァゲートを介してビット線に、他方のインバータ出力を
他のトランスファゲートを介して反転ビット線に接続し
てなるスタティック型メモリセルにおいて、 各々アノードを上記各インバータ出力に、カソードをグ
ランドに接続した２個のショットキダイオードを備えた
ことを特徴とするガリウム砒素半導体集積回路。 - （２）上記ＭＥＳＦＥＴのゲート電極とショットキダイ
オードのアノード電極とは同一金属からなり、同時に形
成したことを特徴とする特許請求の範囲第１項記載のガ
リウム砒素半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62120275A JPS63285797A (ja) | 1987-05-19 | 1987-05-19 | ガリウム砒素半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62120275A JPS63285797A (ja) | 1987-05-19 | 1987-05-19 | ガリウム砒素半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63285797A true JPS63285797A (ja) | 1988-11-22 |
| JPH0461439B2 JPH0461439B2 (ja) | 1992-09-30 |
Family
ID=14782201
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62120275A Granted JPS63285797A (ja) | 1987-05-19 | 1987-05-19 | ガリウム砒素半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63285797A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102258127B1 (ko) * | 2020-12-03 | 2021-05-28 | (주)플루이드서브 | 압축공기 파일럿 제어밸브가 구비된 스프레이 밸브 |
-
1987
- 1987-05-19 JP JP62120275A patent/JPS63285797A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0461439B2 (ja) | 1992-09-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |