JPS6398900A - 連想記憶装置 - Google Patents
連想記憶装置Info
- Publication number
- JPS6398900A JPS6398900A JP24345986A JP24345986A JPS6398900A JP S6398900 A JPS6398900 A JP S6398900A JP 24345986 A JP24345986 A JP 24345986A JP 24345986 A JP24345986 A JP 24345986A JP S6398900 A JPS6398900 A JP S6398900A
- Authority
- JP
- Japan
- Prior art keywords
- data
- bit
- comparison
- bits
- sense
- Prior art date
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- Pending
Links
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000006870 function Effects 0.000 abstract description 7
- 238000001514 detection method Methods 0.000 abstract description 4
- 210000000352 storage cell Anatomy 0.000 abstract 2
- 238000010586 diagram Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は連想記憶装置に関するものである。
従来の技術
従来、連想記憶装置は記憶されたデータに対して印加さ
れたデータとの比較動作を行い一致・不一致の検出をし
ている。比較動作は印加されたデータに対して同期をと
って一致・不一致の結果を出力していた。これに対して
、仮想記憶をサポートするマイクロプロセッサなどでは
、高速アドレス変換装置を有しており、論理アドレスを
物理アドレスに変換する。高速アドレス変換装置におい
ては、論理アドレスとタグ部分を連想記憶装置に記憶さ
せておき、タグ部分については論理アドレスと同時に比
較動作を行う場合と、タグ部分だけを独立して比較動作
を行いだい場合があり、従来の構成では対応がつかなく
なっている。
れたデータとの比較動作を行い一致・不一致の検出をし
ている。比較動作は印加されたデータに対して同期をと
って一致・不一致の結果を出力していた。これに対して
、仮想記憶をサポートするマイクロプロセッサなどでは
、高速アドレス変換装置を有しており、論理アドレスを
物理アドレスに変換する。高速アドレス変換装置におい
ては、論理アドレスとタグ部分を連想記憶装置に記憶さ
せておき、タグ部分については論理アドレスと同時に比
較動作を行う場合と、タグ部分だけを独立して比較動作
を行いだい場合があり、従来の構成では対応がつかなく
なっている。
発明が解決しようとする問題点
従来の連想記憶装置の構成ではnビットのデータの各ワ
ード単位での比較動作は可能でちるが、nビットのデー
タのうちのmビ、/l−について、nピントのデータと
は独立に比較動作を行うことができない。
ード単位での比較動作は可能でちるが、nビットのデー
タのうちのmビ、/l−について、nピントのデータと
は独立に比較動作を行うことができない。
本発明ではかかる点を鑑みてなされたもので、ハードウ
ェア量の増加を抑制し、かつ、規則性のある回路構成で
、上記機能を実現する連想記ti? 裂置を提供するも
のである。
ェア量の増加を抑制し、かつ、規則性のある回路構成で
、上記機能を実現する連想記ti? 裂置を提供するも
のである。
問題点を解決するだめの手段
本発明は上記問題点を解決するために、各ワード!σに
nビットのデータとの一致検出をおこなう第1のセンス
信号線と、nビットのうちの数ビットについて別の独立
したデータとの一致検出をおこなう第2のセンス信号線
とを有し、前記第1のセンス信号線を増・隔する第1の
センスアンプを同期信号を用いて動作させ、前記第2の
センス信号線を増幅する第2のセンスアンプを非同期式
で動作させるようにした連想記憶装置である。
nビットのデータとの一致検出をおこなう第1のセンス
信号線と、nビットのうちの数ビットについて別の独立
したデータとの一致検出をおこなう第2のセンス信号線
とを有し、前記第1のセンス信号線を増・隔する第1の
センスアンプを同期信号を用いて動作させ、前記第2の
センス信号線を増幅する第2のセンスアンプを非同期式
で動作させるようにした連想記憶装置である。
作 用
本発明は上記の構成により、僅かなノ・−ドウニア丑の
増加で、従来のnビットのデータの一致・不一致の検出
機能に加えて、nビットのうちの数ビットについては、
非同期なデータとの一致・不一致の検出を独立に行うこ
とが可能となり連想記憶装置の高機能化がはかられる。
増加で、従来のnビットのデータの一致・不一致の検出
機能に加えて、nビットのうちの数ビットについては、
非同期なデータとの一致・不一致の検出を独立に行うこ
とが可能となり連想記憶装置の高機能化がはかられる。
実施例
第1図は本発明の連想記憶装置の一実施例を示すブロッ
ク構成図である。第1図において、5A1(k)ぼ卿弐
センスアンプ、S A 2(k)は非同期式センスアン
プ、Mは連想記憶セルM(k、1)からM(k、n−m
)tでは第1の連想記憶セル、M(k 、 n−m+1
)からM(k、n)iで第2の連想記憶セルである。
ク構成図である。第1図において、5A1(k)ぼ卿弐
センスアンプ、S A 2(k)は非同期式センスアン
プ、Mは連想記憶セルM(k、1)からM(k、n−m
)tでは第1の連想記憶セル、M(k 、 n−m+1
)からM(k、n)iで第2の連想記憶セルである。
第2図に第1の連想記憶セルの回路図を示し、第3図に
第2の連想記憶セルの回路図を示す。第4図に同期式セ
ンスアンプ(第1のセンスアンプ)の回路図を示し、第
6図に非同期式センスアンプ(第2のセンスアンプ)の
回路図を示す。
第2の連想記憶セルの回路図を示す。第4図に同期式セ
ンスアンプ(第1のセンスアンプ)の回路図を示し、第
6図に非同期式センスアンプ(第2のセンスアンプ)の
回路図を示す。
本発明の連想記憶装置の動作について説明すると、書き
込み動作ではワード線V’<k)が選択されて連想記憶
セルのトランスファゲートを導通状態にしてnビットの
ビットMl bi+ bl に印加されたデータがト
ランスファゲートを通過してフリップフロップに書き込
まれる。この時、正しく書き込み動作が終了していれば
連想記憶セルに記憶されているデータとビット線bth
、b−に印加されたデータが一致しているので第1のセ
ンス信号線51(k)はハイインピーダンス状態となる
。mビットのビット線d、 、d、*は書き込み動作に
は関与しないため第2のセンス信号線52(k)は不定
となる。
込み動作ではワード線V’<k)が選択されて連想記憶
セルのトランスファゲートを導通状態にしてnビットの
ビットMl bi+ bl に印加されたデータがト
ランスファゲートを通過してフリップフロップに書き込
まれる。この時、正しく書き込み動作が終了していれば
連想記憶セルに記憶されているデータとビット線bth
、b−に印加されたデータが一致しているので第1のセ
ンス信号線51(k)はハイインピーダンス状態となる
。mビットのビット線d、 、d、*は書き込み動作に
は関与しないため第2のセンス信号線52(k)は不定
となる。
比較動作では、ワード線W(k) !は全て非選択状態
となり、nビットのビット線町、b−に比較データが印
加されて、連想記憶セルに記憶されているデータとの比
較動作が行われる。一方、同期式センスアンプでは、プ
リチャージ信号Φ2で第1のセンス信号線51(k)は
プリチャージされて”H”レベルとなり、比r咬データ
の印加にともない各ビット毎に一致していれば第1のセ
ンス信号線S 1 (k)はハイインピーダンス状態と
なり、一致していなければ第1のセンス信号線S 1(
k)は”L”レベルへと下がってい〈。各ピント毎にす
べて一致していれば第1のセンス信号線51(k)は°
゛H”レベルを保持し、1ビツトでも一致していなけれ
ば第1のセンス信号線51(k)は゛L″レベルとなる
。第1のセンス信号線51(k)の電位が確定するころ
に1制御信号Φ、を”L″レベルして第1のセンス出力
h1(k)を得る。第1ρセンス出力h1(k)はnビ
ットのビット線すよ、bl に印加された比較データ
に同期して一致・不一致の検出結果を得ることができる
。
となり、nビットのビット線町、b−に比較データが印
加されて、連想記憶セルに記憶されているデータとの比
較動作が行われる。一方、同期式センスアンプでは、プ
リチャージ信号Φ2で第1のセンス信号線51(k)は
プリチャージされて”H”レベルとなり、比r咬データ
の印加にともない各ビット毎に一致していれば第1のセ
ンス信号線S 1 (k)はハイインピーダンス状態と
なり、一致していなければ第1のセンス信号線S 1(
k)は”L”レベルへと下がってい〈。各ピント毎にす
べて一致していれば第1のセンス信号線51(k)は°
゛H”レベルを保持し、1ビツトでも一致していなけれ
ば第1のセンス信号線51(k)は゛L″レベルとなる
。第1のセンス信号線51(k)の電位が確定するころ
に1制御信号Φ、を”L″レベルして第1のセンス出力
h1(k)を得る。第1ρセンス出力h1(k)はnビ
ットのビット線すよ、bl に印加された比較データ
に同期して一致・不一致の検出結果を得ることができる
。
nビットのビット線bi、bi”に対してmビットのビ
ット線dj、d、”は非同期に比較データが印加さ扛る
ため、非同期式センスアンプでは、第2のセンス信号線
52(k)を常時プルアップしてH“レベルとしている
ので、mビットのピッ)線d、、d。
ット線dj、d、”は非同期に比較データが印加さ扛る
ため、非同期式センスアンプでは、第2のセンス信号線
52(k)を常時プルアップしてH“レベルとしている
ので、mビットのピッ)線d、、d。
に印加されるデータと随時比較動作が行われる。
比較データの印加にともない各ビット毎に一致していれ
ば第2のセンス信号線52(k)は″H″レベルとなり
、一致していなければ第2のセンス信号線52(k)は
′L”レベルへと下がっていく。各ビット毎にすべて一
致していれば第2のセンス信号線52(k)は” H″
レベル保持し、1ビツトでも一致していなければ第2の
センス信号線52(k)は” L ″レベルとなる。第
2のセンス信号1a S 2(k)の電位の確定により
第2のセンス出力h2(k) f:得る。第2のセンス
出力h2(k)はmビットのビット線dj + dj
に印加された比較データに同期して一致・不一致の検
出結果を得ることができる。mビット線dj、d、”に
印加された比較データがともにL”レベルとなると第2
のセンス信号&ff52(k)はプルアップのトランジ
スタにより”H″レベルなる。
ば第2のセンス信号線52(k)は″H″レベルとなり
、一致していなければ第2のセンス信号線52(k)は
′L”レベルへと下がっていく。各ビット毎にすべて一
致していれば第2のセンス信号線52(k)は” H″
レベル保持し、1ビツトでも一致していなければ第2の
センス信号線52(k)は” L ″レベルとなる。第
2のセンス信号1a S 2(k)の電位の確定により
第2のセンス出力h2(k) f:得る。第2のセンス
出力h2(k)はmビットのビット線dj + dj
に印加された比較データに同期して一致・不一致の検
出結果を得ることができる。mビット線dj、d、”に
印加された比較データがともにL”レベルとなると第2
のセンス信号&ff52(k)はプルアップのトランジ
スタにより”H″レベルなる。
このように、nビットのピント65b、b、 を同期
式で比較動作させて、mビットのビット線d・、d・4
1] を非同期式で比較動作させることで、規則性のある回路
構成で、連想記憶装置の高性能化がはかれる。
式で比較動作させて、mビットのビット線d・、d・4
1] を非同期式で比較動作させることで、規則性のある回路
構成で、連想記憶装置の高性能化がはかれる。
発明の効果
以上のように、本発明によれば、連想記憶装置のハード
ウェア量の増加を抑制し、かつ、規則性のある回路構成
で、従来のnビットのデータの一致・不一致の検出機能
に加えて、nビットのうちの数ビットについては、非同
期なデータとの一致・不一致の検出を独立に行うことが
可能となり連想記憶装置の高機能化がはかられる。
ウェア量の増加を抑制し、かつ、規則性のある回路構成
で、従来のnビットのデータの一致・不一致の検出機能
に加えて、nビットのうちの数ビットについては、非同
期なデータとの一致・不一致の検出を独立に行うことが
可能となり連想記憶装置の高機能化がはかられる。
第1図は本発明の連想記憶装置の一実施例を示すブロッ
ク図、第2図は同装置の第1の連想記憶セルの一例を示
す回路図、第3図は同第2の連想記憶セルの一例を示す
回路図、第4図は同第1のセンスアンプの一例を示す回
路図、第6図は同第2のセンスアンプの一例を示す回路
図である。 51(k)、51(k+1)・・・・・・第1のセンス
信号線、52(k+1)・・・・・第2のセンス信号線
、W(k) 。 W(k+1) ・・・・・・ワード線。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名ぶ
− 第4図 hツー労jシσぺ七 31−・・儲舌線 h2−−+2請つ7巴ヵ
ク図、第2図は同装置の第1の連想記憶セルの一例を示
す回路図、第3図は同第2の連想記憶セルの一例を示す
回路図、第4図は同第1のセンスアンプの一例を示す回
路図、第6図は同第2のセンスアンプの一例を示す回路
図である。 51(k)、51(k+1)・・・・・・第1のセンス
信号線、52(k+1)・・・・・第2のセンス信号線
、W(k) 。 W(k+1) ・・・・・・ワード線。 代理人の氏名 弁理士 中 尾 敏 男 ほか1名ぶ
− 第4図 hツー労jシσぺ七 31−・・儲舌線 h2−−+2請つ7巴ヵ
Claims (1)
- nビットで1ワードを構成する連想記憶装置であって
、各ワード毎にnビットのデータとの一致検出をおこな
う第1のセンス信号線と、nビットのうちの数ビットに
ついて別の独立したデータとの一致検出をおこなう第2
のセンス信号線とを有し、前記第1のセンス信号線を増
幅する第1のセンスアンプを同期信号を用いて動作させ
、前記第2のセンス信号線を増幅する第2のセンスアン
プを非同期式で動作させるように構成した連想記憶装置
。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24345986A JPS6398900A (ja) | 1986-10-14 | 1986-10-14 | 連想記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP24345986A JPS6398900A (ja) | 1986-10-14 | 1986-10-14 | 連想記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6398900A true JPS6398900A (ja) | 1988-04-30 |
Family
ID=17104199
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP24345986A Pending JPS6398900A (ja) | 1986-10-14 | 1986-10-14 | 連想記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6398900A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0352196A (ja) * | 1989-07-20 | 1991-03-06 | Toshiba Corp | 連想メモリ |
-
1986
- 1986-10-14 JP JP24345986A patent/JPS6398900A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0352196A (ja) * | 1989-07-20 | 1991-03-06 | Toshiba Corp | 連想メモリ |
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