JPS5851458B2 - バッファ制御方式 - Google Patents
バッファ制御方式Info
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- JPS5851458B2 JPS5851458B2 JP8504879A JP8504879A JPS5851458B2 JP S5851458 B2 JPS5851458 B2 JP S5851458B2 JP 8504879 A JP8504879 A JP 8504879A JP 8504879 A JP8504879 A JP 8504879A JP S5851458 B2 JPS5851458 B2 JP S5851458B2
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- JP
- Japan
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- data
- buffer
- signal
- buffers
- monitoring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/062—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers
- H04J3/0626—Synchronisation of signals having the same nominal but fluctuating bit rates, e.g. using buffers plesiochronous multiplexing systems, e.g. plesiochronous digital hierarchy [PDH], jitter attenuators
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
Description
【発明の詳細な説明】
本発明はファーストイン・ファーストアウト（以下ＦＩ
ＦＯとする）等のバッファの制御方式に関し、特に、デ
ータ伝送システムに用いられる多重化変復調装置におけ
るバッファ制御方式に関する。
ＦＯとする）等のバッファの制御方式に関し、特に、デ
ータ伝送システムに用いられる多重化変復調装置におけ
るバッファ制御方式に関する。
一般に、データ伝送システムにおいては、データ伝送回
線上のアナログ信号と、中央処理装置（以下、ＣＰＵと
する）の通信制御装置あるいは端末装置のディジタル信
号との間の変換を行う変復調装置（ＭＯＤＥＭ）が回線
の両端に設けられている。
線上のアナログ信号と、中央処理装置（以下、ＣＰＵと
する）の通信制御装置あるいは端末装置のディジタル信
号との間の変換を行う変復調装置（ＭＯＤＥＭ）が回線
の両端に設けられている。
特に、２つ以上の低速の端末装置を１つのデータ伝送回
線に接続する場合には、これらを分岐接続する多重化変
復調装置（ＴＤＭ）が設けられている。
線に接続する場合には、これらを分岐接続する多重化変
復調装置（ＴＤＭ）が設けられている。
この多重化変復調装置に入力される各端末装置からの信
号にあっては、一般に周波数が同一であっても位相はず
れており、従来、この位相ずれをなくすために、すなわ
ち、各信号の位相同期をとるために、各チャネル毎にＦ
ＩＦＯが設けられている。
号にあっては、一般に周波数が同一であっても位相はず
れており、従来、この位相ずれをなくすために、すなわ
ち、各信号の位相同期をとるために、各チャネル毎にＦ
ＩＦＯが設けられている。
しかしながら、この方式においても、回線上のジッター
等により若干位相がずれているために、ＦＩＦＯに読出
すデータがなくなってアンダフローを生じさせたり、Ｆ
ＩＦＯにデータを書込む余地がなくなるオーバフローを
生じさせたりするとい問題点がある。
等により若干位相がずれているために、ＦＩＦＯに読出
すデータがなくなってアンダフローを生じさせたり、Ｆ
ＩＦＯにデータを書込む余地がなくなるオーバフローを
生じさせたりするとい問題点がある。
本発明の目的は、搬送波検出信号あるいは送信要求信号
の立上りと同時に、ＦＩＦＯのバッファのうち、所定の
バッファをデータ充状態に、他のバッファをデータ空状
態にし、たとえば、ＦＩＦＯの出力側から半数のバッフ
ァをデータ充状態に、他の入力側から半数のバッファを
データ空状態にすることにより、ＦＩＦＯのバッファの
使用量を適正化して、オーバフローを生じさせずにアン
ダフローを防止し、前述の従来方式における問題点を解
決することにある。
の立上りと同時に、ＦＩＦＯのバッファのうち、所定の
バッファをデータ充状態に、他のバッファをデータ空状
態にし、たとえば、ＦＩＦＯの出力側から半数のバッフ
ァをデータ充状態に、他の入力側から半数のバッファを
データ空状態にすることにより、ＦＩＦＯのバッファの
使用量を適正化して、オーバフローを生じさせずにアン
ダフローを防止し、前述の従来方式における問題点を解
決することにある。
以下、図面により本発明を説明する。
第１図は本発明のバッファ制御方式が適用されるデータ
伝送システムのブロック回路図である。
伝送システムのブロック回路図である。
第１図において、ＣＰＵ１と複数の比較的低速な端末装
置、たとえば参照番号７および８を付しである端末装置
との間のデータ伝送を想定している。
置、たとえば参照番号７および８を付しである端末装置
との間のデータ伝送を想定している。
この場合、複数の端末装置からの信号を１つのデータ伝
送回線９によって伝送するために、多重化変復調装置３
を設けてあり、この装置には複数たとえば４つのチャネ
ルＡ、Ｂ、ＣおよびＤがある。
送回線９によって伝送するために、多重化変復調装置３
を設けてあり、この装置には複数たとえば４つのチャネ
ルＡ、Ｂ、ＣおよびＤがある。
第１図においては、チャネルＤにのみ、変復調装置４，
５．６および端末装置７，８が図示しであるが、他のチ
ャネルＡ、ＢおよびＣにも同様な装置が接続されている
。
５．６および端末装置７，８が図示しであるが、他のチ
ャネルＡ、ＢおよびＣにも同様な装置が接続されている
。
この多重化変復調装置３には、各チャネルの信号の位相
同期をとるために、各チャネルＡ、Ｂ、ＣおよびＤ毎に
送信用ＦＩＦＯおよび受信用ＦＩＦＯが設けられている
。
同期をとるために、各チャネルＡ、Ｂ、ＣおよびＤ毎に
送信用ＦＩＦＯおよび受信用ＦＩＦＯが設けられている
。
第２図は第１図の多重化変復調装置３の送信用Ｆ Ｉ
ＦＯ，＃よび変復調装置４の送信部のブロック回路図で
あって、信号の入出力を示しである。
ＦＯ，＃よび変復調装置４の送信部のブロック回路図で
あって、信号の入出力を示しである。
図中における信号を次のごとく定義する。
Ｒ８：送信要求信号、すなわち、端末装置７あるいは８
からＣＰＵ１へのデータ送信を要求する信号 ＳＤｌ ：送信データ信号、すなわち、端末装置７ある
いは８からＣＰＵ１へ送出されるデータであって、ＦＩ
ＦＯへの入力前のデータ信号ＳＤ２ ：送信データ信号
ＳＤＩと同一の信号であってＦＩＦＯから出力された送
信データ信号ＳＴ１ ：送信タイミング信号であって、
ＦＩＦＯの書込みタイミングに用いられる信号 ＳＴ２：送信タイミング信号であって、ＦＩＦＯの読出
しタイミングに用いられる信号 ＣＬＫｌ：、クロ、ツク信号 す−なわち、変復調装置４の送信部４１から３つの信号
Ｒ８，ＳＴ１およびＳＤＩが送出され、ＦＩＦＯ３Ａに
データが一旦記憶される。
からＣＰＵ１へのデータ送信を要求する信号 ＳＤｌ ：送信データ信号、すなわち、端末装置７ある
いは８からＣＰＵ１へ送出されるデータであって、ＦＩ
ＦＯへの入力前のデータ信号ＳＤ２ ：送信データ信号
ＳＤＩと同一の信号であってＦＩＦＯから出力された送
信データ信号ＳＴ１ ：送信タイミング信号であって、
ＦＩＦＯの書込みタイミングに用いられる信号 ＳＴ２：送信タイミング信号であって、ＦＩＦＯの読出
しタイミングに用いられる信号 ＣＬＫｌ：、クロ、ツク信号 す−なわち、変復調装置４の送信部４１から３つの信号
Ｒ８，ＳＴ１およびＳＤＩが送出され、ＦＩＦＯ３Ａに
データが一旦記憶される。
これらのデータは、古い順に、タイミング信号ＳＴ２に
従って送信データ信号ＳＤ２として送出され、多重化変
復調装置３において所定の信号処理がなされた後にＣＰ
Ｕ１に転送される。
従って送信データ信号ＳＤ２として送出され、多重化変
復調装置３において所定の信号処理がなされた後にＣＰ
Ｕ１に転送される。
第３図は第１図の多重化変復調装置３の受信用ＦＩＦＯ
および変復調装置４の受信部のブロック回路図であって
、第２図の場合と同様に、信号の入出力を示しである。
および変復調装置４の受信部のブロック回路図であって
、第２図の場合と同様に、信号の入出力を示しである。
図中における信号を次のごとく定義する。
ＣＤ：搬送波検出信号、すなわち、ＣＰＵＩからのデー
タを端末装置７あるいは８へ転送要求する信号 ＲＤＩ：受信データ信号、すなわち、ＣＰＵ１からのデ
ータであってＦＩＦＯへの入力前のデータ信号 ＲＤ２：受信データ信号ＲＤＩと同一の信号であって、
ＦＩＦＯから出力された受信データ信号ＲＴＩ：受信タ
イミング信号であって、ＦＩＦＯの書込みタイミングに
用いられる信号 ＲＴ２：受信タイミング信号であって、ＦＩＦＯの読出
しタイミングに用いられる信号 ＣＬＫ：クロック信号 すなわち、各信号ＣＤ、ＲＤｌ 、ＲＤ２゜ＲＴｌ、Ｒ
Ｔ２は第２図における各信号Ｒ８゜ＳＤＩ 、ＳＤ２．
ＳＴＩ 、ＳＴ２に対応し、第３図の受信用ＦＩＦＯ３
Ａは第２図の送信用Ｐ Ｉ ＦＯ３Ｂと同一の構成をし
ている。
タを端末装置７あるいは８へ転送要求する信号 ＲＤＩ：受信データ信号、すなわち、ＣＰＵ１からのデ
ータであってＦＩＦＯへの入力前のデータ信号 ＲＤ２：受信データ信号ＲＤＩと同一の信号であって、
ＦＩＦＯから出力された受信データ信号ＲＴＩ：受信タ
イミング信号であって、ＦＩＦＯの書込みタイミングに
用いられる信号 ＲＴ２：受信タイミング信号であって、ＦＩＦＯの読出
しタイミングに用いられる信号 ＣＬＫ：クロック信号 すなわち、各信号ＣＤ、ＲＤｌ 、ＲＤ２゜ＲＴｌ、Ｒ
Ｔ２は第２図における各信号Ｒ８゜ＳＤＩ 、ＳＤ２．
ＳＴＩ 、ＳＴ２に対応し、第３図の受信用ＦＩＦＯ３
Ａは第２図の送信用Ｐ Ｉ ＦＯ３Ｂと同一の構成をし
ている。
以下に、ＦＩＦＯについて詳細に説明する。
第４図は本発明の一実施例としてのＦＩＦＯのブロック
回路図である。
回路図である。
第４図において、バッファ群３１は実際のデータを記憶
するためのものであり、また、監視バッファ群３２はバ
ッファ群３１の各バッファ３１．，３１２，３１３およ
び３１４のデータ記憶状態を監視するためのものである
。
するためのものであり、また、監視バッファ群３２はバ
ッファ群３１の各バッファ３１．，３１２，３１３およ
び３１４のデータ記憶状態を監視するためのものである
。
たとえば、監視バッファ３１１がリセット状態にあって
監視バッファ３２□、３２３および３１４がセット状態
の場合には、バッファ３１１はデータが記憶されていな
い状態すなわちデータ空状態とみなし、バッファ３１□
、３１３および３１４はデータ充状態とみなす。
監視バッファ３２□、３２３および３１４がセット状態
の場合には、バッファ３１１はデータが記憶されていな
い状態すなわちデータ空状態とみなし、バッファ３１□
、３１３および３１４はデータ充状態とみなす。
このように構成されたＦＩＦＯにおいては、データはま
ずバッファ３１１に書込まれ、次にバッファ３１２に移
され、最後はバッファ３１４から出力される。
ずバッファ３１１に書込まれ、次にバッファ３１２に移
され、最後はバッファ３１４から出力される。
第４図においては、τ連のデータ列をＦＩＦＯに入力す
る直前にバッファ３１１゜３１□、３１３，３１４のう
ち所定のバッファたとえば３１３および３１４をデータ
充状態にし、すなわち、監視バッファ３２３および３２
４をセット状態にして、ＦＩＦＯにおけるバッファの使
用量を適正化している。
る直前にバッファ３１１゜３１□、３１３，３１４のう
ち所定のバッファたとえば３１３および３１４をデータ
充状態にし、すなわち、監視バッファ３２３および３２
４をセット状態にして、ＦＩＦＯにおけるバッファの使
用量を適正化している。
第５図ａ〜第５図ｄは第４図のＦＩＦＯ内に現われる信
号の例を示すタイミンダ波形図である。
号の例を示すタイミンダ波形図である。
第５図ａ〜第５図ｄを参照して第４図のＦＩＦＯの書込
み動作を説明する。
み動作を説明する。
送信データ信号ＳＤＩ （または受信データ信号ＲＤ１
）、送信タイミング信号５ＴＩ（または実信タイミング
信号ＲＴＩ）、クロック信号ＣＬＫおよび送信要求信号
Ｒ８（または搬送波検出信号ＣＤ）は、第５図ａ、第５
図ｂ１第５図Ｃおよび第５図ｄに示すような波形とする
。
）、送信タイミング信号５ＴＩ（または実信タイミング
信号ＲＴＩ）、クロック信号ＣＬＫおよび送信要求信号
Ｒ８（または搬送波検出信号ＣＤ）は、第５図ａ、第５
図ｂ１第５図Ｃおよび第５図ｄに示すような波形とする
。
この場合、第５図すおよび第５図ｄに示すように、送信
タイミング信号ＳＴ１は送信要求信号Ｒ８が存在してい
る場合に繰返し波形であるが、この繰返し周期と送信要
求信号Ｒ８の周期とは必ずしも一致していない。
タイミング信号ＳＴ１は送信要求信号Ｒ８が存在してい
る場合に繰返し波形であるが、この繰返し周期と送信要
求信号Ｒ８の周期とは必ずしも一致していない。
送信タイミング信号ＳＴ１の立下りは立下り検出回路３
３によって検出され、送信要求信号Ｒ３の立上りは立上
り検出回路３４によって検出される。
３によって検出され、送信要求信号Ｒ３の立上りは立上
り検出回路３４によって検出される。
次にこれら２つの回路３３および３４の出力信号はアン
ドゲート３５に転送され、この結果、第５図ｅに示すよ
うなパルス幅の小さいパルスが送出される。
ドゲート３５に転送され、この結果、第５図ｅに示すよ
うなパルス幅の小さいパルスが送出される。
これにより、監視バッファ３２□および３２□はクリヤ
され、他方、監視バッファ３２３および３２４はプリセ
ットされる。
され、他方、監視バッファ３２３および３２４はプリセ
ットされる。
すなわち、各監視バッファ３２１゜３２□、３２３およ
び３１４はデータ「空」、「空」、「充」および「充１
の状態を示す。
び３１４はデータ「空」、「空」、「充」および「充１
の状態を示す。
このような状態において、第５図ａに示すデータの書込
みについて説明すると、第５図すに示す送信タイミング
信号ＳＴ１の立下りＸにより、バッフ、ア３１１は第５
図ａに示す送信データ信号ＳＤＩのデータ「１」を書込
む。
みについて説明すると、第５図すに示す送信タイミング
信号ＳＴ１の立下りＸにより、バッフ、ア３１１は第５
図ａに示す送信データ信号ＳＤＩのデータ「１」を書込
む。
また、同時に、立下り検出回路３３の出力パルスによっ
て監視バッファ３２、はデータ空状態（フリップフロッ
プのリセット状態に相当）からデータ充状態（フリップ
フロップのセット状態に相当）に変化する。
て監視バッファ３２、はデータ空状態（フリップフロッ
プのリセット状態に相当）からデータ充状態（フリップ
フロップのセット状態に相当）に変化する。
一方、監視バッファ３２２はデータ空状態であるために
、アンドゲートＧ、の出力は高レベルとなり、クロック
信号ＣＬＫがアンドゲートＧ４を介してバッファ３１□
のクロック端子Ｃに印加される。
、アンドゲートＧ、の出力は高レベルとなり、クロック
信号ＣＬＫがアンドゲートＧ４を介してバッファ３１□
のクロック端子Ｃに印加される。
これにより、バッファ３１１に記憶されているデータは
バッファ３１□に転送されると共に、アンドゲートＧ１
の出力によって監視バッファ３２□はデータ空状態にな
る。
バッファ３１□に転送されると共に、アンドゲートＧ１
の出力によって監視バッファ３２□はデータ空状態にな
る。
同時に、アンドゲートＧ１の出力によって監視バッファ
３２□はセットされてデータ充状態となる。
３２□はセットされてデータ充状態となる。
従って、監視バッファ３２□の出力Ｑ（＝“１“）がア
ンドゲートＧ２に印加される。
ンドゲートＧ２に印加される。
しかし、次の監視バッファ３２３はデータ充状態である
のでアンドゲートＧ２はいかなる信号も通過させない。
のでアンドゲートＧ２はいかなる信号も通過させない。
従って、第５図ａのデータ「１」はこのＦＩＦＯのデー
タが読出されない限りバッファ３１２に記憶されたまま
となる。
タが読出されない限りバッファ３１２に記憶されたまま
となる。
第５図ａのデータ「２」もまた同様にバッファ３１、に
書込まれて監視バッファ３２１はデータ充状態となる。
書込まれて監視バッファ３２１はデータ充状態となる。
このように、バッファ３１□〜３１４のすべてにデータ
が書込まれると次のデータは書込まれずに終る。
が書込まれると次のデータは書込まれずに終る。
すなわち、オーバフロー現象が発生する。
しかしながら、一般には、書込みと同時に読出しも同一
速度で実行されるので、イニシャルリセットとしてたと
えば半数の監視バッファをデータ充状態にしてもオーバ
フローの発生確率は小さい。
速度で実行されるので、イニシャルリセットとしてたと
えば半数の監視バッファをデータ充状態にしてもオーバ
フローの発生確率は小さい。
次に、第４図のＦＩＦＯの読出し動作について説明する
と、第５図すに示した送信タイミング信号ＳＴＩと類似
した送信タイミング信号ＳＴ２の立下りを立下り検出回
路３６によって検出し、この立下り毎にバッファ３１４
に記憶されているデータが送出される。
と、第５図すに示した送信タイミング信号ＳＴＩと類似
した送信タイミング信号ＳＴ２の立下りを立下り検出回
路３６によって検出し、この立下り毎にバッファ３１４
に記憶されているデータが送出される。
すなわち、監視バッファ３２４は立下り検出回路３６か
らの出力パルスを受信すると、データ空状態となり、一
方、監視バッファ３２３はデータ充状態であるので、ア
ンドゲートＧ３の出力は高レベルとなり、クロック信号
ＣＬＫがアンドゲートＧ６を介してバッファ３１４のク
ロック端子Ｃに印加される。
らの出力パルスを受信すると、データ空状態となり、一
方、監視バッファ３２３はデータ充状態であるので、ア
ンドゲートＧ３の出力は高レベルとなり、クロック信号
ＣＬＫがアンドゲートＧ６を介してバッファ３１４のク
ロック端子Ｃに印加される。
これにより、バッファ３１３に記憶されているデータは
バッファ３１４に転送されると共に、アンドゲートＧ３
の出力によって監視バッファ３２３はデータ空状態とな
る。
バッファ３１４に転送されると共に、アンドゲートＧ３
の出力によって監視バッファ３２３はデータ空状態とな
る。
同様にして、第３番目のバッファ３１３には第２番目の
バッファ３１□のデータが転送され、第２番目のバッフ
ァ３１２に第１番目のバッファ３１．のデータが転送さ
れる。
バッファ３１□のデータが転送され、第２番目のバッフ
ァ３１２に第１番目のバッファ３１．のデータが転送さ
れる。
このようにして、読出しが進むがバッファ３１、〜３１
４のすべてにデータがなくなる現象、すなわちアンダー
フロー現象が発生することがある。
４のすべてにデータがなくなる現象、すなわちアンダー
フロー現象が発生することがある。
本発明においては、このアンダフロー現象を防止するた
めに、送信要求信号Ｒ８等の立上り時に所定数の監視バ
ッファ、たとえば２つの監視バッファ３２３および３２
４を強制的にデータ充状態にすることによりバッファ３
１、〜３１．においでデータが皆無になることを防止し
、すなわちアンダフロー現象の発生を防止している。
めに、送信要求信号Ｒ８等の立上り時に所定数の監視バ
ッファ、たとえば２つの監視バッファ３２３および３２
４を強制的にデータ充状態にすることによりバッファ３
１、〜３１．においでデータが皆無になることを防止し
、すなわちアンダフロー現象の発生を防止している。
なお、上述の実施例において、アンダフローおよびオー
バフローの両方を適切に防止するために、イニシャルリ
セットとして、データ充状態の監視バッファの数とデー
タ空状態の監視バッファの数との比率を１にするのが好
ましいが、多の比率にもなし得る。
バフローの両方を適切に防止するために、イニシャルリ
セットとして、データ充状態の監視バッファの数とデー
タ空状態の監視バッファの数との比率を１にするのが好
ましいが、多の比率にもなし得る。
なお、第４図においては、簡単に４つのバッファしか示
していないが、実際のＦＩＦＯには、一般に、多数のバ
ッファが設けられているのが普通である。
していないが、実際のＦＩＦＯには、一般に、多数のバ
ッファが設けられているのが普通である。
以上説明したように本発明によれば、ＦＩＦＯにおける
バッファの使用量を適正化することができ、これにより
、アンダフローおよびオーバフローを防止することがで
き、前述の従来方式における問題点の解決に役立つもの
である。
バッファの使用量を適正化することができ、これにより
、アンダフローおよびオーバフローを防止することがで
き、前述の従来方式における問題点の解決に役立つもの
である。
第１図は本発明のバッファ制御方式が適用されるデータ
伝送システムのブロック回路図、第２図は第１図の多重
化変復調装置３の送信用ＦＩＦＯおよび変復調装置４の
送信部のブロック回路図、第３図は第１図の多重化変復
調装置３の受信用ＦＩＦＯおよび変復調装置４の受信部
のブロック回路図、第４図は本発明の一実施例としての
ＦＩＦＯのブロック回路図、第５図ａ〜第５図ｅは第４
図のＦＩＦＯ内に現われる信号の例を示すタイミング波
形図である。 １ ： ＣＰＵ、２，４，５，６：変復調装置（ＭＯＤ
ＥＭ）、３：多重化変復調装置（ＴＤＭ）、３Ａ、３Ｂ
：ＦＩＦＯ，５，６：端末装置、３１：バッファ群、３
１１，３１２，３１３，３１４：バッファ、３２：監視
バッファ群、３２．．３２２，３２３゜３２４＝監視バ
ツフア、３３：微分回路、３４：立上り検出回路、３５
：アンドゲート、３６：立下り検出回路、Ｇ１ ｙ Ｇ
２ ｇ・・・、Ｇ６：アンドゲート、Ｒ８：送信要求信
号、ＳＤＩ 、Ｓｎ２ ：送信データ信号、ＳＴ１ 、
ＳＴ２ ：送信タイミング信号、ＣＤ：搬送波検出信号
、ＲＤＩ、ＲＤ２：受信データ信号、ＲＴｌ、ＲＴ２：
受信タイミング信号。
伝送システムのブロック回路図、第２図は第１図の多重
化変復調装置３の送信用ＦＩＦＯおよび変復調装置４の
送信部のブロック回路図、第３図は第１図の多重化変復
調装置３の受信用ＦＩＦＯおよび変復調装置４の受信部
のブロック回路図、第４図は本発明の一実施例としての
ＦＩＦＯのブロック回路図、第５図ａ〜第５図ｅは第４
図のＦＩＦＯ内に現われる信号の例を示すタイミング波
形図である。 １ ： ＣＰＵ、２，４，５，６：変復調装置（ＭＯＤ
ＥＭ）、３：多重化変復調装置（ＴＤＭ）、３Ａ、３Ｂ
：ＦＩＦＯ，５，６：端末装置、３１：バッファ群、３
１１，３１２，３１３，３１４：バッファ、３２：監視
バッファ群、３２．．３２２，３２３゜３２４＝監視バ
ツフア、３３：微分回路、３４：立上り検出回路、３５
：アンドゲート、３６：立下り検出回路、Ｇ１ ｙ Ｇ
２ ｇ・・・、Ｇ６：アンドゲート、Ｒ８：送信要求信
号、ＳＤＩ 、Ｓｎ２ ：送信データ信号、ＳＴ１ 、
ＳＴ２ ：送信タイミング信号、ＣＤ：搬送波検出信号
、ＲＤＩ、ＲＤ２：受信データ信号、ＲＴｌ、ＲＴ２：
受信タイミング信号。
Claims (1)
- 【特許請求の範囲】 １ 直列接続された複数のデータバッファと各該複数の
データバッファに各々対応して設けられ該各データバッ
ファのデータ記憶状態を監視する複数の監視バッファと
を具備し、データが蓄積されているデータバッファ位置
の直前のデータバッファまで入力端から入力されたデー
タを転送するバッファ制御方式において、該入力端にデ
ータの入力が開始されることを検出して、前記複数の監
視バッファのうち所定量の監視バッファをデータ充状態
にし、他の監視バッファをデータ空状態にしたことを特
徴とするバッファ制御方式。 ２ 所定量の監視バッファが全体の監視バッファの半数
である特許請求の範囲第１項に記載のバッファ制御方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8504879A JPS5851458B2 (ja) | 1979-07-06 | 1979-07-06 | バッファ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8504879A JPS5851458B2 (ja) | 1979-07-06 | 1979-07-06 | バッファ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5610753A JPS5610753A (en) | 1981-02-03 |
| JPS5851458B2 true JPS5851458B2 (ja) | 1983-11-16 |
Family
ID=13847781
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8504879A Expired JPS5851458B2 (ja) | 1979-07-06 | 1979-07-06 | バッファ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5851458B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6033628A (ja) * | 1983-08-04 | 1985-02-21 | Nec Corp | 可変キュ−メモリ |
| US4692894A (en) * | 1984-12-18 | 1987-09-08 | Advanced Micro Devices, Inc. | Overflow/Underflow detection for elastic buffer |
| JPS6252633A (ja) * | 1985-09-02 | 1987-03-07 | Hitachi Ltd | デ−タ転送方法 |
-
1979
- 1979-07-06 JP JP8504879A patent/JPS5851458B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5610753A (en) | 1981-02-03 |
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