JPH07121019B2 - データ通信方式 - Google Patents
データ通信方式Info
- Publication number
- JPH07121019B2 JPH07121019B2 JP58041586A JP4158683A JPH07121019B2 JP H07121019 B2 JPH07121019 B2 JP H07121019B2 JP 58041586 A JP58041586 A JP 58041586A JP 4158683 A JP4158683 A JP 4158683A JP H07121019 B2 JPH07121019 B2 JP H07121019B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- shift register
- clock
- serial data
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/20—Repeater circuits; Relay circuits
- H04L25/24—Relay circuits using discharge tubes or semiconductor devices
- H04L25/242—Relay circuits using discharge tubes or semiconductor devices with retiming
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Dc Digital Transmission (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】 この発明は、データ情報とクロック情報とを含んだ直列
データを送信し、この直列データの受信の際にクロック
情報を抽出して、抽出されたクロック情報を用いてデー
タ情報を格納するようにしたデータ通信方式に関するも
のである。
データを送信し、この直列データの受信の際にクロック
情報を抽出して、抽出されたクロック情報を用いてデー
タ情報を格納するようにしたデータ通信方式に関するも
のである。
従来から直列データの受信方式としては、各種のデータ
転送方式が提案され、実用化されてきた。
転送方式が提案され、実用化されてきた。
しかしながらある方式では回路構成が複雑となり、ま
た、他の方式ではデータ線とクロック線を独立に持つ必
要があったり、さらに他の方式においては、直列データ
のビット間隔にブレ、いわゆるジッタが生ずる等の欠点
があった。
た、他の方式ではデータ線とクロック線を独立に持つ必
要があったり、さらに他の方式においては、直列データ
のビット間隔にブレ、いわゆるジッタが生ずる等の欠点
があった。
この発明は、上述の点にかんがみたなされたもので、極
めて簡単な回路構成の受信装置によって直列データの受
信を可能にし、かつジッタにも強くすることが容易なデ
ータ通信方式を提案することを目的とする。以下図面に
基づいてこの発明を説明する。
めて簡単な回路構成の受信装置によって直列データの受
信を可能にし、かつジッタにも強くすることが容易なデ
ータ通信方式を提案することを目的とする。以下図面に
基づいてこの発明を説明する。
第１図はこの発明の一実施例をなすデータ通信方式に係
わる受信装置のブロック回路図である。同図において、
１は発振器（OSC）、２は前記発振器１の出力線、３は
ホスト側からのデータ入力信号Ｐが加わるデータ入力信
号線、４は第１のシフトレジスタ、５は前記第１のシフ
トレジスタ４の最終段からの出力線、６は第２のシフト
レジスタである。
わる受信装置のブロック回路図である。同図において、
１は発振器（OSC）、２は前記発振器１の出力線、３は
ホスト側からのデータ入力信号Ｐが加わるデータ入力信
号線、４は第１のシフトレジスタ、５は前記第１のシフ
トレジスタ４の最終段からの出力線、６は第２のシフト
レジスタである。
第1,第２のシフトレジスタ4,6は各々図のように結線さ
れている。つまり第１のシフトレジスタ４の入力はデー
タ入力信号線３のデータ入力信号Ｐであり、シフトクロ
ックは発振器１から与えられている。また、第２のシフ
トレジスタ６の入力は、前記第１のシフトレジスタ４の
入力と同じくデータ入力信号Ｐであり、シフトクロック
には第１のシフトレジスタ４の最終段の出力が与えられ
る。なお、この実施例に使用される第1,第２のシフトレ
ジスタ4,6はクロックの立ち下りエッジでトリガされる
タイプのものである。
れている。つまり第１のシフトレジスタ４の入力はデー
タ入力信号線３のデータ入力信号Ｐであり、シフトクロ
ックは発振器１から与えられている。また、第２のシフ
トレジスタ６の入力は、前記第１のシフトレジスタ４の
入力と同じくデータ入力信号Ｐであり、シフトクロック
には第１のシフトレジスタ４の最終段の出力が与えられ
る。なお、この実施例に使用される第1,第２のシフトレ
ジスタ4,6はクロックの立ち下りエッジでトリガされる
タイプのものである。
次に上記実施例の動作を第２図に示すタイミングチャー
トを参照しながら説明する。第２図（ｂ）に示すデータ
入力信号Ｐがこの受信回路に到達すると、第１のシフト
レジスタ４は第２図（ａ）に示すクロックパルスACLKに
同期してデータ入力信号Ｐをシフトしてゆき、４ビット
で構成される第１のシフトレジスタ４の最終段の出力段
に第２図（ｃ）に示すクロックパルスBCLKが発生する。
つまり図示するごとく４回の立ち下りエッジを形成す
る。第２のシフトレジスタ６はこの立ち下りエッジをト
リガパルスとして第１のシフトレジスタ４に与えられる
のと同一のデータ入力信号Ｐを入力信号としているか
ら、第２図（ｄ）〜（ｇ）に示すO3，O2，O1，O0のよう
にタイミングＡのデータ入力信号受け取り開始時点か
ら、タイミングＢのデータ入力信号受け取り終了時点ま
での期間に動作し、送信側から送られてきたデータ“0,
1,1,0"を受け取る。
トを参照しながら説明する。第２図（ｂ）に示すデータ
入力信号Ｐがこの受信回路に到達すると、第１のシフト
レジスタ４は第２図（ａ）に示すクロックパルスACLKに
同期してデータ入力信号Ｐをシフトしてゆき、４ビット
で構成される第１のシフトレジスタ４の最終段の出力段
に第２図（ｃ）に示すクロックパルスBCLKが発生する。
つまり図示するごとく４回の立ち下りエッジを形成す
る。第２のシフトレジスタ６はこの立ち下りエッジをト
リガパルスとして第１のシフトレジスタ４に与えられる
のと同一のデータ入力信号Ｐを入力信号としているか
ら、第２図（ｄ）〜（ｇ）に示すO3，O2，O1，O0のよう
にタイミングＡのデータ入力信号受け取り開始時点か
ら、タイミングＢのデータ入力信号受け取り終了時点ま
での期間に動作し、送信側から送られてきたデータ“0,
1,1,0"を受け取る。
ここでデータ入力信号線３のデータ入力信号Ｐに許され
るジッタの許容値について説明すると、下表に示すよう
な各々のビットセルLowレベル、Highレベルの期間が割
当てられる。
るジッタの許容値について説明すると、下表に示すよう
な各々のビットセルLowレベル、Highレベルの期間が割
当てられる。
下記第１表において、ＴはクロックパルスACLKの周期を
示す。また＊はシステムに許されるだけの時間を示す。
示す。また＊はシステムに許されるだけの時間を示す。
第１表に示すように、Low期間がＴ以上3T以下の場合を
データ“1"、Low期間が5T以上の場合をデータ“0"とし
て両データを長短のLow期間により表わし、Low期間同士
を適当な長さのHigh期間をはさむことで区別しており、
有効データ同士が連続しておらず、このHigh期間及びデ
ータ“0"を表わすLow期間を十分長くすることができる
ので、上記実施例は、ジッタに強くすることが容易にで
きる。従って近年のようにマイクロコンピュータのマイ
クロプログラムによるファームウエアで各種の機器がコ
ントロールされるようになってくると、マイクロインス
トラクションのマシンサイクルの関係で、この実施例の
データ入力信号Ｐのような信号を作る際にジッタが往々
にして大きな問題となっており、かかる点からみても上
記実施例に示すデータ通信方式は有効に作用する。
データ“1"、Low期間が5T以上の場合をデータ“0"とし
て両データを長短のLow期間により表わし、Low期間同士
を適当な長さのHigh期間をはさむことで区別しており、
有効データ同士が連続しておらず、このHigh期間及びデ
ータ“0"を表わすLow期間を十分長くすることができる
ので、上記実施例は、ジッタに強くすることが容易にで
きる。従って近年のようにマイクロコンピュータのマイ
クロプログラムによるファームウエアで各種の機器がコ
ントロールされるようになってくると、マイクロインス
トラクションのマシンサイクルの関係で、この実施例の
データ入力信号Ｐのような信号を作る際にジッタが往々
にして大きな問題となっており、かかる点からみても上
記実施例に示すデータ通信方式は有効に作用する。
以上説明したように、この発明のデータ通信方式によれ
ば、第１及び第２のレベルを有し、該第１のレベルの期
間の長短によりデータ情報を表わし、レベル遷移により
第１のクロックを表わす直列データを送信し、送信され
た前記直列データを受信する受信装置において、第１の
シフトレジスタと第２のシフトレジスタと発振器とを具
え、該発振器の生成する第２のクロックを用いて、前記
第１のシフトレジスタに前記直列データを入力して前記
第１のクロックを抽出し、抽出された前記第１のクロッ
クを用いて、前記第２のシフトレジスタに前記直列デー
タを入力してレベルの高低により前記データ情報を表わ
すデータを出力するようにしたので、極めて簡単な回路
構成の受信装置により直列データの受信が可能となり、
また、ジッタにも強くすることが容易にできるという優
れた効果を有する。
ば、第１及び第２のレベルを有し、該第１のレベルの期
間の長短によりデータ情報を表わし、レベル遷移により
第１のクロックを表わす直列データを送信し、送信され
た前記直列データを受信する受信装置において、第１の
シフトレジスタと第２のシフトレジスタと発振器とを具
え、該発振器の生成する第２のクロックを用いて、前記
第１のシフトレジスタに前記直列データを入力して前記
第１のクロックを抽出し、抽出された前記第１のクロッ
クを用いて、前記第２のシフトレジスタに前記直列デー
タを入力してレベルの高低により前記データ情報を表わ
すデータを出力するようにしたので、極めて簡単な回路
構成の受信装置により直列データの受信が可能となり、
また、ジッタにも強くすることが容易にできるという優
れた効果を有する。
第１図はこの発明の一実施例をなすデータ通信方式のブ
ロック回路図、第２図は第１図の実施例の動作を説明す
るためのタイミングチャートである。 図中、１は発振器、２は出力線、３はデータ入力信号
線、４は第１のシフトレジスタ、５は出力線、６は第２
のシフトレジスタである。
ロック回路図、第２図は第１図の実施例の動作を説明す
るためのタイミングチャートである。 図中、１は発振器、２は出力線、３はデータ入力信号
線、４は第１のシフトレジスタ、５は出力線、６は第２
のシフトレジスタである。
Claims (1)
- 【請求項１】第１及び第２のレベルを有し、該第１のレ
ベルの期間の長短によりデータ情報を表わし、レベル遷
移により第１のクロックを表わす直列データを送信し、
送信された前記直列データを受信する受信装置におい
て、第１のシフトレジスタと第２のシフトレジスタと発
振器とを具え、該発振器の生成する第２のクロックを用
いて、前記第１のシフトレジスタに前記直列データを入
力して前記第１のクロックを抽出し、抽出された前記第
１のクロックを用いて、前記第２のシフトレジスタに前
記直列データを入力してレベルの高低により前記データ
情報を表わすデータを出力することを特徴とするデータ
通信方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58041586A JPH07121019B2 (ja) | 1983-03-15 | 1983-03-15 | データ通信方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58041586A JPH07121019B2 (ja) | 1983-03-15 | 1983-03-15 | データ通信方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59168749A JPS59168749A (ja) | 1984-09-22 |
| JPH07121019B2 true JPH07121019B2 (ja) | 1995-12-20 |
Family
ID=12612530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58041586A Expired - Lifetime JPH07121019B2 (ja) | 1983-03-15 | 1983-03-15 | データ通信方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07121019B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57200916A (en) * | 1981-06-02 | 1982-12-09 | Matsushita Electric Ind Co Ltd | Recording and reproducing device for digital signal |
-
1983
- 1983-03-15 JP JP58041586A patent/JPH07121019B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59168749A (ja) | 1984-09-22 |
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