JPH0467494A - Ｆｉｆｏ制御方式 - Google Patents
Ｆｉｆｏ制御方式Info
- Publication number
- JPH0467494A JPH0467494A JP2180921A JP18092190A JPH0467494A JP H0467494 A JPH0467494 A JP H0467494A JP 2180921 A JP2180921 A JP 2180921A JP 18092190 A JP18092190 A JP 18092190A JP H0467494 A JPH0467494 A JP H0467494A
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- Pending
Links
- 238000000034 method Methods 0.000 claims description 9
- 230000003111 delayed effect Effects 0.000 abstract description 5
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
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- 230000007704 transition Effects 0.000 description 1
Landscapes
- Synchronisation In Digital Transmission Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＦＩＦＯ制御方式に関する。
従来、この種のＦＩＦＯ制御方式は、書込みパルスと読
出しパルスの位相関係を検出していなかった。
出しパルスの位相関係を検出していなかった。
上述した従来のＦＩＦＯ制御方式は、書込みパルスと読
出しパルスの位相関係を監視していなかったため、書込
みパルスと読出しパルスの間にジッタが生ずると、例え
ば通信回線から抽出したクロックを使用するデータ伝送
装置の場合には出力データのスリップが発生する。また
−旦同期はずれを起した後このジッタが減少し書込みパ
ルスと読出しパルスの位相がほぼ同時になる程に接近し
た場合も、書込みと読出しの順序がくずれデータのスリ
ップが復旧しないという欠点があった。
出しパルスの位相関係を監視していなかったため、書込
みパルスと読出しパルスの間にジッタが生ずると、例え
ば通信回線から抽出したクロックを使用するデータ伝送
装置の場合には出力データのスリップが発生する。また
−旦同期はずれを起した後このジッタが減少し書込みパ
ルスと読出しパルスの位相がほぼ同時になる程に接近し
た場合も、書込みと読出しの順序がくずれデータのスリ
ップが復旧しないという欠点があった。
本発明の目的は、同期確立後の書込みパルスと読出しパ
ルスの位相差に応じてＦＩＦＯへの書込み方法およびＦ
ＩＦＯからの読出方法を切替えるＦＩＦＯ制御方式を提
供することにある。
ルスの位相差に応じてＦＩＦＯへの書込み方法およびＦ
ＩＦＯからの読出方法を切替えるＦＩＦＯ制御方式を提
供することにある。
本発明のＦＩＦＯ制御方式は、書込みパルスと読出しパ
ルスの位相が一定しない同期はずれ時は、入力データの
書込みおよび書込まれたデータの読出しを禁止設定し、
前記書込みパルスと前記読出しパルスの位相が固定した
同期確立直後の該続出しパルスと該書込みパルスとの位
相差が予め定める所定のしきい値以上の時、該書込みパ
ルスにより２度書込み且つ該書込み後前記同期はずれ時
に設定した読出し禁止を解除し、前記読出しパルスと前
記書込みパルスとの位相差が予め定める所定のしきい値
以下の時、該書込みパルスによりＦＩＦＯに１度書込み
且つ該書込み後前記同期はずれ時に設定した読出し禁止
設定を解除することを特徴とする。
ルスの位相が一定しない同期はずれ時は、入力データの
書込みおよび書込まれたデータの読出しを禁止設定し、
前記書込みパルスと前記読出しパルスの位相が固定した
同期確立直後の該続出しパルスと該書込みパルスとの位
相差が予め定める所定のしきい値以上の時、該書込みパ
ルスにより２度書込み且つ該書込み後前記同期はずれ時
に設定した読出し禁止を解除し、前記読出しパルスと前
記書込みパルスとの位相差が予め定める所定のしきい値
以下の時、該書込みパルスによりＦＩＦＯに１度書込み
且つ該書込み後前記同期はずれ時に設定した読出し禁止
設定を解除することを特徴とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図。
第２図および第３図は本発明の一実施例の動作を示すタ
イミング波形図である。
イミング波形図である。
第１図は、データＤｉｎが入力されるデータ入力端子１
と、書込みパルスＷが入力される書込みパルス入力端子
２と、読出しパルスＲが入力される読出しパルス入力端
子３と、クロッ、クベルスＣＬＫの入力端子４と、同期
パルスＲ５ＹＣの入力端子５と、同期はずれ時に同期確
立までデータの書込みを禁止する書込制御回路６と、同
期はずれ時に同期確立までデータの読出しを禁止する読
出制御回路７と、データＤｏｕｔが出力されるデータ出
力端子８と、書込制御回路６の制御を受は入力データＤ
ｉｎを書込み一時蓄積するレジスタ１、レズシタｌから
転送されるデータを蓄積して読出制御回路７の制御を受
はデータ出力端子８へ出力するレジスタ２からなるＦＩ
ＦＯＩＯから構成される。
と、書込みパルスＷが入力される書込みパルス入力端子
２と、読出しパルスＲが入力される読出しパルス入力端
子３と、クロッ、クベルスＣＬＫの入力端子４と、同期
パルスＲ５ＹＣの入力端子５と、同期はずれ時に同期確
立までデータの書込みを禁止する書込制御回路６と、同
期はずれ時に同期確立までデータの読出しを禁止する読
出制御回路７と、データＤｏｕｔが出力されるデータ出
力端子８と、書込制御回路６の制御を受は入力データＤ
ｉｎを書込み一時蓄積するレジスタ１、レズシタｌから
転送されるデータを蓄積して読出制御回路７の制御を受
はデータ出力端子８へ出力するレジスタ２からなるＦＩ
ＦＯＩＯから構成される。
データ入力端子１に入力されたデータＤｉｎは書込みパ
ルス入力端子２に入力される書込みパルスＷのタイミン
グでＦＩＦＯＩＯのレジスタ１に書込まれる。レジスタ
１に書込まれたデータＤｉｎはレジスタ２へ転送され蓄
積される。レジスタ２の記憶容量が満杯の時はレジスタ
１に書込まれたままレジスタ２の記憶容量に「空」状態
ができるまで待つ。読出制御回路７を介して入力される
読出しパルスＲによりレジスタ２の蓄積データが読出さ
れデータ出力端子８へ出力されると、レジスタ２の蓄積
データが読出され記憶容量が「空」状態になり、先にレ
ジスタ１に書込まれたままになっていたデータＤｉｎは
レジスタ２へ転送され、レジスタ１の記憶容量が「空ｊ
状態になる。
ルス入力端子２に入力される書込みパルスＷのタイミン
グでＦＩＦＯＩＯのレジスタ１に書込まれる。レジスタ
１に書込まれたデータＤｉｎはレジスタ２へ転送され蓄
積される。レジスタ２の記憶容量が満杯の時はレジスタ
１に書込まれたままレジスタ２の記憶容量に「空」状態
ができるまで待つ。読出制御回路７を介して入力される
読出しパルスＲによりレジスタ２の蓄積データが読出さ
れデータ出力端子８へ出力されると、レジスタ２の蓄積
データが読出され記憶容量が「空」状態になり、先にレ
ジスタ１に書込まれたままになっていたデータＤｉｎは
レジスタ２へ転送され、レジスタ１の記憶容量が「空ｊ
状態になる。
書込制御回路６は、同期パルスＲ８ＹＣの入力端子５の
同期パルス入力信号が同期確立である論理「１」になる
まで、書込みパルス入力端子２の書込み人力パルスのレ
ジスタ１への送出を中止し、レジスタ１へのデータ書込
みを禁止する。また読出制御回路７は、書込みパルス入
力端子２の書込み人力パルスと読出しパルス入力端子３
の読出し入力パルスとの位相差（接近した幅）をクロッ
ク入力端子４の入力クロックで幅をカウントして検出す
る。検出した位相差をしきい値ｎと比較して、ｎ以上で
あるか否かを判定し、ｎ以上の場合と以下の場合とで同
期確立後の制御方法を切替える。同期パルスＲ３ＹＣの
入力端子５の入力信号が同期確立である論理「１」にな
るまで、読出し入力端子２の読出しパルスのレジスタ２
への送出を中止し、レジスタ２からのデータ読出しを禁
止する。
同期パルス入力信号が同期確立である論理「１」になる
まで、書込みパルス入力端子２の書込み人力パルスのレ
ジスタ１への送出を中止し、レジスタ１へのデータ書込
みを禁止する。また読出制御回路７は、書込みパルス入
力端子２の書込み人力パルスと読出しパルス入力端子３
の読出し入力パルスとの位相差（接近した幅）をクロッ
ク入力端子４の入力クロックで幅をカウントして検出す
る。検出した位相差をしきい値ｎと比較して、ｎ以上で
あるか否かを判定し、ｎ以上の場合と以下の場合とで同
期確立後の制御方法を切替える。同期パルスＲ３ＹＣの
入力端子５の入力信号が同期確立である論理「１」にな
るまで、読出し入力端子２の読出しパルスのレジスタ２
への送出を中止し、レジスタ２からのデータ読出しを禁
止する。
次に同期確立後におけるデータの書込み、読出し禁止の
解除について第２図、第３図を参照して説明する。
解除について第２図、第３図を参照して説明する。
第２図に示すように同期確立直後初の書込みパルスＷ１
の立上りが読出しパルスＲゎ−、の立上りより予め設定
されている所定のしきい値ｎクロック（最高ジッタ以上
のクロック数）以上遅延している場合は、書込みパルス
Ｗ１．Ｗ２により入力データＤｉｎのデータＤ。とＤｌ
を連続して２度書込んだ後、読出しパルスＲゎ−１，Ｒ
，によるレジスタ２の読出し禁止を解除し、読出しパル
スＲ１Ｒ２で出力データＤ。ｕＬのデータＤ。、Ｄｌを
出力する。
の立上りが読出しパルスＲゎ−、の立上りより予め設定
されている所定のしきい値ｎクロック（最高ジッタ以上
のクロック数）以上遅延している場合は、書込みパルス
Ｗ１．Ｗ２により入力データＤｉｎのデータＤ。とＤｌ
を連続して２度書込んだ後、読出しパルスＲゎ−１，Ｒ
，によるレジスタ２の読出し禁止を解除し、読出しパル
スＲ１Ｒ２で出力データＤ。ｕＬのデータＤ。、Ｄｌを
出力する。
ここで何らかの原因で書込みパルスにジッタが生じ書込
みパルスＷ３が遅れると、入力データＤ２はレジスタ１
にほとんど蓄積されずにレジスタ２へ転送される。レジ
スタ２に蓄積されたデータＤ２は読出しパルスＲ３で読
出され、データ出力端子Ｄ８へ送出する。このように書
込みパルスが遅れると正規の位相状態にある読出しパル
スで連続して２回（Ｒ２、Ｒ３）レジスタ２の蓄積デー
タを読出し書込みパルスの遅れを吸収する。
みパルスＷ３が遅れると、入力データＤ２はレジスタ１
にほとんど蓄積されずにレジスタ２へ転送される。レジ
スタ２に蓄積されたデータＤ２は読出しパルスＲ３で読
出され、データ出力端子Ｄ８へ送出する。このように書
込みパルスが遅れると正規の位相状態にある読出しパル
スで連続して２回（Ｒ２、Ｒ３）レジスタ２の蓄積デー
タを読出し書込みパルスの遅れを吸収する。
また第３図に示すように同期確立後最初の書込みパルス
Ｗ１の立上りが読出しパルスＲｆｉの立上りより予め設
定されている所定のしきい値ｎクロック以下の遅延であ
る場合には、書込みパルスＷ１により入力データＤｉｎ
のデータＤ、を１度書込んだ後、読出しパルスＲ０によ
るレジスタ２の読出し禁止を解除し、読出しパルスＲ１
で出力データＤ。ａｔのデータＤｏを出力する。続いて
入力データＤ１も同様にＷ２で書込まれ、読出しパルス
Ｒ２でレジスタ２から読出される。
Ｗ１の立上りが読出しパルスＲｆｉの立上りより予め設
定されている所定のしきい値ｎクロック以下の遅延であ
る場合には、書込みパルスＷ１により入力データＤｉｎ
のデータＤ、を１度書込んだ後、読出しパルスＲ０によ
るレジスタ２の読出し禁止を解除し、読出しパルスＲ１
で出力データＤ。ａｔのデータＤｏを出力する。続いて
入力データＤ１も同様にＷ２で書込まれ、読出しパルス
Ｒ２でレジスタ２から読出される。
ジッタにより書込みパルスＷに進みが生じ書込みパルス
Ｗ６まで進むと、レジスタ２のデータＤ４が読出される
前にレジスタ１に入力データＤ５がり、に引続き連続し
て書込まれる。レジスタ１に書込まれたデータＤ５は、
はとんど蓄積されずレジスタ２に転送され読出しパルス
Ｒ５で読出され、データ出力端子Ｄ８へ送出される。こ
のように書込みパルスが進むと、連続して２回（Ｗ５．
Ｗ６）レジスタに書込み、書込みパルスの進みを吸収す
る。
Ｗ６まで進むと、レジスタ２のデータＤ４が読出される
前にレジスタ１に入力データＤ５がり、に引続き連続し
て書込まれる。レジスタ１に書込まれたデータＤ５は、
はとんど蓄積されずレジスタ２に転送され読出しパルス
Ｒ５で読出され、データ出力端子Ｄ８へ送出される。こ
のように書込みパルスが進むと、連続して２回（Ｗ５．
Ｗ６）レジスタに書込み、書込みパルスの進みを吸収す
る。
こうして書込みパルスのジッタが発生した場合に生ずる
読出しパルスのスリップあるいは読出しパルスのジッタ
が発生した場合に生ずる書込みパルスのスリップを防止
する。また２回以上のスリップはしきい値をきめて制御
するため起り得ない。なおここでいう同期確立とは、書
込みパルスＷと読比しパルスＲどの位相が固定した状態
を示し、位相差がしきい値ｎクロック内で変動している
状態をいう。また同期はずれとは、書込みパルスＷと読
出しパルスＲどの位相が一定していない状態を示し、例
えばいずれか一方が自走している状態をいう。
読出しパルスのスリップあるいは読出しパルスのジッタ
が発生した場合に生ずる書込みパルスのスリップを防止
する。また２回以上のスリップはしきい値をきめて制御
するため起り得ない。なおここでいう同期確立とは、書
込みパルスＷと読比しパルスＲどの位相が固定した状態
を示し、位相差がしきい値ｎクロック内で変動している
状態をいう。また同期はずれとは、書込みパルスＷと読
出しパルスＲどの位相が一定していない状態を示し、例
えばいずれか一方が自走している状態をいう。
以上説明したように本発明は、同期確立後の書込みパル
スと読出しパルスの位相差に応じてＦＩＦＯへの書込み
制御およびＦＩＦＯからの読出制御を切替えることによ
り、定常状態に移行後許容ジッタ範囲内でスリップの発
生を防止できる効果がある。
スと読出しパルスの位相差に応じてＦＩＦＯへの書込み
制御およびＦＩＦＯからの読出制御を切替えることによ
り、定常状態に移行後許容ジッタ範囲内でスリップの発
生を防止できる効果がある。
１０・・・Ｆ Ｉ ＦＯ回路、１１．１２・・・レジス
タ、１３・・・データ転送制御。
タ、１３・・・データ転送制御。
Claims (1)
- ＦＩＦＯ制御方式において、書込みパルスと読出しパル
スの位相が一定しない同期はずれ時は、入力データの書
込みおよび書込まれたデータの読出しを禁止設定し、前
記書込みパルスと前記読出しパルスの位相が固定した同
期確立直後の該読出しパルスと該書込みパルスとの位相
差が予め定める所定のしきい値以上の時、該書込みパル
スにより２度書込み且つ該書込み後前記同期はずれ時に
設定した読出し禁止を解除し、前記読出しパルスと前記
書込みパルスとの位相差が予め定める所定のしきい値以
下の時、該書込みパルスによりＦＩＦＯに１度書込み且
つ該書込み後前記同期はずれ時に設定した読出し禁止設
定を解除することを特徴とするＦＩＦＯ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2180921A JPH0467494A (ja) | 1990-07-09 | 1990-07-09 | Ｆｉｆｏ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2180921A JPH0467494A (ja) | 1990-07-09 | 1990-07-09 | Ｆｉｆｏ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0467494A true JPH0467494A (ja) | 1992-03-03 |
Family
ID=16091613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2180921A Pending JPH0467494A (ja) | 1990-07-09 | 1990-07-09 | Ｆｉｆｏ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0467494A (ja) |
-
1990
- 1990-07-09 JP JP2180921A patent/JPH0467494A/ja active Pending
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