KR900005144B1 - 전송 및 수신 클럭 위상차를 이용한 슬립 방지회로 - Google Patents

Abstract

내용 없음.

Description

전송 및 수신 클럭 위상차를 이용한 슬립 방지회로

제1도는 종래의 회로도.

제2도는 본 발명의 블럭도.

제3도는 제2도의 구체회로도.

제4도는 제3도의 동작 타이밍도.

* 도면의 주요부분에 대한 부호의 설명

10 : 메모리 20 : 클럭재생부

30 : 라이트 카운터 40 : 시스템 클럭부

50 : 리드 제어부 60 : 슬립 제어부

본 발명은 교환기의 일래스틱 스토어 장치에 관한 것으로, 특히 계속적인 클럭 위상차를 검사하여 슬립이 임박할시 자동적으로 슬립을 조정할 수 있는 회로를 제공함에 있다.

디지탈 통신망에서 시스템과 시스템의 데이타 전송시 시스템 클럭의 미세한 주파수 차에 의해 라이트 타이밍과 리드 타이밍이 다르므로 독립적인 방식으로 동기시키기 위하여 일래스틱 스토어(elastic store)장치가 필요하다.

일래스틱 스토어 장치란 상호간의 데이타 전송시에 잠시 수신데이타를 메모리에 축적시켜 놓았다가 자기 자신의 클럭으로 리드하여 동기시키는 장치로서 종래에는 제1도와 같이 구성되어 있었다. 대국 시스템에서 전송하는 데이타를 수신하면 클럭 재생부(20)는 수신데이타에서 대국 시스템의 전송 클럭을 재생(recovery)하여 피포 레지스터(First-in First-Out : FIFO Register)(1)에 라이트시키며, 자국의 시스템 클럭(3)으로 피포 레지스터(1)에 라이트되어 있는 데이타를 리드하여 송·수신측의 동기를 맞추어 왔었다.

상기와 같은 종래의 일래스틱 스토어 장치는 피포 레지스터(1)의 리드 타이밍이 라이트 타이밍보다 빠를 경우 널 데이타(null data : FIFO Register(1)에 라이트되어 있는 데이타가 하나도 없는 경우)를 읽어갈 수 있었으며, 이와 반대로 라이트 타이밍이 리드 타이밍보다 빠를 경우 피포 레지스터(1)의 축적 용량이 풀(full)이 되어 수신 데이타를 라이트할 수 없어 시스템의 동기가 흩어지게 되었던 문제점이 있었다. 즉, 대국과 자국 시스템 클럭은 수 MHZ의 고주파수를 사용하게 되어 정확하게 일치될 수 없으므로, 두 시스템 간에는 미세한 주파수 차가 존재한다. 따라서 시스템 클럭이 2.048MHZ로 규정되었을시 두 시스템의 클럭은 2.048MHZ에 매우 근접하는 클럭으로 시스템 클럭을 사용하게 된다. 예를 들어 대국 시스템의 클럭이 1.02411MHZ이고 자국 시스템의 클럭이 1.02399MHZ라고 가정하면, 최초 시점에서는 슬립이 발생되지 않지만, 리드 속도보다 라이트 속도가 빠르게 되어, 임의의 시점에 가서는 피포 레지스터(1)가 꽉차게 되며, 이로인해 전송되는 데이타를 더이상 피포 레지스터(1)에 라이트할 수 없게 된다(FIFO full상태). 또한 대국 시스템의 클럭이 1.02399MHZ이고 자국 시스템의 클럭이 1.02411MHZ라고 가정하면, 라이트 속도보다 리드속도가 빠르게 되어 역시 임의 시점에 가서는 피포 레지스터(1)가 비게 되며, 이로인해 널 데이타를 잃어가게 되는 것이다(FIFO empty상태).

따라서 상기와 같이 일정시간단위로 슬립이 발생하므로, 시스템 제어부는 일정시간(24시간)이내에는 슬립이 발생되지 않도록 피포 레지스터(1)의 사이즈를 조정하여야 하며, 일정시간이 경과되면 시스템 제어부의 피포 레지스터(1)의 내용을 리세트시켜 초기화 시켜야 한다. 이때 피포 레지스터(1)는 저장 용량의 한계를 갖으므로 피포 레지스터(1)의 싸이즈(size)는 하기와 같이 구하게 된다.

여기서 "2"는 피포 레지스터의 오버플로우(full 상태) 또는 언더 플로우(empty 상태)의 발생 경우수를 나타내며, 시스템 클럭의 안정도를 1*10^-7, 전송속도를 2.048Mbps 그리고 리세트 주기를 24시간이라 하고, 하기와 같이 구할 수 있다.

상기와 같은 피포 레지스터(1)의 싸이즈(size)의 한계성을 극복하기 위하여 일정시간 피포 레지스터(1)사용한 후 리세트(reset)시켜 왔었는데, 시스템 제어부는 피포 레지스터(1)를 리세트 시키기 위해 피포 리세트 주기를 제어해야 했으므로 제어부의 부담이 컸었으며, 리세트시 일정시간 통화가 중단되는 사태를 감수했어야 하는 문제점이 있었다.

따라서 본 발명의 목적은 일래스틱 스토어를 프레임 단위로 구성하고 양측의 클럭 위상차를 검사하여 슬립이 발생하려 할시 자동적으로 슬립을 조정할 수 있는 장치를 제공함에 있다.

이하 본 발명을 도면을 참조하여 상세히 설명한다.

제2도는 본 발명의 블럭도로서 소정 프레임 단위의 데이타를 저장하는 메모리(10)와, 대국 전송데이타를 대국의 시스템클럭을 추출하는 클럭재생부(20)와, 상기 클럭 재생부(20)의 출력을 입력하여 상기 메모리(10)의 라이트 어드레스를 지정하는 라이트 카운터(30)와, 자국의 시스템 클럭을 발생하는 시스템 클럭부(40)와, 연산부(51)와 리드카운터(52)로 구성되며, 리드카운터(52)에서 상기 시스템 클럭부(40)의 출력을 카운트하여 상기 메모리(10)의 리드 어드레스로 인가하는 동시에 로드신호 발생시 상기 연산부(51)의 출력[현 리드카운터(52)의 출력+메모리(10)의 1/2사이즈 어드레스 값+1]을 로드하여 상기 메모리(10)의 리드 어드레스를 1/2단위로 쉬프트시키는 어드레스를 발생하는 리드 제어부(50)와, 상기 라이트 카운터(30) 몇 리드 제어부(50)의 어드레스신호중 MSB신호를 입력하여 두 신호의 위상차를 직류화한 후 설정 슬립 레벨의 드레쉬홀드 전압과 비교하며, 위상차가 슬립영역의 값일시에만 상기 리드 제어부(50)로 로드신호를 발생하는 슬립제어부(60)로 구성된다.

상술한 구성에 의거 본 발명을 제2도를 참조하여 설명한다.

클럭재생부(20)는 대국에서 입력하는 데이타에서 대국측의 시스템 클럭을 재생(recovery clock)하며, 클럭재생부(20)의 출력을 입력하는 라이트 카운터(30)는 상기 재생클럭을 카운팅하여 대국에서 전송된 데이타를 저장하는 메모리(10)의 라이트 어드레스를 사용하는데, 메모리(10)의 메모리 용량에 따라 카운트 출력을 결정한다. 즉, 라이트 카운터(30)와 리드 제어부(50)의 출력 카운트 수는 메모리(10)에 저장할 수 있는 소정 프레임 단위의 데이타에 따라 결정된다. 이후 메모리(10)에 저장한 데이타를 리드할시는 리드 제어부(50)가 자국 시스템 클럭부(40)의 출력을 카운팅하며, 이 출력을 메모리(10)의 리드 어드레스로 사용한다.

이때 전술한 바와 같이 대국 시스템과 자국 시스템의 클럭에는 미세한 주파수차가 존재하며, 이로 인해 상기와 같은 메모리(10)의 라이트 어드레스와 리드 어드레스에도 미세한 차이가 존재하게 되어 데이타 전송시 클럭의 지연등에 의한 슬립현상이 발생할 수 있는데, 슬립 제어부(60)에서 이를 제어한다. 상기 슬립제어부(60)는 라이트 제어부(30)와 리드 제어부(50) 출력의 위상차를 검출한 후, 이 위상차 신호와 슬립 제어를 위한 드레쉬홀드 전압을 비교하여 상기 리드 제어부(50)를 제어한다. 이때 메모리(10)의 오버플로우(overflow) 또는 언더플로우(underflow)가 임박하면, 리드 제어부(50)로 로드 신호를 출력하여 메모리(10)의 라이트 프레임과 리드 프레임을 분리시킨다.

제3도는 본 발명의 구체회로도로서 2프레임 단위의 64타임슬롯 데이타를 저장하는 듀얼 포트(dual 포트)의 메모리(10)와, 대국 시스템의 전송데이타로부터 재생클럭을 추출하는 클럭재생부(20)와, 상기 클럭재생부(20)의 출력을 입력하여 메모리(10)의 라이트 어드레스를 지정하기 위해 64진 카운트하는 라이트 카운터(30)와, 자국 시스템 클럭을 발생하는 시스템 클럭부(40)와, 메모리(10)의 리드 어드레스 지정용 64진 리드 카운터(51)와 현재의 카운트값에 1프레임의 다음 카운터 값을 저장하고 있는 연산부(52)로 구성되어 상기 메모리(10)의 리드 어드레스를 저장하고 슬립 임박시 리세트되어 연산된 로드값으로 슬립을 제어하는 리드 제어부(50)와, 앤드게이트(61), 저역필터(62), 비교기(63), 인버터(64,66), 타이머(65)로 구성되어 상기 라이트 제어부(30) 및 리드 제어부(50)의 출력을 입력하여 위상차를 검출하고 위상차에 의한 신호와 세팅한 슬립 예상신호와 비교하여 슬립 발생시 상기 리드 제어부(50)로 슬립제어신호를 출력하는 슬립제어부(60)로 구성된다.

제4도는 제3도에 대한 동작타이밍도로서 라이트 어드레스 신호와 신호어드레스 신호의 위상차에 따른 슬립 발생 유무의 신호를 도시하고 있다.

상술한 구성에 의거 본 발명을 제4도를 참조하여 상세히 설명한다. 여기서 메모리(10)가 A,B 두 프레임 단위의 데이타를 저장한다고 가정한다. PCM(Pulse Code Modulation) 또는 DM(Delta Modulation)방식 데이타 전송시 1프레임(frame)은 32타임 슬롯(time slot)으로 구성되어 있으므로, 상기 메모리(10)의 저장 데이타는 64타임 슬롯의 데이타이며, 라이트 카운터(30)와 리드 카운터(51)의 출력도 64개의 어드레스를 지정할 수 있는 카운트값을 출력한다. 또한 비교기(63)는 반전 단자로 슬립을 판별하는 드레쉬 홀드 전압(VT : Threshold Voltage)을 입력하고 비반전 단자로 저역 필터(Low Pass Filter)를 통과한 대국과 자국 시스템의 위상차 전압을 입력한 후, 양 전압을 비교한 후 "하이"신호가 나올 경우 슬립 발생이 임박한 것으로 간주한다.

먼저 정상 동작시의 과정을 설명한다.

클럭재생부(10)는 대국 시스템에서 오는 전송데이타에서 추출하여 전송 클럭을 출력하고, 이 출력을 입력하는 라이트 카운터(30)는 이를 64진 카운트하여 메모리(10)의 라이트 어드레스로 지정하며, 이때 메모리(10)는 대국에서 전송하는 데이타를 해당 어드레스 영역에 라이트시킨다. 즉, 대국 전송시스템에서 출력하는 제4도(a)의 (a)와 같은 프레임 동기신호에 의해 전송데이타가 메모리(10)에 라이트되는데, 제4도(a)의 (b)와 같은 라이트 카운터 (30)의 MSB의 출력이 "로우"상태일때 A프레임 데이타 영역(00H-lFH)에 라이트하고, "하이"상태일때 B프레임 데이타 영역(20H-3FH)에 라이트한다. 자국 시스템 클럭을 입력하는 리드 카운터(51)는 역시 64진 카운터로서, 제4도(a)의 (c)와 같이 MSB의 출력이 "하이"상태일때 메모리(10)에 저장되어 있는 B프레임의 데이타를 리드하고, "로우"상태일때 메모리(10)에 저장되어 있는 A프레임의 데이타를 리드한다. 따라서 정상적으로 메모리(10)에 타임슬롯 데이타가 저장되고 읽혀지는 경우에는 제4도(a)의 (b)(c)와 같이 전송데이타가 메모리(10)의 A프레임 영역에 저장될때 B프레임 영역의 데이타가 리드되고, B프레임 영역의 데이타가 저장될때 A프레임 영역의 데이타가 리드되도록, 라이트 카운터(30) 및 리드 카운터(51)가 동작되며, 이 경우 메모리(10)에 데이타가 입력 및 출력되는 시간은 1프레임정도 분리된다.

이때 제4도(a)의 (b)와 같은 라이트 카운터(30)의 MSB출력과, 제4도(b)의 (c)와 같은 리드 카운터(51)의 MSB출력을 입력하는 앤드게이트(61)는 제4도(a)의 (d)와 같이 출력하여 저역필터(62)로 인가하며, 저역필터(62)는 이 신호를 직류 레벨(DC level)로 변환하고, 비교기(63)는 이 저역필터(62)의 출력과 세팅한 슬립을 판별할 수 있는 슬립 드레쉬 홀드 전압(VT)을 비교한다. 상기 드레쉬 홀드 전압(VT)은 오버플로우와 언더플로우가 임박할 경우 슬립현상을 막기 위한 기준 전압으로. 라이트 카운터(30) 또는 리드 카운터(51)의 MSB 한 주기를 "T"라 하고 라이트 및 리드 타이밍차의 10%정도를 슬립이라 가정했을시에는 제4도(b)와 같이 나타낼 수 있다. 이 경우 T주기는 64타임슬롯 데이타 주기이므로 슬립발생 범위에 드는 경우에는 약 6타임슬롯(64타임슬롯×0.1=6타임슬롯)의 주기가 된다. 즉 라이트 어드레스와 리드어드레스가 약 7타임슬롯 이상차를 갖으면 정상적인 상태로 동작하며, 7타임슬롯 이하의 차를 갖으면 슬립이 임박한 경우이므로 강제로 슬립을 발생시켜 1프레임 이상의 차를 갖도록 제어한다 즉, 주기 T를 10으로 하면 MSB의 "하이"주기가 5이므로 슬립판별용 드레쉬 홀드 전압은 하기와 같이 구할 수 있다.

VT : 슬립 판별용 드레쉬 홀드 전압

VCC : 전압

상기(1)식에서 Vcc=5V일시

따라서 라이트 및 리드 어드레스의 MSB신호가 슬립영역에 존재하지 않는 경우에는, 비교기(63)의 출력이 "로우"상태가 되며, 인버터(64)를 통해 "하이"신호로 반전되어 타이머(65)로 인가되므로 타이머(65)는 동작하지 않게 되며, 이로 인해 리드카운터(51)의 로드(load)단자 입력은 "하이"신호가 되어 리드카운터(51)는 연산부(52)의 출력을 로드하지 않고 정상적인 시스템 클럭부(40)의 클럭으로 메모리(10)의 리드 어드레스를 지정한다. 두번째로 슬립 발생의 경우를 설명한다.

라이트 카운터(30)의 MSB출력이 제4도(a)의 (f)와 같고 리드카운터(51)의 MSB출력이 제4도(a)의 (g)와 같을시 두 신호를 논리곱하는 앤드게이트(61)의 출력은 제4도(a)의 (h)와 같이 되어 슬립 허용치를 넘게 되며(즉, 라이트 및 리드어드레스가 6타임슬롯 정도의 차를 갖게 되어, 두 어드레스의 MSB신호가 10%내의 슬립영역에 존재하게 된 경우), 이로인해 앤드게이트(61)의 출력을 입력하여 DC화하는 저역필터(62)의 출력은 드레쉬 홀드전압(VT)보다 높게 된다. 즉, 제4도(c) (a)의 프레임 동기신고와 제4도(c) (d)와 같은 시스템 클럭부(40)의 클럭이 출력하고 있을때, 리드 카운터(51)는 제4도(c)의 (g)와 같이 메모리(10)의 해당 타임 슬롯 데이타의 리드 어드레스를 지정한다. 이때 라이트 카운터(30) 및 리드 카운터(51)의 출력이 제4도(a)의 (f) 및 (g)같이 슬립 발생영역에 들면, 제4도(a)의 (h)와 같은 앤드게이트(61)의 출력이 저역필터(62)를 통하여 비교기(63)의 비반전 단자에 인가된다. 상기 제4도(c)의 타이밍도에서는 채널 0의 리드시점에서 슬립현상이 발생된 경우를 예시하고 있다. 그러므로 이 시점에서 슬립현상이 발생된 경우를 예시하고 있다. 그러므로 이 시점에서의 슬립 판별용 드레쉬홀드 전압(VT)은 저역 필터(62)를 통한 전압보다 낮으므로 비교기(63)의 출력은 "하이"신호가 되며, 인버터(64)를 통해 제4도(c)의 (c)와 같은 로우 신호로 변환되고, 이 "로우"신호에 의해 타이머(65)가 동작되어 내부의 저항과 캐패시터 시정수에 의해 제4도(c)의 (d)와 같은 "하이"신호를 출력한다. 여기서 타이머(65)의 저항과 캐패시터의 시정수는 한 타임슬롯 데이타의 주기로 세팅한다. 상기 타이머(65)의 출력은 인버터(66)을 통해 제4도(c)의 (e)와 같은 신호가 되어 리드 카운터(51)의 로드 신호로 인가되며, 이 신호에 의해 리드카운터(51)는 연산부(52)의 출력을 로드한다. 상기 연산부(Arithmetic Logic Units/Function generator)(52)는 덧셈(addition), 뺄셈(subtraction)등의 연산을 수행하는데, 리드카운터(51)의 현 출력을 입력하여 한 프레임의 리세트할 수 있는 값인 20H(32decimal)와 다음 채널을 리드하기 위한 01H를 더한 후 리드 카운터(51)에 로드 신호가 인가될시 리드 카운터(51)로 연산부(52)의 연산로드 데이타를 출력한다. 상기 연산부(52)의 로드값은 하기와 같다.

CNT : 리드 카운터(51)의 현출력

20H : 슬립 발생시 1프레임을 쉬프트시키기 위한 값

01H : 다음 채널의 리드 어드레스 값

따라서 리드카운터(51)는 채널 D시점에서 제4도(c)의 (e)와 같은 로드신호에 의해 제4도(c)의 (f)와 같은 연산부(52)의 출력을 로드하면(로드 주기동안 clock은 inhibit상태임), 상기 로드신호가 메모리(10)의 리드 어드레스로 인가되어 리드 프레임을 변환시킴으로서 슬립을 발생한다. 이후 리드카운터(51)는 제4도(c)의 (b)와 같은 시스템 클럭에 의해 제4도(c) (g)와 같은 리드 어드레스신호를 발생하며, 연산부(51)의 출력이 로드되는 순간 리드어드레스의 MSB 신호의 상태가 천이되므로 제3도(c)의 (c)와 같이 비교기(63)의 출력상태로 변화된다. 따라서 메모리(10)의 라이트 어드레스 및 리드 어드레스는 다시 1프레임의 차를 갖게 되므로 정상적인 동작 상태로 천이된다.

상술한 바와 같이 라이트 어드레스와 리드 어드레스의 위상차를 검출하여 설정한 슬립 기준레벨과 비교하여 슬립 발생을 자동 제어함으로서, 일래스틱 스토어 장치의 용량을 소형화할 수 있으며, 일래스틱 스토어 장치를 주기적으로 리세트 시킴으로서 발생하는 통화로 절단 및 클릭성(click)잡음을 제거할 수 있고, 제어부의 제어부담을 해제시킬 수 있는 장점이 있다.

Claims (4)

1. 소정 프레임 단위의 데이타를 저장하는 메모리(10)와, 대국 전송데이타로 대국의 시스템클럭을 추출하는 클럭재생부(20)와, 상기 클럭 재생부(20)의 출력을 입력하여 상기 메모리(10)의 라이트 어드레스를 지정하는 라이트 카운터(30)와, 자국의 시스템 클럭을 발생하는 시스템 클럭부(40)를 구비한 교환기의 슬립 제어회로에 있어서, 연산부(51)와 리드 카운터(52)로 구성되며, 리드카운터(52)에서 상기 시스템 클럭부(40)의 출력을 카운트하여 상기 메모리(10)의 리드 어드레스로 인가하는 동시에 로드신호 발생시 상기 연산부(51)의 출력[현 리드카운터(52)의 출력+메모리(10)의 1/2사이즈 어드레스 값+1]을 로드하여 상기 메모리(10)의 리드 어스레스를 1/2단위로 쉬프트시키는 어드레스를 발생하는 리드 제어부(50)와, 상기 라이트 카운터(30) 및 리드 제어부(50)의 어드레스신호중 MSB신호를 입력하여 두 신호의 위상차를 직류화한 후 설정 슬립 레벨의 드레쉬홀드 전압과 비교하며, 위상차가 슬립영역의 값일시에만 상기 리드제어부(50)로 로드신호를 발생하는 슬립제어부(60)로 구성됨을 특징으로 하는 전송 및 수신클럭 위상차를 이용한 슬립제어회로.
2. 상기 제1항에 있어서, 슬립 제어부(60)가 라이트 카운터(30)와 리드 제어부(50)의 MSB신호를 입력하여 전송 및 수신클럭의 위상차를 검출하는 앤드게이트(63)의 출력단을 저역필터(62)의 입력단에 접속하며 상기 위상차 신호를 직류화하는 저역필터(62)의 출력단을 비교기(63)의 비반전단자에 접속하고, 상기 MSB신호의 하이듀티비의 1/5이 되는 직류 전압인 슬립 판별용 드레쉬 홀드 전압을 비교기(63)의 반전단자에 접속하며, 두 입력을 비교 출력하는 비교기(63)의 출력단을 인버터(64)에 접속하고, 상기 인버터(64)의 출력단을 타이머(65)에 접속하며, "로우"신호에 의해 소정 펄스를 발생하는 타이머(65)출력단을 인버터(66)에 접속하고 인버터(66)의 출력단을 상기 리드 카운터(51)의 로드단으로 접속하게 구성함을 특징으로 하는 전송 및 수신클럭 위상차를 이용한 슬립제어회로.
3. 2프레임 단위의 데이타를 저장하는 메모리(10)와, 대국의 전송데이타를 수신하여 대국 시스템 클럭을 추출하는 클럭 재생부(20)와, 상기 클럭 재생부(20)의 출력을 64진 카운트하여 상기 메모리(10)의 라이트 어드레스신호로 출력하는 라이트 카운터(30)와, 자국 시스템 클럭을 발생하는 시스템 클럭부(40)를 구비한 교환기의 슬립제어회로에 있어서, 상기 메모리(10)로 인가되는 리드 어드레스 신호를 입력하여 현 리드 어드레스+1프레임 타임슬롯수+1의 연산을 실행하는 연산부(51)와, 상기 시스템 클럭부(40)의 출력을 64진 카운트하여 상기 메모리(10)의 리드 어드레스 신호를 출력하는 동시에 로드신호 발생시 상기 연산부(51)의 출력을 로드하여 상기 메모리(10)의 1프레임을 쉬프트시키는 리드카운터(52)와, 상기 라이트 카운터(30) 및 리드 카운터(52)의 MSB인 제6분주신호를 입력하여 두 신호의 위상차를 DC화 한 후 이를 소정의 드레쉬 홀드 전압과 비교하며, 위상차 전압이 클시에만 로드신호를 발생하여 상기 리드카운터(52)의 로드 단으로 출력하는 슬립제어부(60)로 구성됨을 특징으로 하는 전송 및 수신클럭위상차를 이용한 슬립제어회로.
4. 제3항에 있어서, 슬립제어부(60)의 드레쉬홀드 전압이 상기 제6분주신호의 "하이"듀티비의 1/5이 되는 직류전압으로 설정하여 슬립허용 영역이 10%이내가 되도록 동작함을 특징으로 하는 전송 및 수신클럭 위상차를 이용한 슬립 제어회로.

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