JPH03117127A - データ通信機インタフェース回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はデータ受信機インタフェース回路に関するもの
である。より詳細には、あらかじめ定められた基準で正
しくフレーム付けされたデータを受信機に送出する回路
に関するものである。

［従来の技術］ 多くのデータ伝送装置はフレーム付けされたシリアルデ
ータを送受信する。データの各フレームはフレームパル
スによって前のデータと区別される。このフレームの境
界は送信されるデータの配列に用いられる。例えば、ビ
ット列が各チャネルが１０ビツトである多重チャネル配
列で送信されると、第１ビツトはチャネル１の第１ビツ
トを表わし、第２ビツトはチャネル１の第２ビツトを表
わし、以下同様に、第１０ビツトはチャネル１の第１０
ビツトを表わし、第１１ビツトはチャネル２の第１ビツ
トを表わす。各チャネルの第１ビツトはフレームパルス
で第２ビツトから第１０ビツトは一般にデータビットで
ある。

しかしながら、あるシステムではパリティのような検査
ビット用として各チャネルに２ビツトを用いている。シ
リアルピットストリームを受信する受信機はデータビッ
トを各チャネルに配列するためにフレームパルスを用い
る。フレームパルスはデータクラスタの境界を区切るた
めに用いられ、受信機に参照フレームを与える。

フレーム付けされたデータを伝送することは従来の技術
に示されている。例え番ｆ１　電話交換システムに用い
られるエラスチック記憶回路が米国特許Ｎｏ、４，３２
３，７９０に５ｔｅｐｈｅｎ　Ｃ，Ｄｕｎｎｉｎｇ　ｅ
ｔ　ａｌによって開示されている。

この回路はファーストイン・ファーストアラ）（ＦＩＦ
Ｏ）タイプ記憶回路がデータ周波数レートの長期の増加
または減少によりメモリオーバーフローまたはアンダー
フローを検出する原理を用いている。記憶回路はフレー
ムパルスによってフレーム付けされたシリアルストリー
ムのデータ部分を一時的にストアする。この回路はデー
タ破壊を監視する手段は有しない。

クロックサイクル数が連続した１対のフレームパルス間
であらかじめ定められた数に等しい時はデータは正しく
フレーム付けされたと言える。

［発明が解決しようとする課題］ しかしながら、上記の記載は伝送システムのノードで受
信される破壊されたデータに対しては一般的でない。デ
ータ破壊の原因としては不安定なりロック発生源、シス
テムのノイズ、接続不良、その他いろいろな原因がある
。しばしば余分のクロックサイクルまたは不足のクロッ
クサイクルがシステム中の２つの連続フレームパルス間
で生じることかある。しかし、そこではフレームパルス
列は周期的であるべきであり、それらのフレームパルス
間であらかじめ定められた数のクロックサイクルを持つ
べきである。もしこの状態が検出されなけれ眼　エラー
制御機構がこの問題を検出しエラー訂正を開始する前に
多くの破壊データが受信機によって受信されるであろう
。

多くの既知のデータ受信機は通常ＦＩＦＯで構成される
エラスチックバッファを有する入力段を用いる。現在で
は入手できる商用のＦＩＦＯ記憶回路はリードライトポ
インターと同様にオーバーフローまたはアンダーフロー
を示すための充満ＦＩＦＯまたは空きＦＩＦＯ表示をす
る。しがしながら、記憶回路の内容をモニタするために
リードライトポインターを使用することは不可能である
。というのはリードライトポインターは装置の内部にあ
るからである。

発明はこのような従来の問題点を解決するものであり、
２つの連続するフレーム間のクロックサイクルの数があ
らかじめ定められた数に等しいかどう力＼　またはクロ
ックサイクルの数があらかじめ定められた数に等しいか
どうかを検出することによって、正しくフレーム付けさ
れたデータを受信機に送出する新しいデータ受信機イン
タフェース回路を提供するものである。

［課題を解決するための手段］ 本発明は、フレーム付けされた入力シリアルデータから
クロックとフレーム情報を再生し、リンククロック信号
、リンクフレーム信号を供給するリンクインタフェース
回路と、 少なくとも正しくフレーム付けされた受信データの１フ
レーム分のデータを記憶できる、ファーストイン・ファ
ーストアウトタイプの記憶回路と、 カウント回路からのカウント値とあらかじめ定められた
数とを比較し、データビットが記憶される記憶回路を制
御する制御回路と、 前記の制御回路からのクロック信号とフレーム信号を受
信し、受信した各１対のフレームビット間のクロックビ
ット数に応じたカウント値を制御回路に供給するカウン
ト回路とを備え、シリアルデータからクロック信号とフ
レーム情報とを抽出し、あらかじめ定められた数と等し
いクロック数のときにのみ前記記憶手段に記憶されたデ
ータをデータ受信機に送出することを特徴とり−るデー
タ受信機インタフェース回路である。

［作用］ 本発明においては、リンクインタフェース回路でリンク
クロック信号、リンクフレーム信号を再生し、記憶回路
に受信データの１フレーム分のデータを記憶し、カウン
ト回路がフレームビット間のクロックビットのカウント
値を計数し、制御回路がこのカウント値とあらかじめ定
められた数とを比較し、この比較値が等しいときに記憶
回路に記憶されたデータを読み出しデータ受信機に送出
し、比較値が等しくないときは記憶回路に記憶されたデ
ータを廃棄することによって、正しくフレームイ」けさ
れたデータのみを受信し、不正確なフレーム付けによっ
て破壊されたデータの受信を排除する。

［実施例コ 第１図、第２図は本発明の一実施例を示す図である。

このうち、第１図は本発明の一実施例のデータ受信機イ
ンタフェース回路を示すブロック図である。

第２八図、第２Ｂ図はそれぞれ第１図のリードライト部
（Ｒ／Ｗ−ＦＳＭ）とリセット部（ＲＦＳＭ）の状態遷
移を示す図である。

上記のような構成を有するデータ受信機インタフェース
回路の動作について第１図、第２図を用いて以下説明す
る。

第１図において、リンクインタフェース回路１はデータ
リンクからの入力信号を受信するデータ入力端子２を有
している。入力信号は連続フレームパルス内で周期的に
フレーム付けされたデータを有する２相打号信号である
。

よく知られているように、２相打号信号はデータ、フレ
ーム情報、クロック情報を符号化し、これらの情報を元
の状態に回復することができる信号である。

２相打号信号の符号化は次のように行われる。

論理数１は０．　１として符号化される。論理数０は１
．　　Ｏとして符号化される。フレームパルスを表わす
２相バイオレーシヨンは３つの連続する１またはＯとし
て符号化される。リンク入力信号は一般にシリアルに結
合したデータビットとフレームビットを有するシリアル
ストリームビットであるから、データビットとフレーム
ビットとを分離する必要がある。

第１図に示されるリンクインタフェース回路１はリンク
データ入力信号を受信し、データ、クロック、フレーム
情報を分離して受信する。リンクインタフェース回路１
はリンクデータ信号を出力する第１の出力端子３、リン
ククロック信号を出力する第２の出力端子４、リンクフ
レーム信号を出力する第３の出力端子５を有する。これ
らの９− ３つの信号は合成リンク入力信号から分離される。

データ受信機４０はデータを準同期的に読み出す。準同
期構成においてはその中の受信機と送信機は同一周波数
のクロック信号を用いるが、送信機と受信機との間の通
信は非同期で行われる。

記憶回路１０はリンクインタフェース回路１の第１の出
力端子３の接続された入ツＪ端子６を有する。リンクデ
ータ信号は一時記憶部に供給さね、その後そのリンクデ
ータ信号は出力端子７からデータ受信機４０に出力され
る。記憶回路１０はＦＩＦＯ充満端子８、ＦＩＦＯ空き
端子９、リセット端子１１、読み出し端子Ｒおよび書き
込み端子Ｗを有する。

制御回路３０はリンクインタフェース回路１、カウンタ
回路２０からの信号に応答して記憶回路１０の動作を制
御する。制御回路３０はリンクインタフェース回路１の
第２の出力端子４、第３の出力端子５に接続さね、それ
ぞれリンククロック信号、リンクフレーム信号を受信す
る。

制御回路３０は基本的にはあらかじめ定められ１０− た入力信号が現われたとき、あらかじめ定められた制御
信号を出力する論理ゲート網である。したがって、制御
回路３０は有限の状態を有するものと考えられる。実際
、制御回路３０は論理上、リンクインタフェース回路１
に示すように読み出し／書き込み状態（Ｒ／Ｗ−ＦＳＭ
）とリセット状態（Ｒ−ＦＳＭ）に分けられる。

カウンタ回路２０は第１のカウンタ２５と第２のカウン
タ２６を有し、与えられたデータのフレーム内でクロッ
クサイクルをカウントする。第１のカウンタ２５はライ
ン２１上のリンククロック信号および第１のクリアライ
ン２２上の遅延リンクフレーム信号に応答して、リンク
入力信号中のフレームパルス間のクロックサイクルの数
を表示するリンクフレームカウントを発生する。

同様に第２のカウンタ２６は入力ライン２３上のシステ
ムクロック信号および入力ライン２４上の遅延システム
フレーム信号に応答して、システムフレーム信号中のシ
ステムフレームパルス間に存在するシステムクロック信
号の数を表示する１ システムフレームカウントを発生する。

遅延リンクフレーム信号と遅延システムフレーム信号は
それぞれリンクフレーム信号とシステムフレーム信号か
ら制御回路３０で作られる。遅延リンクフレーム信号と
遅延システムフレーム信号はそれぞれ原信号に追随し、
１クロツクサイクルだけ原信号からシフトされる。

第１のカウンタ２５、第２のカウンタ２６の出力信号は
それぞれ制御回路３０に供給される。

第２のカウンタ２６とそれの関連回路はデータ受信機４
０が記憶回路１０の内容を正確に読み取ることができた
ことを確認することによって、データ受信機４０と記憶
回路１０間の動作関係を監視する。

データ受信機４０は、制御回路３０からの指令によって
記憶回路１０の記憶データを受信する。

データ受信機４０が動作するために制御回路３０にリン
ククロック信号と同じ周波数を持ったシステムクロック
信号と、リンクフレーム信号と同じ周波数を持ったシス
テムフレーム信号を供給する。

２ リンクインタフェース回路１はデータビット、フレーム
ビットおよびクロック情報ビットがシリアルに合成され
たリンク入力信号を受信する。リンクインタフェース回
路１は受信信号をリンクデータ信号、リンククロック信
号、リンクフレーム信号に復号する。制御回路３０はリ
ンククロック信号、リンクフレーム信号、シリアルクロ
ック信号、システムフレーム信号、ＦＩＦｏ充満信号、
ＦＩＦＯ空き信号、リンクフレームカウント、システム
フレームカウントを受信し、受信信号の状態に応じて書
き込み信号、読み出し信号、リセット信号を発生し記憶
回路１０に送出する。

書き込み信号が発生すると、記憶回路１ｏはリンクデー
タ信号を受信し、読み出し信号またはリセット信号が発
生するまでデータビットを連続して記憶する。読み出し
信号が発生すると、データビットは記憶回路１０からデ
ータ受信機４ｏに読み出される。記憶回路１０は一時バ
ッファとして用いら札制御回路３０がデータが正確にフ
レームイ１けされたことを決定する間、データを記憶１
３− する。リセット信号が発生すると、記憶回路１０は全て
のデータを放出する。この放出過程は実際に記憶された
データを消去する代わりに、記憶回路１０内の読み出し
ポインタと書き込みポインタをリセットすることによっ
て達成される。

第１のカウンタ２５と第２のカウンタ２６は同様の動作
をするが、入出力がそれぞれ異なる。

第１のカウンタ２５のカウントはリンククロック信号に
よって増加し、制御回路３０によって発生される第１の
クリアライン２２上の遅延リンクフレーム信号の発生に
よってリセットされる。

制御回路３０はリンクフレーム信号に応答してリンクフ
レームカウントによって表わされるカウント値とあらか
じめ定められた数とを比較する。

もしカウント値とあらかじめ定められた数が同じ場合は
、発生したシステムクロック信号とシステムフレーム信
号に応答して、制御回路３ｏで読み出し信号が発生さね
、記憶回路１ｏに記憶されたデータは読み出さね、デー
タ受信機４ｏに送出される。第２のカウンタ２６のカウ
ントはシステム１４− クロック信号によって増加し、ライン２４上の遅延シス
テムフレ−ム信号の発生によってリセットされる。読み
出し信号を発生する前に、システムフレーム信号が連続
するフレームパルス間で正確なクロックサイクル数を有
するかを決定すること置よって、システムフレーム信号
の完全さが確認、れる。もしフレームパルス間のクロッ
クサイクル数が正確でない時は、制御回路３０はリセッ
ト信号を発生して記憶回路１０の内容を消去する。

次に、本発明の実施例の動作を理解するために第２Ａ図
にＲ／Ｗ−ＦＳＭの状態遷移図を示す。

状態Ｏ： 状態１： ・読み出し信号は発生しない ・書き込み信号は発生しない ・読み出しは偽 ・リセット信号がない場合、リンクフレーム信号が現わ
れると状態１の行き、 その他の時は状態Ｏに行く。

・読み出し信号は発生しない ・書き込み信号が発生 ５− 状態２： ・読み出しは偽 ・リセット信号がない場合、システムフレーム信号が現
われると状態２の行く。

・その他の時はシステムフレーム信号のアイドル待また
は状態Ｏに行く。

・読み出し信号が発生 ・書き込み信号が発生 ・読み出しは真 ・リセット信号が現れない場合、状態２の行く。

・その他の時は状態Ｏに行く。

Ｒ／Ｗ−ＦＳＭはリセット信号が発生した後リンクフレ
ーム信号が現われるまで状態Ｏで待機する。第１のリン
クフレーム信号が現われると、Ｒ／Ｗ−ＦＳＭは書き込
み信号を発生し、データは記憶回路１０に書き込まれる
。もしシステムフレーム信号が発生すると状態１から状
態２が実行され記憶回路１０からデータが読み出される
。

６− 次に、本発明の実施例の動作を理解するために第２Ｂ図
にＲ−ＦＳＭの状態遷移図を示す。

状態Ｏ： 状態１： 状態２： 状態３： ・読み出しが真でＦＩＦＯ空きが発生すると状態３に行
く。

・ＦＩＦＯ充満の時は状態３に行く。

・リンクフレーム信号が現われると状態１に行く。

・システムフレーム信号が現われると状態２に行く。

・リンクフレームカウントがあらかじめ定められた値と
等しくない場合は状態 ３に行く。

・その他の時は状態Ｏに行く。

・リンクフレームカウントがあらかじめ定められた値と
等しくない場合は状態 ３に行く。

・その他の時は状態０に行く。

（Ｒ／Ｗ−ＦＳＭ）＝真をリセットし、状態４に行く ７− 状態４：　・信号＝真をリセットし、状態５に行く状態
５：　・信号＝偽をリセットし状態６に行く状態６：　
　　（Ｒ／Ｗ−ＦＳＭ）＝真をリセットし、状態７に行
く 状態７：　・リンクフレーム信号が現われれば状態８に
行く。

・その他の時は状態７に行く。

状態８：　・システムフレーム信号が現われれば状態Ｏ
に行く。

・その他の時は状態８に行く。

状態Ｏはアイドル状態であり、そこでＲ−ＦＳＭが充満
か空きかの条件を監視する。

状態１と状態２はリンクフレームカウントがあらかじめ
定められた値に等しくない場合は状態３に行く。

状態３と状態６はエラー状態である。最初にＲ／Ｗ−Ｆ
ＳＭ信号をリセットし、リセット信号の発生により記憶
装置をリセットする。

状態７と状態８はアイドル状態０に帰る前に、８− 次のフレームの開始まで待機する。

制御回路３０は、１またはそれ以上のＲ／Ｗ−ＦＳＭと
Ｒ−ＦＳＭとして機能するために適切に配置されている
プログラマブル論理配列を用いることによって実現され
る。同様に第１のカウンタ２５．２６は同一のまたは他
のプログラマブル論理配列を用いることによって実現さ
れる。

［発明の効果］ 以上説明したように、本発明によれば、商用のモノリシ
ックのＦＩＦＯ記憶装置を用い、これに最少限の回路を
付加することによって、正確にフレーム付けされたデー
タのみを受信し、不正確なフレーム付けによって破壊さ
れたデータを排除できる経済的で効果的なデータ受信機
インタフェース回路を提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例のデータ受信機インタフェー
ス回路を示すブロック図、第２Ａ図、第９− ２Ｂ図はそれぞれ第１図のリードライト部（Ｒ／Ｗ−Ｆ
ＳＭ）とリセット部（Ｒ−ＦＳＭ）の状態遷移を示す図
である。 １・・・リンクインタフェース回路、２・・・データ入
力端子、３・・・第１の出力端子、４・・・第２の出力
端子、５・・・第３の出力端子、６・・・ＦＩＦＯ充満
端子、９・・・ＦＩＦＯ空き端子、１０・・・記憶回路
、１１・・・リセット端子、２０・・・カウンタ路、２
５・・・第１のカラン久　２６・・・第２のカウンタ、
３０・・・制御回路、４０・・・データ受信機。

Claims (1)

1. 【特許請求の範囲】 　フレーム付けされた入力シリアルデータからクロック
   とフレーム情報を再生し、リンククロック信号、リンク
   フレーム信号を供給するリンクインタフェース回路と、 少なくとも正しくフレーム付けされた受信データの１フ
   レーム分のデータを記憶できる、ファーストイン・ファ
   ーストアウトタイプの記憶回路と、 カウント回路からのカウント値とあらかじめ定められた
   数とを比較し、データビットが記憶される記憶回路を制
   御する制御回路と、 前記の制御回路からのクロック信号とフレーム信号を受
   信し、受信した各１対のフレームビット間のクロックビ
   ット数に応じたカウント値を制御回路に供給するカウン
   ト回路とを備え、 シリアルデータからクロック信号とフレーム情報とを抽
   出し、あらかじめ定められた数と等しいクロック数のと
   きにのみ前記記憶手段に記憶されたデータをデータ受信
   機に送出することを特徴とするデータ受信機インタフェ
   ース回路。