JPH07240753A - ショートフレーム対応ｖｐ−ａｉｓセルドロップ回路 - Google Patents
ショートフレーム対応ｖｐ−ａｉｓセルドロップ回路Info
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- JPH07240753A JPH07240753A JP6030715A JP3071594A JPH07240753A JP H07240753 A JPH07240753 A JP H07240753A JP 6030715 A JP6030715 A JP 6030715A JP 3071594 A JP3071594 A JP 3071594A JP H07240753 A JPH07240753 A JP H07240753A
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Abstract
(57)【要約】
【目的】 ＡＴＭ交換機におけるＶＰ（バーチャルパ
ス）の警報転送装置に関し、ショートフレームが入力さ
れてもセルデータの出力を正常に行うことを目的とす
る。 【構成】 上り側主信号よりＶＰ−ＡＩＳセルをドロッ
プしてＶＰの警報状態を認識して対向ＶＰに対し、ＶＰ
−ＦＥＲＦセル発生要求を送出するＯＡＭ−Ｎ４Ｆ部に
おいて、該ＯＡＭ−Ｎ４Ｆ部に入力データに同期したク
ロックＣＬＫＩからシステムクロックＳＣＬＫに同期し
たデータに乗り換えるためのクロック乗換ＲＡＭ１を有
し、該クロック乗換ＲＡＭ１の入力側フレームクロック
同期動作部にショートフレーム入力前のＶＰ−ＡＩＳセ
ルのドロップを正常に行うための手段を設け、該クロッ
ク乗換ＲＡＭ１の出力側システムクロック動作部にショ
ートフレーム入力後のＶＰ−ＡＩＳセルのドロップを正
常に行うための手段を設けるように構成する。
ス）の警報転送装置に関し、ショートフレームが入力さ
れてもセルデータの出力を正常に行うことを目的とす
る。 【構成】 上り側主信号よりＶＰ−ＡＩＳセルをドロッ
プしてＶＰの警報状態を認識して対向ＶＰに対し、ＶＰ
−ＦＥＲＦセル発生要求を送出するＯＡＭ−Ｎ４Ｆ部に
おいて、該ＯＡＭ−Ｎ４Ｆ部に入力データに同期したク
ロックＣＬＫＩからシステムクロックＳＣＬＫに同期し
たデータに乗り換えるためのクロック乗換ＲＡＭ１を有
し、該クロック乗換ＲＡＭ１の入力側フレームクロック
同期動作部にショートフレーム入力前のＶＰ−ＡＩＳセ
ルのドロップを正常に行うための手段を設け、該クロッ
ク乗換ＲＡＭ１の出力側システムクロック動作部にショ
ートフレーム入力後のＶＰ−ＡＩＳセルのドロップを正
常に行うための手段を設けるように構成する。
Description
【０００１】
【産業上の利用分野】本発明はＡＴＭ交換機におけるＶ
Ｐ（バーチャルパス）の警報転送装置に関する。ＡＴＭ
（非同期転送モード）は、ディジタル信号をデータ48バ
イトにヘッダー５バイトの53バイトのセルを単位に多重
や交換を行う方式で、パケット交換と回線交換の中間的
性格を有し、高速転送が可能で、広帯域ＩＳＤＮ（Ｂ−
ＩＳＤＮ）での利用が考えられている。
Ｐ（バーチャルパス）の警報転送装置に関する。ＡＴＭ
（非同期転送モード）は、ディジタル信号をデータ48バ
イトにヘッダー５バイトの53バイトのセルを単位に多重
や交換を行う方式で、パケット交換と回線交換の中間的
性格を有し、高速転送が可能で、広帯域ＩＳＤＮ（Ｂ−
ＩＳＤＮ）での利用が考えられている。
【０００２】ＡＴＭ交換網において、各ＡＴＭ交換機間
で定義されるＶＰ（Virtual Path）の警報転送方式とし
て、ＶＰ−ＡＩＳセル、ＶＰ−ＦＥＲＦを用いた方式が
ＣＣＩＴＴ等で標準化されつつある。ＡＴＭ交換網にお
ける警報転送方式のシステム概念図を図５に示す。図に
おいて、31は上流側ＡＴＭ交換機、32はＶＰ中継装置、
33は下流側ＡＴＭ交換機、34はＶＰ、35は対向ＶＰを示
す。
で定義されるＶＰ（Virtual Path）の警報転送方式とし
て、ＶＰ−ＡＩＳセル、ＶＰ−ＦＥＲＦを用いた方式が
ＣＣＩＴＴ等で標準化されつつある。ＡＴＭ交換網にお
ける警報転送方式のシステム概念図を図５に示す。図に
おいて、31は上流側ＡＴＭ交換機、32はＶＰ中継装置、
33は下流側ＡＴＭ交換機、34はＶＰ、35は対向ＶＰを示
す。
【０００３】バーチャルパスＶＰ34の×点でのＶＰ障害
をＡＴＭ交換機31とＡＴＭ交換機33に通知する手段とし
てＶＰ−ＡＩＳセル及びＶＰ−ＦＥＲＦセルを用いる、
即ち、ＶＰ中継装置32はＶＰ障害を認識すると、ＶＰの
下流側終点であるＡＴＭ交換機33に対しＶＰ−ＡＩＳセ
ルを送出する。
をＡＴＭ交換機31とＡＴＭ交換機33に通知する手段とし
てＶＰ−ＡＩＳセル及びＶＰ−ＦＥＲＦセルを用いる、
即ち、ＶＰ中継装置32はＶＰ障害を認識すると、ＶＰの
下流側終点であるＡＴＭ交換機33に対しＶＰ−ＡＩＳセ
ルを送出する。
【０００４】ＡＴＭ交換機33では、ＶＰ−ＡＩＳセルを
受信することにより該当ＶＰ34が障害であることを認識
するとともに該当ＶＰ34の対向ＶＰ35を用い、ＶＰ−Ｆ
ＥＲＦセルを送出する。上流側のＡＴＭ交換機31は対向
ＶＰ35からＶＰ−ＦＥＲＦセルを受信することにより該
当ＶＰ34が障害であることを認識する。
受信することにより該当ＶＰ34が障害であることを認識
するとともに該当ＶＰ34の対向ＶＰ35を用い、ＶＰ−Ｆ
ＥＲＦセルを送出する。上流側のＡＴＭ交換機31は対向
ＶＰ35からＶＰ−ＦＥＲＦセルを受信することにより該
当ＶＰ34が障害であることを認識する。
【０００５】したがって下流側のＡＴＭ交換機33では、
受信したＶＰ−ＡＩＳセルをＶＰ−ＦＥＲＦセルに変換
し、対向ＶＰ35にＶＰ−ＦＥＲＦセルを送信するＶＰ警
報装置が必要となる。本発明は、上記ＡＴＭ交換機にお
けるＶＰ警報転送装置に関するものである。
受信したＶＰ−ＡＩＳセルをＶＰ−ＦＥＲＦセルに変換
し、対向ＶＰ35にＶＰ−ＦＥＲＦセルを送信するＶＰ警
報装置が必要となる。本発明は、上記ＡＴＭ交換機にお
けるＶＰ警報転送装置に関するものである。
【０００６】
【従来の技術】ＡＴＭ交換機の装置構成図を図６に示
す。図において、41は入出力部、42はスイッチ部、43は
回線対応部、44は呼処理プロセッサ、45はＶＰ警報転送
装置、46は光信号→電気信号変換装置、47は電気信号→
光信号変換装置、48はセル同期装置（ＳＤＨ終端装
置）、49はヘッダ変換装置を示す。
す。図において、41は入出力部、42はスイッチ部、43は
回線対応部、44は呼処理プロセッサ、45はＶＰ警報転送
装置、46は光信号→電気信号変換装置、47は電気信号→
光信号変換装置、48はセル同期装置（ＳＤＨ終端装
置）、49はヘッダ変換装置を示す。
【０００７】ＶＰ警報転送装置45は、上り側（伝送路→
装置）主信号よりＶＰ−ＡＩＳセルをドロップしてＶＰ
の警報状態を認識して対向ＶＰに対し、ＶＰ−ＦＥＲＦ
セル発生要求を送出するＯＡＭ−Ｎ４Ｆ部と、ＯＡＭ−
Ｎ４Ｆ部から受信したＶＰ−ＦＥＲＦセルを下り側（装
置→伝送路）ＶＰに挿入するＯＡＭ−Ｎ４Ｒ部より構成
される。
装置）主信号よりＶＰ−ＡＩＳセルをドロップしてＶＰ
の警報状態を認識して対向ＶＰに対し、ＶＰ−ＦＥＲＦ
セル発生要求を送出するＯＡＭ−Ｎ４Ｆ部と、ＯＡＭ−
Ｎ４Ｆ部から受信したＶＰ−ＦＥＲＦセルを下り側（装
置→伝送路）ＶＰに挿入するＯＡＭ−Ｎ４Ｒ部より構成
される。
【０００８】ＶＰ−ＡＩＳセルのフォーマットを図７に
示す。図６のＯＡＭ−Ｎ４Ｆ部では、図７に示すＶＰ−
ＡＩＳセルを受信すると、先ずＶＰ−ＡＩＳセルのデー
タの正常性チェックをＣＲＣチェックにより行う。ここ
でＣＲＣチェックＯＫのセルに関しては、ＶＰＩを対向
ＶＰＩに、またＶＰ−ＡＩＳ用ＯＡＭタイプをＶＰ−Ｆ
ＥＲＦ用ＯＡＭタイプに変換してＯＡＭ−Ｎ４Ｒ部へ出
力する。
示す。図６のＯＡＭ−Ｎ４Ｆ部では、図７に示すＶＰ−
ＡＩＳセルを受信すると、先ずＶＰ−ＡＩＳセルのデー
タの正常性チェックをＣＲＣチェックにより行う。ここ
でＣＲＣチェックＯＫのセルに関しては、ＶＰＩを対向
ＶＰＩに、またＶＰ−ＡＩＳ用ＯＡＭタイプをＶＰ−Ｆ
ＥＲＦ用ＯＡＭタイプに変換してＯＡＭ−Ｎ４Ｒ部へ出
力する。
【０００９】ＯＡＭ−Ｎ４Ｆ部のインタフェースを図８
に示す。図において、ＯＡＭ−Ｎ４Ｆ⇔ＯＡＭ−Ｎ４Ｒ
のブロック間インタフェースは、説明上、ＶＰ−ＦＥＲ
Ｆセル先頭識別フラグ（ＦＥＲＦＦＲ）、ＶＰ−ＦＥＲ
Ｆセル有効信号（ＦＥＲＦＥＮ）、ＶＰ−ＦＥＲＦセル
データ（ＦＥＲＦＤＴ15：０）とする。
に示す。図において、ＯＡＭ−Ｎ４Ｆ⇔ＯＡＭ−Ｎ４Ｒ
のブロック間インタフェースは、説明上、ＶＰ−ＦＥＲ
Ｆセル先頭識別フラグ（ＦＥＲＦＦＲ）、ＶＰ−ＦＥＲ
Ｆセル有効信号（ＦＥＲＦＥＮ）、ＶＰ−ＦＥＲＦセル
データ（ＦＥＲＦＤＴ15：０）とする。
【００１０】ＯＡＭ−Ｎ４Ｆ部について着目すると、Ｖ
Ｐ−ＦＥＲＦセルデータのＯＡＭ−Ｎ４Ｒ部への送出は
ＣＲＣ演算の結果を見てからということになる。そし
て、セルの最後に挿入されている為、ＯＡＭ−Ｎ４Ｆ部
からのＶＰ−ＦＥＲＦデータの出力は、ＶＰ−ＡＩＳセ
ル受信から１セル以上遅れて出力されることになる。
Ｐ−ＦＥＲＦセルデータのＯＡＭ−Ｎ４Ｒ部への送出は
ＣＲＣ演算の結果を見てからということになる。そし
て、セルの最後に挿入されている為、ＯＡＭ−Ｎ４Ｆ部
からのＶＰ−ＦＥＲＦデータの出力は、ＶＰ−ＡＩＳセ
ル受信から１セル以上遅れて出力されることになる。
【００１１】ＯＡＭ−Ｎ４Ｆ部からは入力されるセルの
種類に関係なくＦＥＲＦＤＴ15：０からデータは出力さ
れるが、ＦＥＲＦＥＮの極性によって出力データがＶＰ
−ＦＥＲＦかどうかを識別する。一般に、ＯＡＭ−Ｎ４
Ｆ部でこの処理を行うには、従来の回路構成では次に示
すようになる。
種類に関係なくＦＥＲＦＤＴ15：０からデータは出力さ
れるが、ＦＥＲＦＥＮの極性によって出力データがＶＰ
−ＦＥＲＦかどうかを識別する。一般に、ＯＡＭ−Ｎ４
Ｆ部でこの処理を行うには、従来の回路構成では次に示
すようになる。
【００１２】従来のＯＡＭ−Ｎ４Ｆ部の回路構成図を図
９に示す。図において、21はクロック乗換ＲＡＭ、22は
ＦＦ、23はＳ／Ｐ変換器、24はＦＦ、25はｎ進カウン
タ、26は多重化装置、27, 28, 29はＦＦを示す。クロッ
ク乗換ＲＡＭ21の入力側はフレームクロックに同期して
動作し、出力側はシステムクロックに同期して動作する
ように構成する。
９に示す。図において、21はクロック乗換ＲＡＭ、22は
ＦＦ、23はＳ／Ｐ変換器、24はＦＦ、25はｎ進カウン
タ、26は多重化装置、27, 28, 29はＦＦを示す。クロッ
ク乗換ＲＡＭ21の入力側はフレームクロックに同期して
動作し、出力側はシステムクロックに同期して動作する
ように構成する。
【００１３】クロック乗換ＲＡＭ21は、39MHz の入力デ
ータに同期したクロックＣＬＫＩからシステムクロック
ＳＣＬＫに同期したデータに乗り換える為のデュアルポ
ートＲＡＭである。尚このクロック乗換ＲＡＭ21は39MH
z を３分周した13MHz で動作する。入力されたフレーム
パルス（ＦＲＩ）は、ＦＦ22で取り込まれた後、Ｓ／Ｐ
変換器23によりシリアル／パラレル変換され、13MHz の
形にしてＲＡＭ21に書き込まれる。
ータに同期したクロックＣＬＫＩからシステムクロック
ＳＣＬＫに同期したデータに乗り換える為のデュアルポ
ートＲＡＭである。尚このクロック乗換ＲＡＭ21は39MH
z を３分周した13MHz で動作する。入力されたフレーム
パルス（ＦＲＩ）は、ＦＦ22で取り込まれた後、Ｓ／Ｐ
変換器23によりシリアル／パラレル変換され、13MHz の
形にしてＲＡＭ21に書き込まれる。
【００１４】そして今度はシステムクロックＳＣＬＫか
ら作られたＲＡＭイネーブル、アドレスによって読み出
しを行う。読み出されたフレームパルス（ＦＲＩ) はＦ
Ｆ27で取り込まれた後（ＦＲＡ) 、ｎ進カウンタ25をロ
ードする。（セルのフレーム長を13MHz ｎビットとす
る） そしてこのｎ進カウンタ25の値をデコードしたパルス
（TIM n-1:０）を用いて入力セルデータのラッチ、及び
出力するＶＰ−ＦＥＲＦセルデータの多重化を多重化装
置26で行う。そしてＦＥＲＦＣＬＫをクロックとしたＦ
Ｆ27で打ち直してＦＥＲＦＤＴ15：０として出力され
る。
ら作られたＲＡＭイネーブル、アドレスによって読み出
しを行う。読み出されたフレームパルス（ＦＲＩ) はＦ
Ｆ27で取り込まれた後（ＦＲＡ) 、ｎ進カウンタ25をロ
ードする。（セルのフレーム長を13MHz ｎビットとす
る） そしてこのｎ進カウンタ25の値をデコードしたパルス
（TIM n-1:０）を用いて入力セルデータのラッチ、及び
出力するＶＰ−ＦＥＲＦセルデータの多重化を多重化装
置26で行う。そしてＦＥＲＦＣＬＫをクロックとしたＦ
Ｆ27で打ち直してＦＥＲＦＤＴ15：０として出力され
る。
【００１５】ＦＦ28は出力されるＶＰ−ＦＥＲＦセルデ
ータの先頭を示すパルスＦＥＲＦＦＲを出力するフリッ
プフロップで、ＦＲＡをそのままＦＦ28で打って出力さ
れる。またＦＦ29は出力されるＦＥＲＦＤＴ15：０のデ
ータがＶＰ−ＦＥＲＦかどうかを識別するイネッブル信
号ＦＥＲＦＥＮを出力するフリップフロップで、ＦＲＡ
のタイミング（セル周期）で変化する。
ータの先頭を示すパルスＦＥＲＦＦＲを出力するフリッ
プフロップで、ＦＲＡをそのままＦＦ28で打って出力さ
れる。またＦＦ29は出力されるＦＥＲＦＤＴ15：０のデ
ータがＶＰ−ＦＥＲＦかどうかを識別するイネッブル信
号ＦＥＲＦＥＮを出力するフリップフロップで、ＦＲＡ
のタイミング（セル周期）で変化する。
【００１６】上記のように、通常のフレーム長のデータ
が必ず入力される場合は、回路構成図９により正常に動
作する。図１０と図１１に従来例のタイミングチャート
を示す。図１０は入力フレームが通常の場合で、フレー
ムパルスＦＲＩに同期してデータＤＴＩがロードされ
る。一般的にはＶＰ−ＡＩＳセルのラッチとＶＰ−ＦＥ
ＲＦセルの多重を同じカウンタの値を使って処理する。
セル１の折り返しＶＰ−ＦＥＲＦセルデータは正常に送
出される。
が必ず入力される場合は、回路構成図９により正常に動
作する。図１０と図１１に従来例のタイミングチャート
を示す。図１０は入力フレームが通常の場合で、フレー
ムパルスＦＲＩに同期してデータＤＴＩがロードされ
る。一般的にはＶＰ−ＡＩＳセルのラッチとＶＰ−ＦＥ
ＲＦセルの多重を同じカウンタの値を使って処理する。
セル１の折り返しＶＰ−ＦＥＲＦセルデータは正常に送
出される。
【００１７】ショートフレーム時のタイミングチャート
を図１１に示す。図において、ＶＰ−ＡＩＳセルのラッ
チとＶＰ−ＦＥＲＦセルの多重を同じカウンタの値を使
って処理すると、ショートフレーム入力時カウンタが通
常より早くロードされてしまうので、ＶＰ−ＦＥＲＦセ
ルデータの多重が正常に行えない。（網かけの部分のデ
ータが遅れる）
を図１１に示す。図において、ＶＰ−ＡＩＳセルのラッ
チとＶＰ−ＦＥＲＦセルの多重を同じカウンタの値を使
って処理すると、ショートフレーム入力時カウンタが通
常より早くロードされてしまうので、ＶＰ−ＦＥＲＦセ
ルデータの多重が正常に行えない。（網かけの部分のデ
ータが遅れる）
【００１８】
【発明が解決しようとする課題】即ち、ＶＰ−ＡＩＳセ
ルが入力された場合、次のセルがフレーム長が通常より
短いフレーム（ショートフレーム）が入力された場合、
ＶＰ−ＦＥＲＦセルデータの出力はＶＰ−ＡＩＳセルよ
り１セル以上遅れる為、ショートフレームの前のＶＰ−
ＡＩＳセルのデータのラッチは正常に行えるが、ショー
トフレームの次のセルのＦＲＩでカウンタが通常分周す
る前にロードされてしまう為、ＶＰ−ＦＥＲＦセルデー
タの多重が正常に行えなくなってしまう。
ルが入力された場合、次のセルがフレーム長が通常より
短いフレーム（ショートフレーム）が入力された場合、
ＶＰ−ＦＥＲＦセルデータの出力はＶＰ−ＡＩＳセルよ
り１セル以上遅れる為、ショートフレームの前のＶＰ−
ＡＩＳセルのデータのラッチは正常に行えるが、ショー
トフレームの次のセルのＦＲＩでカウンタが通常分周す
る前にロードされてしまう為、ＶＰ−ＦＥＲＦセルデー
タの多重が正常に行えなくなってしまう。
【００１９】しかし、ＶＰ−ＡＩＳセルデータのラッチ
とＣＲＣ演算は正常に行えるので、誤ったＶＰ−ＦＥＲ
ＦセルデータをＦＥＲＦＥＮ＝“Ｈ”として出力してし
まうことになる。以上のように従来のＶＰ警報転送装置
の回路構成による通常の処理方法では問題点が生ずる。
とＣＲＣ演算は正常に行えるので、誤ったＶＰ−ＦＥＲ
ＦセルデータをＦＥＲＦＥＮ＝“Ｈ”として出力してし
まうことになる。以上のように従来のＶＰ警報転送装置
の回路構成による通常の処理方法では問題点が生ずる。
【００２０】本発明は、ショートフレームが入力されて
も正常の処理動作を行うように、ＶＰ警報転送装置の回
路構成を作成することを目的とする。
も正常の処理動作を行うように、ＶＰ警報転送装置の回
路構成を作成することを目的とする。
【００２１】
【課題を解決するための手段】本発明のＶＰ警報転送装
置の原理構成図を図１に示す。１はクロック乗換ＲＡ
Ｍ、２はＦＦ、３はカウンタ、４はデコーダ、５はＡＮ
Ｄゲート、６はＦＦ、７はＯＲゲート、８はＳ／Ｐ変換
装置、９はＦＦ、10はｎ進カウンタ、11はｎビットシフ
トレジスタ、12はＡＮＤゲート、13はｎ進カウンタ、14
は多重化装置、15，16, 17はＦＦを示す。
置の原理構成図を図１に示す。１はクロック乗換ＲＡ
Ｍ、２はＦＦ、３はカウンタ、４はデコーダ、５はＡＮ
Ｄゲート、６はＦＦ、７はＯＲゲート、８はＳ／Ｐ変換
装置、９はＦＦ、10はｎ進カウンタ、11はｎビットシフ
トレジスタ、12はＡＮＤゲート、13はｎ進カウンタ、14
は多重化装置、15，16, 17はＦＦを示す。
【００２２】本装置において、従来の回路構成に付加さ
れた回路部分は、カウンタ３とデコーダ４とＡＮＤゲー
ト５とＦＦ６とＯＲゲート７からなるフレームクロック
同期動作部分と、ｎビットシフトレジスタ11とＡＮＤゲ
ート12とｎ進カウンタ13とからなるシステムクロック同
期動作部分である。
れた回路部分は、カウンタ３とデコーダ４とＡＮＤゲー
ト５とＦＦ６とＯＲゲート７からなるフレームクロック
同期動作部分と、ｎビットシフトレジスタ11とＡＮＤゲ
ート12とｎ進カウンタ13とからなるシステムクロック同
期動作部分である。
【００２３】ＡＮＤゲート５は、ショートフレーム入力
後に通常のフレーム長よりも短い間隔で入力されたフレ
ームパルスをマスクして、ＶＰ−ＦＥＲＦセルデータを
多重するのに必要なタイミングパルスを作成する為のｎ
進カウンタ10を、通常より早く新たにロードしてしまう
ことを防ぐためのゲート回路である。
後に通常のフレーム長よりも短い間隔で入力されたフレ
ームパルスをマスクして、ＶＰ−ＦＥＲＦセルデータを
多重するのに必要なタイミングパルスを作成する為のｎ
進カウンタ10を、通常より早く新たにロードしてしまう
ことを防ぐためのゲート回路である。
【００２４】カウンタ３は、通常セルのビット数分分周
させることにより、入力されるフレームが通常フレーム
かショートフレームかを判断し、ショートフレームが入
力されればＡＮＤゲート５と抱き合わせて使うことによ
り、入力されるフレームパルスをマスクするようにする
カウンタ回路である。
させることにより、入力されるフレームが通常フレーム
かショートフレームかを判断し、ショートフレームが入
力されればＡＮＤゲート５と抱き合わせて使うことによ
り、入力されるフレームパルスをマスクするようにする
カウンタ回路である。
【００２５】ＦＦ６とＯＲゲート７は、リセット入力
後、最初のフレームパルスをＲＡＭ１に優先的に書き込
む回路で、ショートフレーム入力後のＶＰ−ＡＩＳセル
の入力に対して、正常にＶＰ−ＡＩＳセルをラッチでき
た場合のみ、ＶＰ−ＦＥＲＦセルデータを出力すること
ができる。
後、最初のフレームパルスをＲＡＭ１に優先的に書き込
む回路で、ショートフレーム入力後のＶＰ−ＡＩＳセル
の入力に対して、正常にＶＰ−ＡＩＳセルをラッチでき
た場合のみ、ＶＰ−ＦＥＲＦセルデータを出力すること
ができる。
【００２６】ｎビットシフトレジスタ11は、ショートフ
レーム入力後の正常間隔で入力されたフレームパルス
で、ＶＰ−ＡＩＳセルをラッチするのに必要なタイミン
グパルスを作成する為のｎ進カウンタ10をロードし、そ
の後１セル（13MHz ｎbit)遅らしてＶＰ−ＦＥＲＦセル
データを多重するのに必要なタイミングパルスを作成す
る為のｎ進カウンタ13をロードすることにより、誤った
ＶＰ−ＦＥＲＦセルデータを出力することを防止するレ
ジスタである。
レーム入力後の正常間隔で入力されたフレームパルス
で、ＶＰ−ＡＩＳセルをラッチするのに必要なタイミン
グパルスを作成する為のｎ進カウンタ10をロードし、そ
の後１セル（13MHz ｎbit)遅らしてＶＰ−ＦＥＲＦセル
データを多重するのに必要なタイミングパルスを作成す
る為のｎ進カウンタ13をロードすることにより、誤った
ＶＰ−ＦＥＲＦセルデータを出力することを防止するレ
ジスタである。
【００２７】ＡＮＤゲート12は、ショートフレーム入力
後、正常にＶＰ−ＡＩＳセルをラッチできない場合、出
力するＦＥＲＦＦＲの出力をマスクすることができるゲ
ート回路である。また、ｎ進カウンタ13は、ＶＰ−ＡＩ
Ｓセルが正常にラッチできた場合のみ、ＶＰ−ＦＥＲＦ
セルデータを多重するのに必要なタイミングパルスを作
成し、ショートフレーム入力後は入力セルデータを正常
にラッチできるようになるまで、多重用のタイミングパ
ルスを作成しないようにするカウンタ回路である。
後、正常にＶＰ−ＡＩＳセルをラッチできない場合、出
力するＦＥＲＦＦＲの出力をマスクすることができるゲ
ート回路である。また、ｎ進カウンタ13は、ＶＰ−ＡＩ
Ｓセルが正常にラッチできた場合のみ、ＶＰ−ＦＥＲＦ
セルデータを多重するのに必要なタイミングパルスを作
成し、ショートフレーム入力後は入力セルデータを正常
にラッチできるようになるまで、多重用のタイミングパ
ルスを作成しないようにするカウンタ回路である。
【００２８】
【作用】ショートフレームが入力されて、通常幅より短
い間隔で次のフレームが入力されても、そのフレームパ
ルスをマスクすることによってカウンタをロードさせな
いようにする。これによってショートフレームが入力さ
れてもその前に入力されたＶＰ−ＡＩＳセルのドロップ
を正常に行うことができる。また出力するＦＥＲＦＦＲ
のパルスも通常より短い間隔では出力しないようにす
る。
い間隔で次のフレームが入力されても、そのフレームパ
ルスをマスクすることによってカウンタをロードさせな
いようにする。これによってショートフレームが入力さ
れてもその前に入力されたＶＰ−ＡＩＳセルのドロップ
を正常に行うことができる。また出力するＦＥＲＦＦＲ
のパルスも通常より短い間隔では出力しないようにす
る。
【００２９】ショートフレーム後の通常幅のＶＰ−ＡＩ
Ｓセルの入力に対しては、ＶＰ−ＡＩＳセルのデータの
ラッチと、出力するＶＰ−ＦＥＲＦデータの多重を行う
為の内部のタイミングパルスを、それぞれ別のカウンタ
を用いて作成する。また、これら２つのカウンタのロー
ドパルスはＶＰ−ＡＩＳセルのデータのラッチ用のカウ
ンタを先にロードさせ、その後１セル遅れてＶＰ−ＦＥ
ＲＦデータの多重用のカウンタをロードさせることによ
って、正常にラッチできたデータのみ出力するようにす
る。
Ｓセルの入力に対しては、ＶＰ−ＡＩＳセルのデータの
ラッチと、出力するＶＰ−ＦＥＲＦデータの多重を行う
為の内部のタイミングパルスを、それぞれ別のカウンタ
を用いて作成する。また、これら２つのカウンタのロー
ドパルスはＶＰ−ＡＩＳセルのデータのラッチ用のカウ
ンタを先にロードさせ、その後１セル遅れてＶＰ−ＦＥ
ＲＦデータの多重用のカウンタをロードさせることによ
って、正常にラッチできたデータのみ出力するようにす
る。
【００３０】
【実施例】本発明のＯＡＭ−Ｎ４Ｆ部の回路構成図の実
施例を図２に示す。図において、図１の原理構成図と同
一番号は同一装置を示す。本回路において、39MHz 入力
信号に同期したクロック（ＣＬＫＩ39MHz ）から装置内
のシステムクロック（ＳＣＬＫ39MHz ）に同期したデー
タに乗り換える為のクロック乗換ＲＡＭ１を搭載してい
る（デュアルポートＲＡＭ） ＲＡＭ１の書き込み、読み出しは３分周した13MHz で処
理する。入力されるフレームパルス（ＦＲＩ）は、ＦＦ
２で取り込まれた後カウンタ３をロードする。カウンタ
３は０をロード値としてカウントし始め、カウンタの値
が3n-1になるとデコーダ４から“Ｈ”のパルスが出力さ
れる。
施例を図２に示す。図において、図１の原理構成図と同
一番号は同一装置を示す。本回路において、39MHz 入力
信号に同期したクロック（ＣＬＫＩ39MHz ）から装置内
のシステムクロック（ＳＣＬＫ39MHz ）に同期したデー
タに乗り換える為のクロック乗換ＲＡＭ１を搭載してい
る（デュアルポートＲＡＭ） ＲＡＭ１の書き込み、読み出しは３分周した13MHz で処
理する。入力されるフレームパルス（ＦＲＩ）は、ＦＦ
２で取り込まれた後カウンタ３をロードする。カウンタ
３は０をロード値としてカウントし始め、カウンタの値
が3n-1になるとデコーダ４から“Ｈ”のパルスが出力さ
れる。
【００３１】ＦＲＩの入力間隔（通常3n-1bit)が正常で
あればデコーダ4 からの“Ｈ”のパルスと、ＦＦ２の出
力の“Ｈ”のパルスが重なるため、ＡＮＤゲート５の出
力が“Ｈ”となりＲＡＭ１に“Ｈ”が書き込まれる。従
ってカウンタ値が3n-1でない値の時に次のＦＲＩが入力
されてもＡＮＤゲート５でマスクされるため、ＲＡＭ１
は“Ｈ”を書き込まない。
あればデコーダ4 からの“Ｈ”のパルスと、ＦＦ２の出
力の“Ｈ”のパルスが重なるため、ＡＮＤゲート５の出
力が“Ｈ”となりＲＡＭ１に“Ｈ”が書き込まれる。従
ってカウンタ値が3n-1でない値の時に次のＦＲＩが入力
されてもＡＮＤゲート５でマスクされるため、ＲＡＭ１
は“Ｈ”を書き込まない。
【００３２】またＦＦ６とＯＲゲート７はリセット入力
後、最初のＦＲＩの“Ｈ”をＲＡＭ１に優先的に書き込
むための回路であり、カウンタ３の値に関係無くＲＡＭ
１に“Ｈ”が書き込まれる。なおＲＡＭ１への書き込み
は13MHz で行うため、ＡＮＤゲート５の出力をＳ／Ｐ変
換装置８でシリアル／パラレル変換し、13MHz の信号の
形に変換してからＲＡＭ１に書き込む。
後、最初のＦＲＩの“Ｈ”をＲＡＭ１に優先的に書き込
むための回路であり、カウンタ３の値に関係無くＲＡＭ
１に“Ｈ”が書き込まれる。なおＲＡＭ１への書き込み
は13MHz で行うため、ＡＮＤゲート５の出力をＳ／Ｐ変
換装置８でシリアル／パラレル変換し、13MHz の信号の
形に変換してからＲＡＭ１に書き込む。
【００３３】ＲＡＭ１に書き込まれたＦＲＩの“Ｈ”の
パルスは、今度はシステムクロックＳＣＬＫから作成さ
れたアドレス、ＲＡＭイネーブルを用いて読み出され、
ＳＣＬＫに同期したデータに乗り換えられる。そして読
み出された13MHz のフレームパルスを13MHz のクロック
でＦＦ９で打ったパルス（ＦＲＡ）でｎ進カウンタ10を
ロードし、このカウンタ値をデコードしたパルス（ＴＩ
Ｍ n-1:0 )を用いて入力されるＶＰ−ＡＩＳセルデータ
のラッチを行う。
パルスは、今度はシステムクロックＳＣＬＫから作成さ
れたアドレス、ＲＡＭイネーブルを用いて読み出され、
ＳＣＬＫに同期したデータに乗り換えられる。そして読
み出された13MHz のフレームパルスを13MHz のクロック
でＦＦ９で打ったパルス（ＦＲＡ）でｎ進カウンタ10を
ロードし、このカウンタ値をデコードしたパルス（ＴＩ
Ｍ n-1:0 )を用いて入力されるＶＰ−ＡＩＳセルデータ
のラッチを行う。
【００３４】また、このＦＲＡはｎbit シフトレジスタ
11とＡＮＤゲート12を通過した後（ＦＲＢ）、もう一つ
のｎ進カウンタ13をロードし、このカウンタの値をデコ
ードしたパルス（ＭＵＸ n-1:0 )を用いて、多重化装置
14で出力するＶＰ−ＦＥＲＦセルデータの多重を行う。
そしてその後ＦＦ15でＦＥＲＦＣＬＫで打ち直して出力
される。
11とＡＮＤゲート12を通過した後（ＦＲＢ）、もう一つ
のｎ進カウンタ13をロードし、このカウンタの値をデコ
ードしたパルス（ＭＵＸ n-1:0 )を用いて、多重化装置
14で出力するＶＰ−ＦＥＲＦセルデータの多重を行う。
そしてその後ＦＦ15でＦＥＲＦＣＬＫで打ち直して出力
される。
【００３５】また、ＦＦ16は折り返しＶＰ−ＦＥＲＦデ
ータの先頭を示すフレームパルスを出力するためのフリ
ップフロップであり、ＦＲＢを13MHz のクロックのＦＥ
ＲＦＣＬＫで打って出力される。従ってショートフレー
ム時にｎ進カウンタ３の3n-1の値と同じタイミングで入
力されなかった時、ＦＲＩの“Ｈ”のパルスはＲＡＭ１
に書き込み、読み出しを行わないのでＦＥＲＦＦＲは出
力されない。
ータの先頭を示すフレームパルスを出力するためのフリ
ップフロップであり、ＦＲＢを13MHz のクロックのＦＥ
ＲＦＣＬＫで打って出力される。従ってショートフレー
ム時にｎ進カウンタ３の3n-1の値と同じタイミングで入
力されなかった時、ＦＲＩの“Ｈ”のパルスはＲＡＭ１
に書き込み、読み出しを行わないのでＦＥＲＦＦＲは出
力されない。
【００３６】そしてもう一つのＦＦ17は折り返しＶＰ−
ＦＥＲＦセルデータの有効、無効を識別するイネーブル
を出力するためのフリップフロップであり、ＦＲＢのタ
イミングで出力が変化する。従ってＶＰ−ＡＩＳセル入
力後ショートフレームが入力された場合、内部回路が正
常に動作するまでＦＥＲＦＥＮは“Ｈ”を保持する。
ＦＥＲＦセルデータの有効、無効を識別するイネーブル
を出力するためのフリップフロップであり、ＦＲＢのタ
イミングで出力が変化する。従ってＶＰ−ＡＩＳセル入
力後ショートフレームが入力された場合、内部回路が正
常に動作するまでＦＥＲＦＥＮは“Ｈ”を保持する。
【００３７】本発明のショートフレーム入力時のタイミ
ングチャートの実施例を図３と図４に示す。図３はショ
ートフレームの前のＶＰ−ＡＩＳセルのドロップの場
合、図４はショートフレームの後のＶＰ−ＡＩＳセルの
ドロップの場合を示す。図３はセル１のＶＰ−ＦＥＲＦ
が正常なことを示し、図４はセル４のＶＰ−ＦＥＲＦが
正常なことを示す。
ングチャートの実施例を図３と図４に示す。図３はショ
ートフレームの前のＶＰ−ＡＩＳセルのドロップの場
合、図４はショートフレームの後のＶＰ−ＡＩＳセルの
ドロップの場合を示す。図３はセル１のＶＰ−ＦＥＲＦ
が正常なことを示し、図４はセル４のＶＰ−ＦＥＲＦが
正常なことを示す。
【００３８】図３において、ショートフレーム（セル
２）が入力されてもその前のフレーム（セル１）がＶＰ
−ＡＩＳセルであれば正常に折り返しデータを出力する
ことができる。折り返しのデータを受信するＯＡＭ−Ｎ
４Ｒ ＬＳＩではＦＥＲＦＦＲ・ＦＥＲＦＥＮ＝“Ｈ”
となった所からｎbit 分のデータのみ処理する。従って
通常動作に復帰するまでＦＥＲＦＥＮが“Ｈ”を保持し
ても問題はない。
２）が入力されてもその前のフレーム（セル１）がＶＰ
−ＡＩＳセルであれば正常に折り返しデータを出力する
ことができる。折り返しのデータを受信するＯＡＭ−Ｎ
４Ｒ ＬＳＩではＦＥＲＦＦＲ・ＦＥＲＦＥＮ＝“Ｈ”
となった所からｎbit 分のデータのみ処理する。従って
通常動作に復帰するまでＦＥＲＦＥＮが“Ｈ”を保持し
ても問題はない。
【００３９】図４において、ショートフレーム入力後は
２セル目から正常に入力セルのラッチを行うことができ
る。セル３の入力セルのラッチは正常に行えないのでＦ
ＥＲＦＦＲをマスクして出力しない。
２セル目から正常に入力セルのラッチを行うことができ
る。セル３の入力セルのラッチは正常に行えないのでＦ
ＥＲＦＦＲをマスクして出力しない。
【００４０】
【発明の効果】本発明によってＯＡＭ−Ｎ４Ｆ部にショ
ートフレームが入力された場合、そのショートフレーム
の直前のフレームがＶＰ−ＡＩＳセルであった場合でも
正常にＶＰ−ＦＥＲＦセルデータを対向のＡＴＭ交換機
に出力することができる。
ートフレームが入力された場合、そのショートフレーム
の直前のフレームがＶＰ−ＡＩＳセルであった場合でも
正常にＶＰ−ＦＥＲＦセルデータを対向のＡＴＭ交換機
に出力することができる。
【００４１】またショートフレーム入力後の通常幅のＶ
Ｐ−ＡＩＳセルの入力についてはＯＡＭ−Ｎ４Ｆ部の内
部が正常に復帰するまではＦＥＲＦＦＲを出力しないた
め、誤ったＶＰ−ＦＥＲＦのセルデータを対向のＡＴＭ
交換機に出力することはない。従ってショートフレーム
が入力されても正常な警報転送を行うことができる。
Ｐ−ＡＩＳセルの入力についてはＯＡＭ−Ｎ４Ｆ部の内
部が正常に復帰するまではＦＥＲＦＦＲを出力しないた
め、誤ったＶＰ−ＦＥＲＦのセルデータを対向のＡＴＭ
交換機に出力することはない。従ってショートフレーム
が入力されても正常な警報転送を行うことができる。
【図１】 本発明の原理構成図
【図２】 ＯＡＭ−Ｎ４Ｆ部の回路構成図の実施例
【図３】 本発明のタイミングチャートの実施例（その
１）
１）
【図４】 本発明のタイミングチャートの実施例（その
２）
２）
【図５】 ＡＴＭ交換網のシステム概念図
【図６】 ＡＴＭ交換機の装置構成図
【図７】 ＶＰ−ＡＩＳセルのフォーマット
【図８】 ＯＡＭ−Ｎ４Ｆ部のインタフェース
【図９】 ＯＡＭ−Ｎ４Ｆ部の回路構成図の従来例
【図１０】 従来例のタイミングチャート（その１）
【図１１】 従来例のタイミングチャート（その２）
１，21 クロック乗換ＲＡＭ ２，６，９，15，16，17，22，24，27，28，29 ＦＦ ３，10，13，25 カウンタ ４ デコーダ ５，12 ＡＮＤゲート ７ ＯＲゲート ８，23 Ｓ／Ｐ変換装置 11 ｎビットシフトレジスタ 14，26 多重化装置 31 上流側ＡＴＭ交換機 32 ＶＰ中継装置 33 下流側ＡＴＭ交換機 34 ＶＰ 35 対向ＶＰ 41 入出力部 42 スイッチ部 43 回線対応部 44 呼処理プロセッサ 45 ＶＰ警報転送装置 46 光信号→電気信号変換装置 47 電気信号→光信号変換装置 48 セル同期装置（ＳＤＨ終端装置） 49 ヘッダ変換装置
Claims (6)
- 【請求項１】 ＡＴＭ交換機におけるＶＰ（バーチャル
パス）の警報転送装置において、 上り側主信号よりＶＰ−ＡＩＳセルをドロップしてＶＰ
の警報状態を認識して対向ＶＰに対し、ＶＰ−ＦＥＲＦ
セル発生要求を送出するＯＡＭ−Ｎ４Ｆ部と、ＯＡＭ−
Ｎ４Ｆ部から受信したＶＰ−ＦＥＲＦセルを下り側ＶＰ
に挿入するＯＡＭ−Ｎ４Ｒ部とからなり、 該ＯＡＭ−Ｎ４Ｆ部に入力データに同期したクロックＣ
ＬＫＩからシステムクロックＳＣＬＫに同期したデータ
に乗り換えるためのクロック乗換ＲＡＭ（１）を有し、 該クロック乗換ＲＡＭ（１）の入力側フレームクロック
同期動作部にショートフレーム入力前のＶＰ−ＡＩＳセ
ルのドロップを正常に行うための手段を設け、該クロッ
ク乗換ＲＡＭ（１）の出力側システムクロック動作部に
ショートフレーム入力後のＶＰ−ＡＩＳセルのドロップ
を正常に行うための手段を設けることを特徴とするショ
ートフレーム対応ＶＰ−ＡＩＳセルドロップ回路。 - 【請求項２】 上記ＯＡＭ−Ｎ４Ｆ部において、 ショートフレーム入力後に通常のフレーム長よりも短い
間隔で入力されたフレームパルスをマスクして、ＶＰ−
ＦＥＲＦセルデータを多重するのに必要なタイミングパ
ルスを作成する為のｎ進カウンタ（10）を、通常より早
く新たにロードしてしまうことを防ぐためのＡＮＤゲー
ト（５）を設けることを特徴とする請求項１記載のショ
ートフレーム対応ＶＰ−ＡＩＳセルドロップ回路。 - 【請求項３】 上記ＯＡＭ−Ｎ４Ｆ部において、 通常セルのビット数分分周させることにより、入力され
るフレームが通常フレームかショートフレームかを判断
し、ショートフレームが入力されればＡＮＤゲート
（５）と抱き合わせて使うことにより、入力されるフレ
ームパルスをマスクするようにするカウンタ（３）を設
けることを特徴とする請求項１記載のショートフレーム
対応ＶＰ−ＡＩＳセルドロップ回路。 - 【請求項４】 上記ＯＡＭ−Ｎ４Ｆ部において、 リセット入力後、最初のフレームパルスをＲＡＭ（１）
に優先的に書き込み、ショートフレーム入力後のＶＰ−
ＡＩＳセルの入力に対して、正常にＶＰ−ＡＩＳセルを
ラッチできた場合のみ、ＶＰ−ＦＥＲＦセルデータを出
力するＦＦ（６）とＯＲゲート（７）を設けることを特
徴とする請求項１記載のショートフレーム対応ＶＰ−Ａ
ＩＳセルドロップ回路。 - 【請求項５】 上記ＯＡＭ−Ｎ４Ｆ部において、 ショートフレーム入力後の正常間隔で入力されたフレー
ムパルスで、ＶＰ−ＡＩＳセルをラッチするのに必要な
タイミングパルスを作成する為のｎ進カウンタ（10）を
ロードし、その後１セル（13MHz ｎbit)遅らしてＶＰ−
ＦＥＲＦセルデータを多重するのに必要なタイミングパ
ルスを作成する為のｎ進カウンタ（13）をロードするこ
とにより、誤ったＶＰ−ＦＥＲＦセルデータの出力を防
止するｎビットシフトレジスタ（11）を設けることを特
徴とする請求項１記載のショートフレーム対応ＶＰ−Ａ
ＩＳセルドロップ回路。 - 【請求項６】 上記ＯＡＭ−Ｎ４Ｆ部において、 ショートフレーム入力後、正常にＶＰ−ＡＩＳセルをラ
ッチできない場合、出力するＦＥＲＦＦＲの出力をマス
クするＡＮＤゲート（12）と、ＶＰ−ＡＩＳセルが正常
にラッチできた場合のみ、ＶＰ−ＦＥＲＦセルデータを
多重するのに必要なタイミングパルスを作成し、ショー
トフレーム入力後は入力セルデータを正常にラッチでき
るようになるまで、多重用のタイミングパルスを作成し
ないようにするｎ進カウンタ（13）を設けることを特徴
とする請求項１記載のショートフレーム対応ＶＰ−ＡＩ
Ｓセルドロップ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6030715A JPH07240753A (ja) | 1994-03-01 | 1994-03-01 | ショートフレーム対応ｖｐ−ａｉｓセルドロップ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6030715A JPH07240753A (ja) | 1994-03-01 | 1994-03-01 | ショートフレーム対応ｖｐ−ａｉｓセルドロップ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07240753A true JPH07240753A (ja) | 1995-09-12 |
Family
ID=12311348
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6030715A Withdrawn JPH07240753A (ja) | 1994-03-01 | 1994-03-01 | ショートフレーム対応ｖｐ−ａｉｓセルドロップ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07240753A (ja) |
-
1994
- 1994-03-01 JP JP6030715A patent/JPH07240753A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20010508 |