JPH0318142A - データ速度変換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　　要〕 高速ディジタル専用線等のデータ伝送分野における回線
終端装置に使用されるデータ速度変換回路に関し、 メモリへの高速データのクロックで動く高速側カウンタ
の出力から高速側タイミング発生器で発生されたライト
・アドレスと、該メモリから出力される低速データと同
じ速度のクロックで動き該高速側カウンタと同一周期の
低速側カウンタの出力から低速側タイミング発生器で発
生されたリード・アドレスとを、該高速側タイミング発
生器によって制御される切替器で切り替えることにより
データの速度変換を行う回路において、不安定動作をも
たらしている外部からの初期リセットを不要にして安定
したライト／リード動作が行えるようにすることを目的
とし、 低速側タイ兆ング発生器から発生される該カウンタ周期
の狭幅タイミング信号又はこの狭幅タイミング信号に同
期し且つパルス幅のより広い広幅タイミング信号を選択
すると共に初期状態では広幅タイミング信号を選択する
セレクタと、該セレクタの出力と該高速側タイミング発
生器から発生される該カウンタ周期のライトタイミング
信号との同期を検出して該セレクタの出力を切り替える
同期検出回路と、該同期検出回路の同期検出出力を遅延
させる遅延回路と、該遅延回路の出力によって該狭幅タ
イミング信号をそのまま又は該広幅タイミング信号のパ
ルス幅より長い時間遅延させて該低速側カウンタをリセ
ットする遅延制御回路とで構威された位相制御回路を備
えたもの。

〔産業上の利用分野］ 本発明は、データ速度変換回路に関し、特に高速ディジ
タル専用線等のデータ伝送分野における回線終端装置に
使用されるデータ速度変換回路に関するものである。

近年、社会の高度情報化に伴い、高速ディジタル専用線
等のデータ伝送サービスの需要が増加している． このような高速ディジタル専用線では、第６図に示すよ
うに、中継局内の例えば交換機で発生されたデータを無
線回線終端装置ＯＣＵ−Ｒを介して送受信機ＴＡから無
線回線によりユーザーとしての加入者側に送り、ここで
、送受信１！ＩＴＡを介して無線回線終端装置ＤＳＵ−
Ｒでデータを受信し各端末ＴＥ宛にデータを送る． この場合、無線回線でのデータ速度は１６．３８４Ｍｂ
／Ｓであり、無線回線終端装置ＤＳＵ−Ｒから端末ＴＥ
へのデータ速度が６．３１２Ｍｂ／ｓ又は１　．　５４
４Ｍｂ／ｓと違っているために、無線回線終端装置ＤＳ
ＵＲ内でデータ速度の変換が必要となっている．〔従来
の技術〕 第７図は斯かる従来のデータ速度変換回路を示したもの
で、図中、ｌはメモリ（ＲＡＭ）　、２は切替器、３は
高速データのクロックで動作するカウンタ、４はこのカ
ウンタ３の出力からメモリ１のライト・アドレスを発生
すると共にカウンタ周期のライトタイミングの狭幅バル
スと広幅パルスとを発生するタイミング発生器、５はメ
モリｌから出力される低速データの速度のクロックで動
作するカウンタ、６はこのカウンタ５の出力からメモリ
１のリード・アドレスを発生すると共にカウンタ周期の
リードタイ旦ング信号を発生するタイ珈ング発生器であ
り、メモリ１への高速データは高速側タイミング発生器
４で発生されたライト・アドレスと、低速側タイ某ング
発生器６で発生されたリード・アドレスとを、高速側タ
イミング発生器４によって制御される切替器２で切り替
えることによりデータの速度変換を行っている。

尚、高速側カウンタ３と低速側カウンタ５の関係は第８
図に示すように、同一力ウンタ周！ＩＪＩ　（例えば１
２５　μｓ）を有し、この周期中において高速側は２０
４８ビット（１６．３８４Ｍｂ／ｓ）、低速側は１９３
ビット（１．５４４Ｍｂ／ｓ）の各パルスが発生される
ことになる。

このようなデータ速度変換回路においては、ライト動作
とリード動作とが同期（一致）してしまい競合関係が生
ずるとメモリ１の正常なライト／リード動作が行えない
。

そこで、第７図に示すように、セレクタ３ｌと、ＡＮＤ
ゲート３２と、遅延回路３３と、モノマルチ３４と、Ｏ
Ｒゲートとが加えられて、メモリｌへのライト／リード
タイミングが重ならないようにしている。

即ち、電源をオンにした場合、又はフレーム同期回路（
図示せず）からのフレーム同期外れによるアラームが発
生してモノマルチ３４が働き一定期間″Ｈ”レベルの出
力をＯＲゲート３５に与えた場合、この“Ｈ”レベルに
よりセレクタ３１は高速側のタイミング発生器４かう発
生されるカウンタ周期の狭幅パルスと広幅パルスの内、
Ａ側の広幅パルスを選択して出力する。

このとき、高速側のタイミング発生器４のタイミングと
低速側のタイミング発生器６のタイミングとが一致して
いる場合（第９図（ａ））には、ＡＮＤゲート３２から
の出力は遅延回路３３で一定時間遅延されてカウンタ５
をリセント（初期リセット）することにより両パルスの
重なりは無くなる（同図中））．両タイミングが不一致
のときはリセントは行わない． このようにして広幅パルスを用いて広いウィンドウを設
定することによりライト／リードのタイミングの一致を
検出し易くして初期リセットするが、このまま（同図０
）））では、いずれかのタイミングが僅かにずれただけ
でリセット動作を行ってしまい、このような動作を頻繁
に繰り返してしまう虞がある。

従って、この後は、モノマルチ３４の出力が″Ｌ”レベ
ルに変わると、セレクタ３１はＢ側の狭幅パルスを選択
出力するので、両パルス間のマージンが大きくなり（同
図（Ｃ）），パルスが少々動いてもＡＮＤゲート３２で
の一致は生じず、カウンタ５への不必要なリセットも行
われないこととなる． 〔発明が解決しようとする課題〕 このような従来回路においては、電源オンでモノマルチ
３４の出力が“Ｈ“レベルのとき、周囲の温度や雑音等
により、回路全体のクロックを作っているＰＬＬ回路（
図示せず）がロック状態に達するのに通常より時間がか
かり第１０図（ａ）に示すようにパルスが流れると、Ａ
ＮＤゲート３２は一致検出せず、従ってカウンタ５はリ
セントされない． そして、モノマルチ３４が“Ｌ″レベルに変わってセレ
クタ３ｌが狭幅パルスを出力した状態（同図（ｂ））で
ＰＬＬ回路がロックしたとすると（同図（Ｃｌ），低速
側タイミング発生器６のタイミングパルスがたまたまそ
の狭幅パルスの狭いウィンドウのエッジで止まってした
ときにはマージンが小さくなり、パルスが僅かに動いた
だけで直ぐにＡＮＤゲート３２が一敗検出してしまいリ
セットがかかり易くなる．このリセット時においてはメ
モリ１からの続出データは欠落してしまう。

これ以降は、電源をオフにするか同期外れが起きない限
りは、ＯＲゲート３５を介してセレクタ３ｌは広幅パル
スを選択しないので、データの欠落を伴う不安定な状態
が続くという問題点があった． 従って、本発明は、メモリへの高速データのクロックで
動く高速側カウンタの出力から高速側タイξング発生器
で発生されたライト・アドレスと、該メモリから出力さ
れる低速データと同じ速度のクロ７クで動き該高速側カ
ウンタと同一周期の低速側カウンタの出力から低速側タ
イミング発生器で発生されたリード・アドレスとを、該
高速側タイミング発生器によって制御される切替器で切
り替えることによりデータの速度変換を行う回路におい
て、不安定動作をもたらしている外部からの初期リセッ
トを不要にして安定したライト／り一ド動作が行えるよ
うにすることを目的とする。

〔課題を解決するための手段〕

上記の目的を達戊するため、本発明に係るデータ速度変
換回路は、第１図に原理的に示すように、外部からの初
期リセット信号を必要としない位相制御部７を用いて高
速側タイミング発生器４のライト・タイミングと低速側
タイミング発生器６のリード・タイミングとが一致しな
いようにしたものである． 即ち、この位相制御部７は第２図に更に原理的に示すよ
うに、低速側タイミング発生Ｈ５から発生される該カウ
ンタ周期の狭幅タイミング信号又はこの狭幅タイミング
信号に同朋し且つパルス幅のより広い広幅タイミング信
号を選択すると共に初期状態では広幅タイミング信号を
選択するセレクタ８と、該セレクタ日の出力と該高速側
タイミング発生器４から発生される該カウンタ周朋のラ
イトタイミング信号との同期を検出して該セレクタ８の
出力を切り替える同期検出回路９と、該同期検出回路９
の同期検出出力を遅延させる遅延回路１０と、該遅延回
路１０の出力によって該狭幅タイミング信号をそのまま
又は該広幅タイミング信号のパルス幅より長い時間遅延
させて該低速側カウンタ５をリセットする遅延制御回路
１ｌとで構成されている． 〔作　　　用〕 第１図及び第２図に示した位相制御部７の動作を第３図
のタイムチャートで説明する．セレクタ８には、カウン
タ３、５のカウンタ周期と同一のリード・タイミングを
示す狭幅タイミング信号と、この狭幅タイミング信号に
同期し且つパルス幅の広い広幅タイミング信号とが人力
されており、初期状態では広幅タイミング信号が選択出
力されるように設定されている． そして、この広幅タイミング信号と高速側のライト・タ
イミング信号とが同期して一致した場合、同期検出回路
９が同期検出出力を発生ずると共にセレクタ８を切り替
えて狭幅タイミング信号を出力させるようにする． 同期検出回路９からの同期検出出力は遅延回路ＩＯで一
定の期間遅延された後、遅延切替回路ｌｌに与えられる
ことにより、通常は狭幅タイミング信号を素通りさせて
いる遅延切替回路１１はその狭輻タイミング信号を広幅
タイミング信号のパルス幅より長い時間遅延させて出力
し、リセットパルスとして低速側カウンタ５に送られて
カウンタ５をリセットする． これにより、第３図に示す如く、ライト・タイミング信
号とセレクタ８の出力とは一致していないので、同期検
出回路９からは同期検出出力は発生されず、従ってセレ
クタ８は再度広幅タイミング信号を出力するように切り
替えられる。

このようにして、初期リセット信号を用いずにライト・
タイミングとリード・タイミングが一致しないようにす
るためのマージンを大きくとることができる． 〔実　施　例〕 第４図は、本発明に係るデータ速度変換回路に用いる位
相制御部７の一実施例を示したもので、この実施例にお
いては、同期検出回路９としてフリップフロンプ（以下
、ＦＦと略す）を用い、そのＱ出力を保護段回路４０を
介してセレクタ８の制御端子Ｓに入力している．この保
護段回路４０は狭輻／広幅タイミング信号■、■の切替
を安全に行うためのもので、同期検出出力■を入力信号
とし、高速側のタイミング発生器４からのライト・タイ
ミング信号のをクロックとする３段のＦＦｌ５〜１７と
、これらＦＦの各Ｑ出力■、［相］、■のＮＡＮＤゲー
トｌ８と、これらの出力■、［相］、■を反転した出力
のＮＡＮＤゲートｌ９と、ＮＡＮＤゲー｝１Ｂ、ｌ９の
出力＠、■のラッチ回路をｌｌＩＩｔｉ．するＮＡＮＤ
ゲート２０、２１とで構成されており、ＮＡＮＤゲート
２ｌの出力［相］がセレクタ８の制御端子Ｓに与えられ
ている。また、遅延回路１０はＦＦ９の同朋検出出力■
と、低速側タイミング発生器６で発生されるカウンタ周
期の数倍の周期のバルス■とを入力するＡＮＤゲートで
横威されており、その遅延出力■は遅延切替回路１１に
入力されている。この遅延切替回路ＩＩはカウンタ５の
リンプルキャリイ（ＲＣ）出力■を入力とするシフトレ
ジスタｌ２と、出力■とシフトレジスタｌ２の出力とを
選択するセレクタｌ３と、遅延出力■をクロックとし反
転出力を人力として出力［相］をセレクタｌ３の制御端
子Ｓに与えるＦＦ１４とで構成されている。

尚、狭幅タイミング信号■はタイミング信号のと同しｌ
パルス分のパルス幅でも良いが同期を検出するためによ
り好ましいものとして、この実施例では数パルス分のパ
ルス幅を有するものとし、従って、広幅タイミング信号
■は更に信号■の数倍のパルス幅を有するものとする．
この．ため、カウンタ５のリセットには狭幅タイミング
信号■を使わずにカウンタ５のＲＣ出力■を用いている
．次にこの実施例の動作を第５図のタイムチャートによ
り説明する． まず、セレクタ８の出力■は最初は広幅タイ壽ング信号
■が選択されているが、タイミングの一致を除去した定
常状態では第５図に示すように狭幅タイミング信号■が
選択された形になっている。

このような状態で温度変動等の何らかの理由によりパル
スのと■とが競合した場合、ＦＦ９の出力■が立ち上が
り、これを受けて保護段回路４０では第５図に示す出力
■〜＠により出力■が立ち下がる．この保護段を経る間
は出力０には変化は無くセレクタ８の切替制御は行われ
ない．この保護段は、図示のようにパルスのと■との競
合がこの例では４回連続したことを確認するためである
．従って、出力［相］の立ち下がりによりセレクタ８は
切り替わり、図示のように広幅タイミング信号■が選択
出力される． 一方、パルス■〜■の数倍の周期を有するパルス■が図
示のようにタイミング発生器６から発生されると、ＡＮ
ＤゲートｌＯはこのバルス■を出力■として通過させ、
ＦＦ１４のクロックとして供給する． ＦＦＩ４では、この出力■を受ける毎にその出力Ｑは前
の状態を反転してセレクタ１３の制御端子Ｓに与えるの
で、最初はＲＣ出力■をそのまま通過させていたセレク
タ１３はシフトレジスタｌ２の出力、即ち出力■をシフ
トレジスタｌ２での遅延時間分だけ遅延させたパルスを
選択出力しリセットパルスとしてカウンタ５に与える．
これにより、カウンタ５ばリセットされるので、各パル
ス■〜■は図示のようにシフトレジスタｌ２での遅延時
間分だけシフトされたパルスとなる．尚、このシフトレ
ジスタの遅延時間は、同期検出回路９におけるパルス■
と■との同期検出が生じないようにするため、広幅パル
ス■のパルス幅より長いことが必要である． この後は、同期検出回路９での同期検出出力■が発生し
ないようにするためのマージンを大きくとるため、セレ
クタ８を切り替えて狭幅タイミング信号■を出力させる
必要があるので、同期検出出力■が“Ｌ”レベルとな，
た後は保護段回路４０を経ることにより出力■が“Ｈ″
レベルとなってセレクタ８を切替えて狭輻タイミング信
号■を選択出力し、第５図の最初に示すような各出力パ
ルスの状態となる． 尚、上記の実施例では遅延切替回路１１の入力としてＲ
Ｃ出力■を用いたが、狭幅パルス■がバルス■と同じパ
ルス幅であれば、狭輻パルス■自体を用いても良い．ま
た、保護段回Ｉ！Ｉ４０は第２図に示すように特に設け
なくても本発明の位相制御は行うことができる．更に、
遅延回路１０は出力■を遅延させてセレクタｌ３の切替
制御に用いても同様の動作が得られる． Ｃ発明の効果〕 このように、本発明に係るデータ速度変換回路によれば
、高速側タイミング発生器から発生されるライト・タイ
ミング信号と、低速側タイミング発生器から発生される
リード・タイミング信号とが一敗したとき、リード・タ
イミング信号の内の広幅タイミング信号のパルス幅より
長い時間分だけずらして低速側のカウンタを自動的にリ
セントする位相制御部を設けたので、タイミング信号の
競合状態が発生すれば自動的にカウンタをリセットする
ことできると共に従来のように外部からの初期リセノト
動作を行っても競合が起こり得るような原因不明の不安
定な誤動作状態を放置することが無くなる．従って、不
必要なリセット動作によるデータの欠落を少なくするこ
とができる。

【図面の簡単な説明】

第１図は本発明に係るデータ速度変換回路の全体的な概
念構成を示すブロック図、 第２図は本発明に係るデータ速度変換回路における位相
制御部を原理的に示したブロック図、第３図は本発明の
動作タイムチャート図、第４図は本発明に係るデータ速
度変換回路における位相制御部の一実施例を示した回路
図、第５図は本発明の実施例のタイムチャート図、第６
図はデータ速度変換回路が用いられる高速ディジタル専
用線のシステム構成図、 第７図は従来のデータ速度変換回路を示すブロック図、 第８図は高速側カウンタと低速側カウンタの周期を示し
た図、 第９図及び第ｌＯ図は従来例の動作を説明するための波
形図、である。 第１図及び第２図において、 １・・・メモリ、 ２・・・切替器、 ３・・・高速側カウンタ、 ４・・・高速側タイミング発生器、 ５・・・低速個カウンタ、 ６・・・低速側タイミング発生器、 ７・・・位相制御部、 ８・・・セレクタ、 ９・・・同期検出回路、 １０・・・遅延回路、 １ｌ・・・遅延切替回路ｌ１。 図中、同一符号は同一又は相当部分を示す。 １フ 本発明の位相制御部の原理図 第２図 第３図 ■ ■ 位相制御部の尖旅例 第４図 失廃例のクイムチャート 第５図（ｙｃの２） ○Ｏ■ＯＱ■■■（１０）◎■［相］ 第６図 従来例の動作（ｙＣの１） 第９図 高速側出力と低速側出力との関係 第６図 莞１０図

Claims (1)

1. 【特許請求の範囲】 メモリ（１）への高速データのクロックで動く高速側カ
   ウンタ（３）の出力から高速側タイミング発生器（４）
   で発生されたライト・アドレスと、該メモリ（１）から
   出力される低速データと同じ速度のクロックで動き該高
   速側カウンタ（３）と同一周期の低速側カウンタ（５）
   の出力から低速側タイミング発生器（６）で発生された
   リード・アドレスとを、該高速側タイミング発生器（４
   ）によって制御される切替器（２）で切り替えることに
   よりデータの速度変換を行う回路において、 低速側タイミング発生器（５）から発生される該カウン
   タ周期の狭幅タイミング信号又はこの狭幅タイミング信
   号に同期し且つパルス幅のより広い広幅タイミング信号
   を選択すると共に初期状態では広幅タイミング信号を選
   択するセレクタ（８）と、該セレクタ（８）の出力と該
   高速側タイミング発生器（４）から発生される該カウン
   タ周期のライトタイミング信号との同期を検出して該セ
   レクタ（８）の出力を切り替える同期検出回路（９）と
   、 該同期検出回路（９）の同期検出出力を遅延させる遅延
   回路（１０）と、 該遅延回路（１０）の出力によって該狭幅タイミング信
   号をそのまま又は該広幅タイミング信号のパルス幅より
   長い時間遅延させて該低速側カウンタ（５）をリセット
   する遅延制御回路（１１）と、 で構成された位相制御回路（７）を備えたことを特徴と
   するデータ速度変換回路。