CN114326930B - 时钟延时测试方法及时钟延时测试系统 - Google Patents

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本发明提供了一种时钟延时测试方法，包括例化锁相环单元和触发器单元，以所述锁相环单元发送第一时钟和第二时钟，使所述第一时钟沿全局时钟树传输并经过互联单元传输到所述触发器单元的数据端，使所述第二时钟沿全局时钟树传输到所述触发器单元的采样端，计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时，调整所述第二时钟的相移，以使所述第二时钟滞后所述第一时钟，直至所述触发器单元的输出发生跳变，并获取所述第二时钟滞后所述第一时钟的滞后时间，根据所述第一延时、所述第二延时和所述滞后时间计算时钟区域间延迟时钟，简化了测试组网，降低了成本。本发明还提供了一种时钟延时测试系统。

Description

时钟延时测试方法及时钟延时测试系统
技术领域
本发明涉及FPGA技术领域，尤其涉及一种时钟延时测试方法及时钟延时测试系统。
背景技术
现场可编程门阵列(Field Programmable Gate Array，FPGA)器件的时钟信号源一般来自于外部，通常在实际使用中使用晶体振荡器或者外部时钟源产生时钟信号。随着FPGA器件规模增大，器件内部也会有对时钟信号进行倍频或者分频的专用时钟管理模块，如锁相环(Phase Locked Loop，PLL)。但是由于FPGA器件内部使用的时钟信号往往不是供给单个寄存器使用，实际应用中，成百上千甚至更多的寄存器很可能公用一个时钟源，那么从时钟源到不同寄存器间的延时也可能存在较大偏差(通常称为时钟网络延时)。时钟信号的不确定性会造成电路的竞争与冒险，导致时序错误，最终导致数字电路的误码产生。因此FPGA器件内部会设计“全局时钟走线”的时钟信号专用走线，对于FPGA内部的高扇出控制信号，或者时钟信号，EDA软件会自动识别此类信号，将其默认连接到“全局时钟网络”上，并可以根据实际走线产生时钟延时报告。
随着FPGA规模的增大，时钟树的设计不仅包括全局时钟，还有时钟区域。一般的FPGA时钟信号会默认走全局时钟网络和局部时钟网络，因此各种走线规则路径的时延固定，不牵扯到走线时延的详细计算。但是如果时钟在不同时钟区域间通过可编程互联单元(Routing Switch Block，RSB)连接时，产生的时钟区域间延迟无法确定。
现有测试中需要用到示波器等精密的时域测试仪器，成本较高，且测试方式复杂，易出现测试误差。
因此，有必要提供一种新型的时钟延时测试方法及时钟延时测试系统以解决现有技术中存在的上述问题。
发明内容
本发明的目的在于提供一种时钟延时测试方法及时钟延时测试系统，降低测试误差和成本。
为实现上述目的，本发明的所述时钟延时测试方法，包括：
在FPGA的两个时钟区域分别例化锁相环单元和触发器单元；
以所述锁相环单元发送第一时钟和第二时钟，使所述第一时钟沿全局时钟树传输并经过互联单元传输到所述触发器单元的数据端，使所述第二时钟沿全局时钟树传输到所述触发器单元的采样端；
计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时；
调整所述第二时钟的相移，以使所述第二时钟滞后所述第一时钟，直至所述触发器单元的输出发生跳变，并获取所述第二时钟滞后所述第一时钟的滞后时间；
根据所述第一延时、所述第二延时和所述滞后时间计算时钟区域间延迟时钟。
所述时钟延时测试方法的有益效果在于：在FPGA的两个时钟区域分别例化锁相环单元和触发器单元，利用FPGA内部资源构建锁相环单元和触发器单元，对时钟延时进行测试，降低了搭建复杂测试环境可能带来的系统误差，且简化了测试组网，不需要使用高性能测试仪器，降低了测试成本，简化输入输出条件，使待测参数作为生产管控参数，避免因后续生产工序导致良率下降。
可选地，所述第一时钟和所述第二时钟的频率相同。
可选地，所述第一延时包括第一子延时和第二子延时，所述根据所述第一延时、所述第二延时和所述滞后时间计算时钟区域间延迟时钟，包括：
将所述滞后时间与所述第二延时相加，然后减去所述第一子延时和所述第二子延时，以得到所述时钟区域间延迟时钟。
可选地，所述在FPGA的两个时钟区域分别例化锁相环单元和触发器单元，包括：
在所述时钟区域距离所述全局时钟树最近的位置例化所述触发器单元。
可选地，所述计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时，包括：
通过电子设计自动化软件计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时。
可选地，所述调整所述第二时钟的相移，包括：
以所述锁相环单元的最小相移精度调整所述第二时钟的相移。
可选地，所述时钟延时测试方法还包括：例化一个时钟输入端，通过所述时钟输入端向所述锁相环单元输入参考时钟。
可选地，所述时钟延时测试方法还包括：通过全局时钟树的输入端口向所述锁相环单元输入参考时钟。
本发明还提供了一种时钟延时测试系统，所述时钟延时测试系统包括构建单元、第一计算单元、调整单元和第二计算单元，所述构建单元用于在FPGA的两个时钟区域分别例化锁相环单元和触发器单元，以所述锁相环单元发送第一时钟和第二时钟，使所述第一时钟沿全局时钟树传输并经过互联单元传输到所述触发器单元的数据端，使所述第二时钟沿全局时钟树传输到所述触发器单元的采样端，所述第一计算单元用于计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时，所述调整单元用于调整所述第二时钟的相移，以使所述第二时钟滞后所述第一时钟，直至所述触发器单元的输出发生跳变，并获取所述第二时钟滞后所述第一时钟的滞后时间，所述第二计算单元用于根据所述第一延时、所述第二延时和所述滞后时间计算时钟区域间延迟时钟。
所述时钟延时测试系统的有益效果在于：所述构建单元用于在FPGA的两个时钟区域分别例化锁相环单元和触发器单元，利用FPGA内部资源构建锁相环单元和触发器单元，对时钟延时进行测试，降低了搭建复杂测试环境可能带来的系统误差，且简化了测试组网，不需要使用高性能测试仪器，降低了测试成本，简化输入输出条件，使待测参数作为生产管控参数，避免因后续生产工序导致良率下降。
可选地，所述第一计算单元用于通过电子设计自动化软件计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时，所述第一延时包括第一子延时和第二子延时。
可选地，所述第二计算单元用于将所述滞后时间与所述第二延时相加，然后减去所述第一子延时和所述第二子延时，以得到所述时钟区域间延迟时钟。
可选地，所述调整单元用于以所述锁相环单元的最小相移精度调整所述第二时钟的相移。
附图说明
图1为现有技术中测试时钟区域间延迟时钟的结构示意图；
图2为本发明时钟延时测试方法的流程图；
图3为本发明时钟延时测试系统的结构框图；
图4为本发明测试时钟区域间延迟时钟的结构示意图；
图5为本发明的时序图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合本发明的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
图1为现有技术中测试时钟区域间延迟时钟的结构示意图。参照图1，图中包括第一触发器11、第二触发器12和数据选择器13，所述第一触发器11位于第一时钟区域Sector1，所述第二触发器12位于第二时钟区域Sector2。
参照图1，使用一个时钟源CLKin1从全局时钟输入端口输入，然后依次经第一全局时钟网络101和第二全局时钟网络102从所述第一触发器11输出，所产生的的延时为delay1，通过同轴线由示波器可以测得经所述第一全局时钟网络101的延时为delay1，经所述第二全局时钟网络102的延时为delay2，delay1＝delay1+delay2。
参照图1，时钟源还经所述第三全局时钟网络103、数据选择器13、第四全局时钟网络104从所述第二触发器12输出，所产生的延时为delay2，通过同轴线由示波器可以测得经所述第三全局时钟网络103的延时为delay3，经数据选择器13的延时为delay，经所述第四全局时钟网络104的延时为delay4，delay2＝delay1+delay3+delay+delay4。
所述区域间延时为delay2-delay1＝delay1+delay3+delay+delay4-delay1+delay2＝delay3+delay+delay4+delay2。
针对现有技术存在的问题，本发明的实施例提供了一种时钟延时测试方法。参照图2，所述时钟延时测试方法包括：
S1：在FPGA的两个时钟区域分别例化锁相环单元和触发器单元；
S2：以所述锁相环单元发送第一时钟和第二时钟，使所述第一时钟沿全局时钟树传输并经过互联单元传输到所述触发器单元的数据端，使所述第二时钟沿全局时钟树传输到所述触发器单元的采样端；
S3：计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时；
S4：调整所述第二时钟的相移，以使所述第二时钟滞后所述第一时钟，直至所述触发器单元的输出发生跳变，并获取所述第二时钟滞后所述第一时钟的滞后时间；
S5：根据所述第一延时、所述第二延时和所述滞后时间计算时钟区域间延迟时钟。
一些实施例中，所述第一时钟和所述第二时钟的频率相同，且为低频率。
一些实施例中，所述第一延时包括第一子延时和第二子延时，所述根据所述第一延时、所述第二延时和所述滞后时间计算时钟区域间延迟时钟，包括：将所述滞后时间与所述第二延时相加，然后减去所述第一子延时和所述第二子延时，以得到所述时钟区域间延迟时钟。
一些实施例中，所述在FPGA的两个时钟区域分别例化锁相环单元和触发器单元，包括：在所述时钟区域距离所述全局时钟树最近的位置例化所述触发器单元。
一些实施例中，所述计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时，包括：通过电子设计自动化软件计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时。
一些实施例中，所述调整所述第二时钟的相移，包括：以所述锁相环单元的最小相移精度调整所述第二时钟的相移。
一些实施例中，所述时钟延时测试方法还包括：例化一个时钟输入端，通过所述时钟输入端向所述锁相环单元输入参考时钟。
一些实施例中，所述时钟延时测试方法还包括：通过全局时钟树的输入端口向所述锁相环单元输入参考时钟。
图3为本发明时钟延时测试系统的结构框图。参照图3，所述时钟延时测试系统200包括构建单元201、第一计算单元202、调整单元203和第二计算单元204，所述构建单元201用于在FPGA的两个时钟区域分别例化锁相环单元和触发器单元，以所述锁相环单元发送第一时钟和第二时钟，使所述第一时钟沿全局时钟树传输并经过互联单元传输到所述触发器单元的数据端，使所述第二时钟沿全局时钟树传输到所述触发器单元的采样端，所述第一计算单元202用于计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时，所述调整单元用于调整所述第二时钟的相移，以使所述第二时钟滞后所述第一时钟，直至所述触发器单元的输出发生跳变，并获取所述第二时钟滞后所述第一时钟的滞后时间，所述第二计算单元用于根据所述第一延时、所述第二延时和所述滞后时间计算时钟区域间延迟时钟。
一些实施例中，所述第一计算单元用于通过电子设计自动化软件计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时，所述第一延时包括第一子延时和第二子延时。
一些实施例中，所述第二计算单元用于将所述滞后时间与所述第二延时相加，然后减去所述第一子延时和所述第二子延时，以得到所述时钟区域间延迟时钟。
一些实施例中，所述调整单元用于以所述锁相环单元的最小相移精度调整所述第二时钟的相移。
图4为本发明测试时钟区域间延迟时钟的结构示意图。参照图4，图中包括锁相环单元21、互联单元22和触发器单元23，所述锁相环21位于第一时钟区域Sector1，所述触发器单元23位于第二时钟区域Sector2。
参照图4，从时钟输入端沿第一全局时钟树网络201向所述锁相环单元21输入参考时钟CLKin2，所述锁相环单元21根据所述参考时钟产生第一时钟和第二时钟，使所述第一时钟经第二全局时钟树网络202、所述互联单元22和所述第三全局时钟树网络203输入所述触发器单元23数据端，所产生的延时为delay3，通过电子设计自动化软件(，EDA)计算所述第一全局时钟树网络201的延时为delaya，所述第二全局时钟树网络202的延时为delayb，所述互联单元22的延时为delay，所述第三全局时钟树网络203的延时为delayc，delay3＝delaya+delayb+delay+delayc。
参照图4，所述第二时钟经第四全局时钟树网络204输入所述触发器单元23的时钟端，所产生的延时为delay4，通过电子设计自动化软件计算所述第四全局时钟树网络204的延时为delayd，delay4＝delaya+delayd。
图5为本发明的时序图。图5中pllout1代表所述第一时钟，pllout2代表所述第二时钟，Dout代表所述触发器单元的输出，pllout2_phase代表所述第二时钟相移t2时间后的时钟，Dout_phase表示所述第二时钟相移t2时间后所述触发器单元的输出。
参照图4和图5，所述第一时钟pllout1滞后所述第二时钟pllout2时间t1到达所述触发器单元，所述触发器单元23的输出恒为“0”。
参照图4和图5，调整所述第二时钟pllout2的相移，直至所述触发器单元23的输出发生跳变，即输出“1”，t2＝delay3-delay4＝delaya+delayb+delay+delayc-delaya-delayd＝delayb+delay+delayc+delayd，delay＝t2-delayb-delayc+delayd。
虽然在上文中详细说明了本发明的实施方式，但是对于本领域的技术人员来说显而易见的是，能够对这些实施方式进行各种修改和变化。但是，应理解，这种修改和变化都属于权利要求书中所述的本发明的范围和精神之内。而且，在此说明的本发明可有其它的实施方式，并且可通过多种方式实施或实现。

Claims (12)

1.一种时钟延时测试方法，其特征在于，包括：
在FPGA的两个时钟区域分别例化锁相环单元和触发器单元；
以所述锁相环单元发送第一时钟和第二时钟，使所述第一时钟沿全局时钟树传输并经过互联单元传输到所述触发器单元的数据端，使所述第二时钟沿全局时钟树传输到所述触发器单元的采样端；
计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时；
调整所述第二时钟的相移，以使所述第二时钟滞后所述第一时钟，直至所述触发器单元的输出发生跳变，并获取所述第二时钟滞后所述第一时钟的滞后时间；
根据所述第一延时、所述第二延时和所述滞后时间计算时钟区域间延迟时钟。
2.根据权利要求1所述的时钟延时测试方法，其特征在于，所述第一时钟和所述第二时钟的频率相同。
3.根据权利要求1所述的时钟延时测试方法，其特征在于，所述第一延时包括第一子延时和第二子延时，所述根据所述第一延时、所述第二延时和所述滞后时间计算时钟区域间延迟时钟，包括：
将所述滞后时间与所述第二延时相加，然后减去所述第一子延时和所述第二子延时，以得到所述时钟区域间延迟时钟。
4.根据权利要求1所述的时钟延时测试方法，其特征在于，所述在FPGA的两个时钟区域分别例化锁相环单元和触发器单元，包括：
在所述时钟区域距离所述全局时钟树最近的位置例化所述触发器单元。
5.根据权利要求1所述的时钟延时测试方法，其特征在于，所述计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时，包括：
通过电子设计自动化软件计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时。
6.根据权利要求1所述的时钟延时测试方法，其特征在于，所述调整所述第二时钟的相移，包括：
以所述锁相环单元的最小相移精度调整所述第二时钟的相移。
7.根据权利要求1所述的时钟延时测试方法，其特征在于，还包括：例化一个时钟输入端，通过所述时钟输入端向所述锁相环单元输入参考时钟。
8.根据权利要求1所述的时钟延时测试方法，其特征在于，还包括：通过全局时钟树的输入端口向所述锁相环单元输入参考时钟。
9.一种时钟延时测试系统，其特征在于，用于实现如权利要求1～8任意一项所述的时钟延时测试方法，所述时钟延时测试系统包括构建单元、第一计算单元、调整单元和第二计算单元，所述构建单元用于在FPGA的两个时钟区域分别例化锁相环单元和触发器单元，以所述锁相环单元发送第一时钟和第二时钟，使所述第一时钟沿全局时钟树传输并经过互联单元传输到所述触发器单元的数据端，使所述第二时钟沿全局时钟树传输到所述触发器单元的采样端，所述第一计算单元用于计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时，所述调整单元用于调整所述第二时钟的相移，以使所述第二时钟滞后所述第一时钟，直至所述触发器单元的输出发生跳变，并获取所述第二时钟滞后所述第一时钟的滞后时间，所述第二计算单元用于根据所述第一延时、所述第二延时和所述滞后时间计算时钟区域间延迟时钟。
10.根据权利要求9所述的时钟延时测试系统，其特征在于，所述第一计算单元用于通过电子设计自动化软件计算所述第一时钟在所述全局时钟树传输的第一延时和所述第二时钟在全局时钟树传输的第二延时，所述第一延时包括第一子延时和第二子延时。
11.根据权利要求10所述的时钟延时测试系统，其特征在于，所述第二计算单元用于将所述滞后时间与所述第二延时相加，然后减去所述第一子延时和所述第二子延时，以得到所述时钟区域间延迟时钟。
12.根据权利要求9所述的时钟延时测试系统，其特征在于，所述调整单元用于以所述锁相环单元的最小相移精度调整所述第二时钟的相移。
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Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1385267A1 (en) * 2002-07-22 2004-01-28 Siemens Aktiengesellschaft Generation of clock phases for specific IC interfaces
US6744293B1 (en) * 2002-04-09 2004-06-01 Applied Micro Circuits Corporation Global clock tree de-skew
CN1804847A (zh) * 2004-11-08 2006-07-19 国际商业机器公司 将全局时钟选通电路转成局部时钟选通电路的方法和系统
US7216319B1 (en) * 2004-11-05 2007-05-08 Xilinx, Inc. Regional clock skew measurement technique
WO2013124929A1 (ja) * 2012-02-24 2013-08-29 日本電気株式会社 タイミング調整回路及びラッチタイミング検出回路
CN104579320A (zh) * 2014-12-26 2015-04-29 深圳市国微电子有限公司 时钟延迟方法、装置、延迟锁相环及数字时钟管理单元
CN107528584A (zh) * 2017-07-19 2017-12-29 成都华微电子科技有限公司 复用延迟线的高精度数字延时锁相环
CN108052156A (zh) * 2017-11-27 2018-05-18 中国电子科技集团公司第三十八研究所 一种基于门控技术的处理器时钟树架构及构建方法
US10614261B1 (en) * 2019-02-05 2020-04-07 Cadence Design Systems, Inc. Honoring pin insertion delay during clock tree synthesis
CN112084733A (zh) * 2020-08-14 2020-12-15 深圳天狼芯半导体有限公司 芯片的时钟树布图方法及装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070127615A1 (en) * 2005-12-06 2007-06-07 Applied Materials, Inc. DC technique for eliminating phase ambiguity in clocking signals
US8572418B2 (en) * 2009-03-12 2013-10-29 Qualcomm Incorporated Moving clock gating cell closer to clock source based on enable signal propagation time to clocked storage element

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6744293B1 (en) * 2002-04-09 2004-06-01 Applied Micro Circuits Corporation Global clock tree de-skew
EP1385267A1 (en) * 2002-07-22 2004-01-28 Siemens Aktiengesellschaft Generation of clock phases for specific IC interfaces
US7216319B1 (en) * 2004-11-05 2007-05-08 Xilinx, Inc. Regional clock skew measurement technique
CN1804847A (zh) * 2004-11-08 2006-07-19 国际商业机器公司 将全局时钟选通电路转成局部时钟选通电路的方法和系统
WO2013124929A1 (ja) * 2012-02-24 2013-08-29 日本電気株式会社 タイミング調整回路及びラッチタイミング検出回路
CN104579320A (zh) * 2014-12-26 2015-04-29 深圳市国微电子有限公司 时钟延迟方法、装置、延迟锁相环及数字时钟管理单元
CN107528584A (zh) * 2017-07-19 2017-12-29 成都华微电子科技有限公司 复用延迟线的高精度数字延时锁相环
CN108052156A (zh) * 2017-11-27 2018-05-18 中国电子科技集团公司第三十八研究所 一种基于门控技术的处理器时钟树架构及构建方法
US10614261B1 (en) * 2019-02-05 2020-04-07 Cadence Design Systems, Inc. Honoring pin insertion delay during clock tree synthesis
CN112084733A (zh) * 2020-08-14 2020-12-15 深圳天狼芯半导体有限公司 芯片的时钟树布图方法及装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
一种基于FPGA的时钟相移时间数字转换器;王巍;李捷;董永孟;熊拼搏;周浩;袁军;王冠宇;杨正琳;陈丹;;微电子学(第01期);第58-61页 *

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