JPH04157698A - Ｃｍｏｓスタチックメモリ - Google Patents
ＣｍｏｓスタチックメモリInfo
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- JPH04157698A JPH04157698A JP2282825A JP28282590A JPH04157698A JP H04157698 A JPH04157698 A JP H04157698A JP 2282825 A JP2282825 A JP 2282825A JP 28282590 A JP28282590 A JP 28282590A JP H04157698 A JPH04157698 A JP H04157698A
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- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＣＭＯＳスタチックメモリに関し、特に複数の
メモリセルが連なるビット線もしくは共通の読出し線に
プルアップ用の負荷ＭＯＳトランジスタを有するＣＭＯ
Ｓスタチックメモリに関する。
メモリセルが連なるビット線もしくは共通の読出し線に
プルアップ用の負荷ＭＯＳトランジスタを有するＣＭＯ
Ｓスタチックメモリに関する。
従来、ＣＭＯＳスタチックメモリは微細化技術の進歩に
伴い、ますます大容量になり、歩留向上のための不良解
析技術はますます困難になってきている。一般的に、ス
タチックメモリの場合、ビット線対は非常に厳しいマス
クパターンになっているなめ、製造上におけるビット線
沿いの不良率は非常に高い。例えば、ビット線を構成す
るアルミ配線が他のビット線とショートしたり、電源線
もしくは接地線とショートすると、ビット線沿いの不良
になる。
伴い、ますます大容量になり、歩留向上のための不良解
析技術はますます困難になってきている。一般的に、ス
タチックメモリの場合、ビット線対は非常に厳しいマス
クパターンになっているなめ、製造上におけるビット線
沿いの不良率は非常に高い。例えば、ビット線を構成す
るアルミ配線が他のビット線とショートしたり、電源線
もしくは接地線とショートすると、ビット線沿いの不良
になる。
この製造上のビット線不良率を下げるため不良解析技術
として、各ビット線毎に書込みをしながらＤＣ電源電流
をモニターしていく技術があり、これにより、ビット線
のどこに不具合があるのかをある程度知ることができる
。
として、各ビット線毎に書込みをしながらＤＣ電源電流
をモニターしていく技術があり、これにより、ビット線
のどこに不具合があるのかをある程度知ることができる
。
第５図はかかる従来の一例を示すプリチャージ型のＣＭ
ＯＳスタチックメモリの回路図である。
ＯＳスタチックメモリの回路図である。
第５図に示すように、従来のプリチャージ型のＣＭＯＳ
スタチックメモリはプリチャージ及イコライズ信号ＥＱ
Ａが入力されるＰ型ＭＯＳ）ランジスタＱ９０〜Ｑ９３
１及びＱ 、ＩＪ〜Ｑ １１３ＪからなるＰ型ＭＯ３）
ランジスタ群１４と、Ｐ型ＭＯＳトランジスタＱｐ４＋
＋ Ｑｐｓ＋ 、 Ｑｌ）４Ｊ及びＱＩｌ１５Ｊから
なるビット線Ｄｉ〜Ｄ丁のハイレベル補償用の能力の小
さいＰ型ＭＯＳトランジスタ群１５と、ワード線ＷＬお
よびビット線Ｄｉ〜Ｄ丁に接続されたメモリセル（図示
省略）からなるスタチックメモリセル群９と、Ｙ選択信
号ＹｉもしくはＹｊが入力され且つ図示省略しているＮ
型ＭＯＳトランジスタからなるＹ選択スイッチ群１０と
、Ｙ選択スイッチ群１０のＮ型ＭＯ６）ランジスタに読
出し／書込み線１１を介して接続されメモリセルからの
微少信号を増幅するセンスアンプ３および書込みドライ
バー４とから構成されている。
スタチックメモリはプリチャージ及イコライズ信号ＥＱ
Ａが入力されるＰ型ＭＯＳ）ランジスタＱ９０〜Ｑ９３
１及びＱ 、ＩＪ〜Ｑ １１３ＪからなるＰ型ＭＯ３）
ランジスタ群１４と、Ｐ型ＭＯＳトランジスタＱｐ４＋
＋ Ｑｐｓ＋ 、 Ｑｌ）４Ｊ及びＱＩｌ１５Ｊから
なるビット線Ｄｉ〜Ｄ丁のハイレベル補償用の能力の小
さいＰ型ＭＯＳトランジスタ群１５と、ワード線ＷＬお
よびビット線Ｄｉ〜Ｄ丁に接続されたメモリセル（図示
省略）からなるスタチックメモリセル群９と、Ｙ選択信
号ＹｉもしくはＹｊが入力され且つ図示省略しているＮ
型ＭＯＳトランジスタからなるＹ選択スイッチ群１０と
、Ｙ選択スイッチ群１０のＮ型ＭＯ６）ランジスタに読
出し／書込み線１１を介して接続されメモリセルからの
微少信号を増幅するセンスアンプ３および書込みドライ
バー４とから構成されている。
例えば、ビット線Ｄｉが接地線と抵抗Ｒ１を介してショ
ートした製造上の欠陥は、ビット線毎に書込み時のＤＣ
電源電流を測定すれば、その電流差を検出することによ
り、かかる欠陥モードを判定することが可能になる。
ートした製造上の欠陥は、ビット線毎に書込み時のＤＣ
電源電流を測定すれば、その電流差を検出することによ
り、かかる欠陥モードを判定することが可能になる。
第１表
ここでは、第１表に具体的なビット線Ｄｉに接地線とシ
ョートした欠陥があるときの書込み時のＤＣ電源電流値
を示す。すなわち、Ｙ選択信号Ｙｉが選択され且つ“１
″書込み時のとき、△工だけ増加した電流値が検出され
る。一般的に、センスアンプ３の書込み時電流は流さな
いし且つアドレス入力端子等が接続された入力回路では
、入力端子にＭＯＳレベルを印加してやれば、元の電流
値つまり欠陥部分に電流が流れない時の電流工０は少な
くなり、電流増加分△工を精度良く検出することが可能
になる。
ョートした欠陥があるときの書込み時のＤＣ電源電流値
を示す。すなわち、Ｙ選択信号Ｙｉが選択され且つ“１
″書込み時のとき、△工だけ増加した電流値が検出され
る。一般的に、センスアンプ３の書込み時電流は流さな
いし且つアドレス入力端子等が接続された入力回路では
、入力端子にＭＯＳレベルを印加してやれば、元の電流
値つまり欠陥部分に電流が流れない時の電流工０は少な
くなり、電流増加分△工を精度良く検出することが可能
になる。
第６図は従来の他の例を示すＣＭＯＳスタチックメモリ
の回路図である。
の回路図である。
第６区に示すように、ビット線Ｄｉ〜Ｄ丁もしくは読出
し線を常時プルアップしておくようなＣＭＯＳスタチッ
クメモリでは、その検出精度が非常に悪くなる。
し線を常時プルアップしておくようなＣＭＯＳスタチッ
クメモリでは、その検出精度が非常に悪くなる。
一般的に、前述した第５国に示すメモリ回路は、低消費
電力を狙ったスタチックメモリに採用され、一方第６図
に示すようなビット線もしくは読み出し線を常時プルア
ップする負荷ＭＯＳトランジスタを有するメモリ回路は
、高速アクセスを狙ったスタチックメモリに採用される
傾向にある。
電力を狙ったスタチックメモリに採用され、一方第６図
に示すようなビット線もしくは読み出し線を常時プルア
ップする負荷ＭＯＳトランジスタを有するメモリ回路は
、高速アクセスを狙ったスタチックメモリに採用される
傾向にある。
第６図において、Ｐ型ＭＯＳ）ランジスタＱ ｐ ＋＋
＋ Ｑ１１２１ ＋ Ｑ９１Ｊ及びＱ、２」はビット
線を常時プルアップするプルアップトランジスタ群７Ａ
を楕成し、またＰ型ＭＯＳトランジスタＱ２３１及びＱ
Ｇ１３ Ｊはビット線をイコライズするイコライズト
ランジスタ群８を楕成し、あとは第５図に示す回路構成
と同じものである。
＋ Ｑ１１２１ ＋ Ｑ９１Ｊ及びＱ、２」はビット
線を常時プルアップするプルアップトランジスタ群７Ａ
を楕成し、またＰ型ＭＯＳトランジスタＱ２３１及びＱ
Ｇ１３ Ｊはビット線をイコライズするイコライズト
ランジスタ群８を楕成し、あとは第５図に示す回路構成
と同じものである。
前述した第５区の回路と同様にビット線Ｄｉが抵抗Ｒ１
を介して接地線にショートした欠陥があったとすると、
第１表に示す通り、書込み時のＤＣ電源電流の増加を検
出してどのような欠陥モードかを知ることは可能である
。しかしながら、常時プルアップしているＰ型ＭＯＳト
ランジスタ群Ｑ９目＋ Ｑ１１２１ ＋ Ｑ９１Ｊ及び
Ｑ２□、から選択されたワード線ＷＬに連なるメモリセ
ル群９へ常時電流が流れ続けるし、またプルアップ用の
負荷ＭＯＳ）ランジスタ群７Ａと書込みドライバー４間
にＤＣ電流が流れるなめ、書込み時の元のＤＣ電源電流
工０は多くなり、欠陥モード検出精度は非常に悪くなる
。特に、ビット線に微少リークがあるような欠陥モード
の場合、その検出はほぼ不可能に近い。
を介して接地線にショートした欠陥があったとすると、
第１表に示す通り、書込み時のＤＣ電源電流の増加を検
出してどのような欠陥モードかを知ることは可能である
。しかしながら、常時プルアップしているＰ型ＭＯＳト
ランジスタ群Ｑ９目＋ Ｑ１１２１ ＋ Ｑ９１Ｊ及び
Ｑ２□、から選択されたワード線ＷＬに連なるメモリセ
ル群９へ常時電流が流れ続けるし、またプルアップ用の
負荷ＭＯＳ）ランジスタ群７Ａと書込みドライバー４間
にＤＣ電流が流れるなめ、書込み時の元のＤＣ電源電流
工０は多くなり、欠陥モード検出精度は非常に悪くなる
。特に、ビット線に微少リークがあるような欠陥モード
の場合、その検出はほぼ不可能に近い。
上述した従来のビット線もしくは共通の読み出し線に常
時オンしているプルア・ンブ用の負荷ＭＯＳトランジス
タを有するＣＭＯＳスタチックメモリは、書込み時のＤ
Ｃ電源電流が多いため、ビット線上の欠陥モードを検出
することが困難になり、特にビット線上の微少リーク欠
陥の検出はほぼ不可能になるという欠点がある。
時オンしているプルア・ンブ用の負荷ＭＯＳトランジス
タを有するＣＭＯＳスタチックメモリは、書込み時のＤ
Ｃ電源電流が多いため、ビット線上の欠陥モードを検出
することが困難になり、特にビット線上の微少リーク欠
陥の検出はほぼ不可能になるという欠点がある。
本発明の目的は、かかるビット線もしくは共通の読み出
し線に接続され且つ通常動作状態のときは常にオン状態
にあるプルアップ用の負荷ＭＯＳトランジスタを強制的
に操作させることにより、製造上発生するビット線の欠
陥モードの解析を容易にするとともに、欠陥の検出精度
を向上させるＣＭＯＳスタチックメモリを提供すること
にある。
し線に接続され且つ通常動作状態のときは常にオン状態
にあるプルアップ用の負荷ＭＯＳトランジスタを強制的
に操作させることにより、製造上発生するビット線の欠
陥モードの解析を容易にするとともに、欠陥の検出精度
を向上させるＣＭＯＳスタチックメモリを提供すること
にある。
本発明のＣＭＯＳスタチックメモリは、複数のメモリセ
ルが連なるビット線もしくは共通の読み出し線にプルア
ップ用の負荷ＭＯＳ）ランジスタを有し、前記負荷ＭＯ
３）−ランジスタのゲートを外部から制御するするよう
に構成される。
ルが連なるビット線もしくは共通の読み出し線にプルア
ップ用の負荷ＭＯＳ）ランジスタを有し、前記負荷ＭＯ
３）−ランジスタのゲートを外部から制御するするよう
に構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一の実施例を示すＣＭＯＳスタチッ
クメモリの回路図である。
クメモリの回路図である。
第１図に示すように、本実施例は、前述した第６図の従
来例と比較し、Ｐ型ＭＯＳトランジスタＱ ｐＨｌ Ｑ
９２１ ＋ Ｑｐｘ」及びＱ ｐ ２ Ｊによりビ・ン
ト線Ｄｉ〜「「をプルアップするプルアップトランジス
タ群７と、プルアップトランジスタ群７のゲートを駆動
するドライバー５と、プルアップトランジスタ群７を構
成するＰ型ＭＯＳトランジスタのゲートを外部から強制
的に制御する制御パット６と、通常動作時にドライバー
５のゲートを接地電位にしておくためのプルダウン用抵
抗Ｒ２とを設けた点が相異し、その他のイコライズトラ
ンジスタ群８．メモリセル群９．Ｙ選択スイッチ群１０
、読出し／書込み線１１およびセンスアンプ３と書込み
ドライバー４については従来例と同じであるのでその説
明を省略する。
来例と比較し、Ｐ型ＭＯＳトランジスタＱ ｐＨｌ Ｑ
９２１ ＋ Ｑｐｘ」及びＱ ｐ ２ Ｊによりビ・ン
ト線Ｄｉ〜「「をプルアップするプルアップトランジス
タ群７と、プルアップトランジスタ群７のゲートを駆動
するドライバー５と、プルアップトランジスタ群７を構
成するＰ型ＭＯＳトランジスタのゲートを外部から強制
的に制御する制御パット６と、通常動作時にドライバー
５のゲートを接地電位にしておくためのプルダウン用抵
抗Ｒ２とを設けた点が相異し、その他のイコライズトラ
ンジスタ群８．メモリセル群９．Ｙ選択スイッチ群１０
、読出し／書込み線１１およびセンスアンプ３と書込み
ドライバー４については従来例と同じであるのでその説
明を省略する。
かかるＣＭＯＳスタチックメモリ回路において、通常動
作をしているとき、制御パット６はプルダウン用抵抗Ｒ
２を介して接地電位になっているので、プルアップ用の
負荷ＭＯＳ）ランジスタＱ９□１〜Ｑ １）２Ｊのゲー
ト電位も接地電位になっている。従って、プルアップ用
のＰ型ＭＯＳトランジスタＱ ｐｔｌ ｊ Ｑｐｚｔ
Ｔ Ｑ９１Ｊ及びＱｌｐ２Ｊは常時オンとなり、ビット
線Ｄｉ〜「丁をプルア・ンプしている。
作をしているとき、制御パット６はプルダウン用抵抗Ｒ
２を介して接地電位になっているので、プルアップ用の
負荷ＭＯＳ）ランジスタＱ９□１〜Ｑ １）２Ｊのゲー
ト電位も接地電位になっている。従って、プルアップ用
のＰ型ＭＯＳトランジスタＱ ｐｔｌ ｊ Ｑｐｚｔ
Ｔ Ｑ９１Ｊ及びＱｌｐ２Ｊは常時オンとなり、ビット
線Ｄｉ〜「丁をプルア・ンプしている。
一方、製造上の欠陥があってビット線Ｄｉがリーク源抵
抗Ｒ１で接地線とショートしていたとき、前述の第１表
にも示したように、書込み時のＤＣ電源電流は、Ｙ選択
信号Ｙｉを選択し且つ“１“書込みのとき、△工だけ増
加した電流値が検出される。このとき、制御パット６を
外部から強制的にハイレベルにすれば、プルアップトラ
ンジスタ群７を構成するＰ型ＭＯＳ）ランジスタＱ ｐ
ＨＩ Ｑ、ｚｔ ｒ ＱｐｘＪ及びＱＰ２Ｊはいずれも
ディスエーブルになる。従って、ビット線の欠陥リーク
電流の増加分△■の検出精度は向上し、ビット線の微少
リーク電流さえも検出可能になる。勿論、通常の書込み
時及び読み出し時には、制御パット６を外部から制御す
ることはなく、あくまで不良解析時にのみ制御パット６
を利用するので、通常動作には全く影響はない。
抗Ｒ１で接地線とショートしていたとき、前述の第１表
にも示したように、書込み時のＤＣ電源電流は、Ｙ選択
信号Ｙｉを選択し且つ“１“書込みのとき、△工だけ増
加した電流値が検出される。このとき、制御パット６を
外部から強制的にハイレベルにすれば、プルアップトラ
ンジスタ群７を構成するＰ型ＭＯＳ）ランジスタＱ ｐ
ＨＩ Ｑ、ｚｔ ｒ ＱｐｘＪ及びＱＰ２Ｊはいずれも
ディスエーブルになる。従って、ビット線の欠陥リーク
電流の増加分△■の検出精度は向上し、ビット線の微少
リーク電流さえも検出可能になる。勿論、通常の書込み
時及び読み出し時には、制御パット６を外部から制御す
ることはなく、あくまで不良解析時にのみ制御パット６
を利用するので、通常動作には全く影響はない。
第２図は本発明の第二の実施例を説明するためのＣＭＯ
Ｓスタチックメモリのプルアップ制御回路図である。
Ｓスタチックメモリのプルアップ制御回路図である。
第２図に示すように、本実施例は前述した第一の実施例
の回路のうち、メモリセ１，２と、センスアンプ３と、
書込みドライバー４と、プルアップトランジスタ群７乃
至Ｙ選択スイッチ群１０と、読出し／書込み線１１とは
同一の構成を有し、異なる点はビット線のプルアップ用
のＰ型ＭＯ８）ランジスタＱｐ＋＋ ＋ Ｑｐｚｔ 、
Ｑｌ＋ＩＪ及びＱ １）２Ｊのゲート電位を固定記憶
素子であるヒユーズＦｕｓｅとＮ型ＭＯ３）ランジスタ
Ｑ、およびインバータ回路工ＮＶＩとを含むプルアップ
制御回路１２で制御することにある。
の回路のうち、メモリセ１，２と、センスアンプ３と、
書込みドライバー４と、プルアップトランジスタ群７乃
至Ｙ選択スイッチ群１０と、読出し／書込み線１１とは
同一の構成を有し、異なる点はビット線のプルアップ用
のＰ型ＭＯ８）ランジスタＱｐ＋＋ ＋ Ｑｐｚｔ 、
Ｑｌ＋ＩＪ及びＱ １）２Ｊのゲート電位を固定記憶
素子であるヒユーズＦｕｓｅとＮ型ＭＯ３）ランジスタ
Ｑ、およびインバータ回路工ＮＶＩとを含むプルアップ
制御回路１２で制御することにある。
通常動作のときは、ヒユーズＦｕｓｅを切断しないため
プルアップ用のＰ型ＭＯ３）ランジスタ群７はイネーブ
ルのままでビット線ＤｉｚＤ丁を常時プルアップしてい
る。一方、欠陥をもつビット線ＤｉｚＤ丁の不良解析時
にはヒユーズＦｕｓｅを切断することにより、プルアッ
プ制御回路１２の出力がハイレベルになるため、プルア
ップ用のＰ型ＭＯＳトランジスタ群７は全てディスエー
ブルになり、欠陥ビット線のリーク電流を高精度で検出
することができる。勿論、−旦ヒユーズＦｕｓｅを切断
してしまえば、修正不可能になり、プルアップ用のＰ型
ＭＯＳトランジスタ群７はディスエーブルになったまま
で通常動作はできなくなることは言うまでもない。
プルアップ用のＰ型ＭＯ３）ランジスタ群７はイネーブ
ルのままでビット線ＤｉｚＤ丁を常時プルアップしてい
る。一方、欠陥をもつビット線ＤｉｚＤ丁の不良解析時
にはヒユーズＦｕｓｅを切断することにより、プルアッ
プ制御回路１２の出力がハイレベルになるため、プルア
ップ用のＰ型ＭＯＳトランジスタ群７は全てディスエー
ブルになり、欠陥ビット線のリーク電流を高精度で検出
することができる。勿論、−旦ヒユーズＦｕｓｅを切断
してしまえば、修正不可能になり、プルアップ用のＰ型
ＭＯＳトランジスタ群７はディスエーブルになったまま
で通常動作はできなくなることは言うまでもない。
第３図は本発明の第三の実施例を示すＣＭＯＳスタチッ
クメモリの回路図である。
クメモリの回路図である。
第３図に示すように、本実施例は前述した第一の実施例
（第１図）におけるビットＭ Ｄ ｉ −Ｄ 丁に接続
されたプルアップ用の負荷ＭＯ３）ランジスタ１３をＮ
型ＭＯ８）ランジスタＱＮ３！〜Ｑ Ｎ４Ｊで構成した
ときの例であり、その他は第１図の回路と同様である。
（第１図）におけるビットＭ Ｄ ｉ −Ｄ 丁に接続
されたプルアップ用の負荷ＭＯ３）ランジスタ１３をＮ
型ＭＯ８）ランジスタＱＮ３！〜Ｑ Ｎ４Ｊで構成した
ときの例であり、その他は第１図の回路と同様である。
通常動作時には、制御バット６は抵抗Ｒ２を介してＶＣ
Ｃ電源側にプルアップされており、ビット線Ｄｉ〜ｙ「
のプルアップ用のＮ型ＭＯ３）−ランジスタ群１３を構
成する各トランジスタＱＮ３１ 、 ＱＮ４１ 、 Ｑ
Ｎ３Ｊ及びＱＮ４Ｊはディスエーブルになり、欠陥をも
つビット線のリーク電流を高精度で検出することが可能
になる。
Ｃ電源側にプルアップされており、ビット線Ｄｉ〜ｙ「
のプルアップ用のＮ型ＭＯ３）−ランジスタ群１３を構
成する各トランジスタＱＮ３１ 、 ＱＮ４１ 、 Ｑ
Ｎ３Ｊ及びＱＮ４Ｊはディスエーブルになり、欠陥をも
つビット線のリーク電流を高精度で検出することが可能
になる。
第４図は本発明の第四の実施例を説明するためのＣＭＯ
Ｓスタチックメモリのプルアップ制ＳＯ路図である。
Ｓスタチックメモリのプルアップ制ＳＯ路図である。
第４図に示すように、本実施例は前述した第３図のプル
アップトランジスタ群１３を構成するＮ型ＭＯＳトラン
ジスタＱＮ３１ ｒ ＱＮ４＋およびＱＮＩＪ ＋ Ｑ
Ｎ４Ｊの各ゲートに供給する電圧を制御するプルアップ
制御回路１２のみを示し、その他の回路は第３図と同様
である。このプルアップ制御回路１２は、第３図のバッ
ファ５および抵抗Ｒ２に替るものであり、第２図で説明
したプルアップ制御回路１２にインバータ回＃ＩＮＶ２
を付加した構成である。すなわち、本実施例は、ビット
線Ｄｉ〜酊「に接続されるプルアップ用の付加ＭＯ３）
ランジスタがＮ型ＭＯ８）ランジスタＱＮ３１〜ＱＮ４
Ｊで構成されているなめ、第２図のプルアップ制御回路
１２の出力にインバータ回路ＩＮＶ２を挿入しただけで
ある。
アップトランジスタ群１３を構成するＮ型ＭＯＳトラン
ジスタＱＮ３１ ｒ ＱＮ４＋およびＱＮＩＪ ＋ Ｑ
Ｎ４Ｊの各ゲートに供給する電圧を制御するプルアップ
制御回路１２のみを示し、その他の回路は第３図と同様
である。このプルアップ制御回路１２は、第３図のバッ
ファ５および抵抗Ｒ２に替るものであり、第２図で説明
したプルアップ制御回路１２にインバータ回＃ＩＮＶ２
を付加した構成である。すなわち、本実施例は、ビット
線Ｄｉ〜酊「に接続されるプルアップ用の付加ＭＯ３）
ランジスタがＮ型ＭＯ８）ランジスタＱＮ３１〜ＱＮ４
Ｊで構成されているなめ、第２図のプルアップ制御回路
１２の出力にインバータ回路ＩＮＶ２を挿入しただけで
ある。
本実施例も前述した第２図の実施例と同様に、ヒユーズ
Ｆｕｓｅを切断することにより、プルアップ用のＮ型Ｍ
ＯＳトランジスタ群Ｑｌ１１３１１Ｑ１１４１ ＋ Ｑ
Ｎ３Ｊ及びＱｘ４Ｊ１３をディスエーブルにし、ビット
線の欠陥リーク電流を高精度に検出することができる。
Ｆｕｓｅを切断することにより、プルアップ用のＮ型Ｍ
ＯＳトランジスタ群Ｑｌ１１３１１Ｑ１１４１ ＋ Ｑ
Ｎ３Ｊ及びＱｘ４Ｊ１３をディスエーブルにし、ビット
線の欠陥リーク電流を高精度に検出することができる。
以上、四つの実施例について説明したが、従来のＣＭＯ
Ｓスタチックメモリがビット線もしくは読出し線に接続
されるプルアップ用の負荷ＭＯＳトランジスタのゲート
電位を固定電位としていたのに対し、これらの実施例は
プルアップ用の負荷ＭＯ３）ランジスタのゲート電位を
外部から制御可能にするかもしくは負荷ＭＯＳトランジ
スタのゲート電位を固定記憶素子を含む制御回路により
制御可能にしている。
Ｓスタチックメモリがビット線もしくは読出し線に接続
されるプルアップ用の負荷ＭＯＳトランジスタのゲート
電位を固定電位としていたのに対し、これらの実施例は
プルアップ用の負荷ＭＯ３）ランジスタのゲート電位を
外部から制御可能にするかもしくは負荷ＭＯＳトランジ
スタのゲート電位を固定記憶素子を含む制御回路により
制御可能にしている。
以上説明したように、本発明のＣＭＯＳスタチックメモ
リは、ビット線もしくは共通の読み出し線に接続される
プルアップ用の負荷ＭＯＳ）ランジスタを外部から強制
的にディスエーブルにする手段を設けることにより、製
造上で発生するビット線の欠陥モードの解析、すなわち
ビット線の欠陥リーク電流を容易に且つ高精度に検出で
きるという効果がある。
リは、ビット線もしくは共通の読み出し線に接続される
プルアップ用の負荷ＭＯＳ）ランジスタを外部から強制
的にディスエーブルにする手段を設けることにより、製
造上で発生するビット線の欠陥モードの解析、すなわち
ビット線の欠陥リーク電流を容易に且つ高精度に検出で
きるという効果がある。
第１図は本発明の第一の実施例を示すＣＭＯＳスタチッ
クメモリの回路図、第２図は本発明の第二の実施例を説
明するためのＣＭＯＳスタチックメモリのプルアップ制
御回路図、第３図は本発明の第三の実施例を示すＣＭＯ
Ｓスタチックメモリの回路図、第４図は本発明の第四の
実施例を説明するためのＣＭＯＳスタチックメモリのプ
ルアップ制御回路図、第５図および第６図はそれぞれ従
来の一例を示すＣＭＯＳスタチックメモリの回路図であ
る。 １．２・・・メモリセル、３・・・センスアンプ、４・
・・書込みドライバー、５・・・ドライバー、６・・・
制御バット、７，１３・・・プルアップトランジスタ群
、８・・・イコライズトランジスタ群、９・・・メモリ
セル群、１０・・・Ｙ選択スイッチ群、１１・・・読出
し／書込み線、１２・・・プルアップ制御回路、Ｑ９□
１〜Ｑｐｓ＋ 、 ＱＰＩＪ〜ＱＰ３Ｊ・・・Ｐ型ＭＯ
Ｓトランジスタ、ＱＮ目〜ＱＮ４＋ ｒ ＱＮＩＪ〜Ｑ
Ｎ４Ｊ ＋ ＱＮ・・・Ｎ型ＭＯＳトランジスタ、Ｆｕ
ｓｅ・・・ヒユーズ、ＩＮＶＩ、ＩＮＶ２・・・インバ
ータ回路、Ｒ１・・・リーク源抵抗、Ｒ２・・・プルダ
ウン抵抗、ＥＱ・・・イコライズ信号、ＷＬ・・・ワー
ド線、Ｄｉ、Ｄｉ、Ｄｊ。
クメモリの回路図、第２図は本発明の第二の実施例を説
明するためのＣＭＯＳスタチックメモリのプルアップ制
御回路図、第３図は本発明の第三の実施例を示すＣＭＯ
Ｓスタチックメモリの回路図、第４図は本発明の第四の
実施例を説明するためのＣＭＯＳスタチックメモリのプ
ルアップ制御回路図、第５図および第６図はそれぞれ従
来の一例を示すＣＭＯＳスタチックメモリの回路図であ
る。 １．２・・・メモリセル、３・・・センスアンプ、４・
・・書込みドライバー、５・・・ドライバー、６・・・
制御バット、７，１３・・・プルアップトランジスタ群
、８・・・イコライズトランジスタ群、９・・・メモリ
セル群、１０・・・Ｙ選択スイッチ群、１１・・・読出
し／書込み線、１２・・・プルアップ制御回路、Ｑ９□
１〜Ｑｐｓ＋ 、 ＱＰＩＪ〜ＱＰ３Ｊ・・・Ｐ型ＭＯ
Ｓトランジスタ、ＱＮ目〜ＱＮ４＋ ｒ ＱＮＩＪ〜Ｑ
Ｎ４Ｊ ＋ ＱＮ・・・Ｎ型ＭＯＳトランジスタ、Ｆｕ
ｓｅ・・・ヒユーズ、ＩＮＶＩ、ＩＮＶ２・・・インバ
ータ回路、Ｒ１・・・リーク源抵抗、Ｒ２・・・プルダ
ウン抵抗、ＥＱ・・・イコライズ信号、ＷＬ・・・ワー
ド線、Ｄｉ、Ｄｉ、Ｄｊ。
Claims (1)
- 【特許請求の範囲】 １、複数のメモリセルが連なるビット線もしくは共通の
読み出し線にプルアップ用の負荷ＭＯＳトランジスタを
有し、前記負荷ＭＯＳトランジスタのゲートを外部から
制御することを特徴とするＣＭＯＳスタチックメモリ。 ２、前記ＣＭＯＳスタチックメモリを構成する前記負荷
ＭＯＳトランジスタのゲートを固定記憶素子を含む制御
回路により制御することを特徴とする請求項１記載のＣ
ＭＯＳスタチックメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282825A JP2663702B2 (ja) | 1990-10-19 | 1990-10-19 | Ｃｍｏｓスタチックメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2282825A JP2663702B2 (ja) | 1990-10-19 | 1990-10-19 | Ｃｍｏｓスタチックメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04157698A true JPH04157698A (ja) | 1992-05-29 |
| JP2663702B2 JP2663702B2 (ja) | 1997-10-15 |
Family
ID=17657572
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2282825A Expired - Lifetime JP2663702B2 (ja) | 1990-10-19 | 1990-10-19 | Ｃｍｏｓスタチックメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2663702B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229690A (ja) * | 1987-03-18 | 1988-09-26 | Nec Ic Microcomput Syst Ltd | メモリ周辺回路 |
| JPS6419585A (en) * | 1987-07-13 | 1989-01-23 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPH01192098A (ja) * | 1988-01-27 | 1989-08-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02158997A (ja) * | 1988-12-09 | 1990-06-19 | Matsushita Electric Ind Co Ltd | 記憶装置 |
-
1990
- 1990-10-19 JP JP2282825A patent/JP2663702B2/ja not_active Expired - Lifetime
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229690A (ja) * | 1987-03-18 | 1988-09-26 | Nec Ic Microcomput Syst Ltd | メモリ周辺回路 |
| JPS6419585A (en) * | 1987-07-13 | 1989-01-23 | Mitsubishi Electric Corp | Semiconductor memory device |
| JPH01192098A (ja) * | 1988-01-27 | 1989-08-02 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPH02158997A (ja) * | 1988-12-09 | 1990-06-19 | Matsushita Electric Ind Co Ltd | 記憶装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2663702B2 (ja) | 1997-10-15 |
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