KR100779305B1 - 전자 부품, 전자 부품의 동작 방법 - Google Patents

전자 부품, 전자 부품의 동작 방법 Download PDF

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KR100779305B1
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Abstract

전자 부품은 복수의 메모리 셀(12)과 결합하는 제 1 비트 라인(14) 및 제 2 비트 라인(16)과 프리차징(precharging) 전위를 공급하는 라인(56)과, 라인(56)과 접속하는 저항 부품(36)과, 저항 부품(36)과 제 1 비트 라인(14)이 접속하도록 저항 부품(36)과 제 1 비트 라인(14) 사이에 결합되는 제 1 스위치(32)와, 제 2 비트 라인(16)과 저항 부품(36)이 접속하도록 저항 부품(36)과 제 2 비트 라인(16) 사이에 결합되는 제 2 스위치(34)를 포함한다. 사전 결정된 제 1 저항값 또는 사전 결정된 제 1 저항값보다 높은 사전 결정된 제 2 저항값을 취하도록 저항 부품(36)의 전기적 저항을 제어할 수 있다.

Description

전자 부품, 전자 부품의 동작 방법{ELECTRONIC COMPONENT WITH IMPROVED PRECHARGING}
도 1은 부품의 개략적인 회로도를 도시한다.
도 2는 전자 부품의 동작 방법에 대한 개략적인 흐름도이다.
도면의 주요 부분에 대한 부호의 설명
10 : 부품 12 : 메모리 셀
14 : 비트 라인 16 : 비트 라인
18 : 워드 라인 20 : 판독 증폭기
22 : 라인 어드레스 디코더 24 : 제어기
26 : 제어, 어드레스 및 데이터 라인 30 : 단락 스위치
32 : 제 1 프리차징 스위치 34 : 제 2 프리차징 스위치
36 : 제어가능한 저항 부품 40 : 전압원
42 : 프리차징 제어기 44 : 제 1 전압원 소자
46 : 제 2 전압원 소자 48 : 제 1 스위치
50 : 제 2 스위치 52 : 전압원 출력
54 : 인버터 56 : 라인
60 : 제 1 단계 62 : 제 2 단계
65 : 제 3 단계 66 : 제 4 단계
68 : 제 5 단계
본 발명은 전자 부품 및 프리차징(precharging) 프로세스를 개선하고 부품의 전력 소비를 감소시키는 전자 부품의 동작 방법에 관한 것이다.
정적 또는 동적 랜덤 액세스 메모리 부품(SRAM 및 DRAM ; SRAM(Static Random Access Memory); DRAM(Dynamic Random Access Memory))과 다른 메모리 모듈에서, 메모리 셀은 비트 라인과 워드 라인간의 교차지점에 배치된다. 워드 라인과 연관된 각 메모리 셀은 자신이 워드 라인의 활성화 또는 워드 라인으로 적합한 신호의 가해짐에 의해서 정렬되는 비트 라인과 접속한다.
다음 설명은 동적 메모리 부품을 예로 든다. 전형적으로, 각 경우에 2개의 비트 라인은 하나의 판독 증폭기 또는 감지 증폭기와 접속한다. 판독 증폭기는 차동 동작하여 접속된 2개의 비트 라인 상의 전위를 비교한다. 워드 라인의 활성화는 2개의 비트 라인 중 하나(활성 비트 라인)가 메모리 셀에 접속되는 결과를 초래한다. 동일한 판독 증폭기에 접속되는 다른 비트 라인은 어떠한 메모리 셀도 일반적으로 접속되지 않는 기준 비트 라인으로서 사용된다.
워드 라인이 활성화되기 전에, 모든 비트 라인은 프리차징 또는 프리-차지 프로세스에서 고전위(Vblh)와 저전위(Vbll) 사이에 존재하는 중전위(Vbleq)로 설정된다.
워드 라인이 활성화된 후, 워드 라인간의 교차점과 관련된 메모리 셀과 활성 비트 라인의 접속은 메모리 셀에 저장된 전하에 의해 발생하는 작은 전위차를 야기한다. 이 작은 전위차는 판독 증폭기에 의해 증폭된다. 이러한 경우에, 메모리 셀에 저장된 정보 또는 전하에 따라서 두 비트 라인 중 하나는 고전위(Vblh)를 취하고 다른 하나는 저전위(Vbll)를 취한다. 이와 동시에, 이는 메모리 셀에 저장된 전하가 리프레시(refresh)되는 결과를 초래한다.
메모리 셀이 워드 라인의 비활성화에 의해 활성 비트 라인과 다시 단절될 경우, 두 비트 라인은 다시 프리차지되고 중전위(Vbleq)로 설정된다. 이러한 경우에, 판독 증폭기와 접속한 두 비트 라인은 스위치에 의해 서로 단락된다. 만일 두 비트 라인의 정전 용량이 거의 동일하면, 고전위(Vblh)와 저전위(Vbll) 사이에서 대략 중간인 전위를 야기하는데, 이는 중전위(Vbleq)에 해당하는 것이다. 또한, 작은 불균형을 보상하기 위해, 두 비트 라인은 이 목적을 위해 제공되는 스위치를 통하여 중전위(Vbleq)를 공급하는 Vbleq 네트워크에 뒤이어 또는 동시에 접속한다.
각 칩 내에서 통계적으로 평균 한번 이상 발생하는 빈번한 결함은 워드 라인과 비트 라인 간 교차점에서의 단락이다. DRAM의 경우에, 이 단락은 메모리 셀의 선택 트랜지스터에서 특히 자주 발생한다. 연관된 워드 라인은 여분의 워드 라인으로 대체된다. 연관된 비트 라인도 역시 여분의 비트 라인으로 대체된다. 그러 나, 통상적으로, 프리차징 동안 Vbleq 네트워크에 비트 라인을 접속하기 위해 스위치의 개별 구동은 발생하지 않는다. 비트 라인의 프리차징 동안, 워드 라인과 단락된 하나의 비트 라인도 Vbleq 네트워크와 접속한다. 워드 라인은 중전위(Vbleq) 이외의 다른 전위에 존재하므로, 워드 라인과 비트 라인의 단락은 더 이상 중전위(Vbleq)를 정확하게 공급할 수 없는 Vbleq 네트워크를 로드한다.
Vbleq 네트워크상의 부하 및 그 전위와 중전위(Vbleq) 사이에서 발생하는 불일치를 최소화하기 위해, Vbleq 네트워크에 비트 라인을 접속하는 스위치는 가능한 높은 임피던스를 갖도록 설계된다. 비트 라인 상의 전위와 중전위(Vbleq)를 가능한 빠르고 정확하게 정합시키기 위해, Vbleq 네트워크에 비트 라인을 접속하는 스위치는 가능한 낮은 임피던스를 갖도록 설계되어야 한다. 그러므로, 두 요구조건 사이에서 절충이 이루어져야 한다. 이러한 경우에, 중전위(Vbleq) 생성을 위한 전압원의 전력 소비는 전압원에 의해 공급되고 Vbleq 네트워크를 통해 차단되는 전류에 의존한다는 사실을 고려할 필요가 있다. 그러므로, Vbleq 네트워크에 접속된 비트 라인의 임피던스가 낮을수록, 중전위(Vbleq) 공급에 대한 전력 소비는 증가한다.
본 발명의 목적은 전자 부품 및 평균 전력 소비가 낮으면서 비트 라인을 중전위로 빠르고 뛰어나게 프리차징하는 전자 부품의 동작 방법을 제공하는 것이다.
이 목적은 청구항 제 1 항에 기재된 전자 부품 및 청구항 제 9 항에 기재된 방법에 의해 달성된다.
본 발명의 바람직한 개선점은 종속항에 정의된다.
본 발명은 프리차징하는 비트 라인이 제어가능한 저항 부품을 통하여 중전위(Vbleq)에 접속된다는 개념에 바탕을 두고 있다. 이 제어가능한 저항 부품은 전계 효과 트랜지스터나 기타 트랜지스터인 것이 바람직하다.
고려중인 비트 라인이 배치된 전자 부품 또는 전자 부품의 일부가 대기 상태에 있을 때, 이들 비트 라인은 높은 전기적 저항을 통해 중전위(Vbleq)에 접속된다. 대기 상태에서, 비트 라인과 관련된 메모리 셀에 대한 어떠한 기록 또는 판독도 발생하지 않는다. 그러므로, 중전위(Vbleq)와 비트 라인 상의 전위 간의 다소 큰 불일치를 허용할 수 있다. 하이(high) 임피던스 접속은 워드 라인과 비트 라인 간의 단락 회로의 경우에도, 중전위(Vbleq)를 생성하는 전압원과 Vbleq 네트워크가 저전류로만 로딩된다는 것을 보장한다.
고려중인 비트 라인이 배치된 전자 부품 또는 전자 부품의 일부가 활성 상태에 있을 때, 이들 비트 라인은 낮은 전기적 저항을 통해 중전위(Vbleq)에 접속된다. 활성 상태에서, 비트 라인과 관련된 메모리 셀에 대한 판독 또는 기록 액세스는 언제든지 발생할 수 있다. 비트 라인과 중전위(Vbleq)의 로우(low) 임피던스 접속은 중전위(Vbleq)와 비트 라인 상의 전위 간에 최소 불일치가 존재함을 보장한다.
그러므로 본 발명은 비트 라인의 프리차징에 대한 전력 소비와 부품의 각 동작 모드 및 그것과 관련된 요구조건을 일치시킨다. 본 발명이 활성 모드에서는 비 트 라인 상의 전위와 중전위(Vbleq) 사이에 작은 불일치만 존재함을 보장하는 한편, 대기 모드에서는 중전위(Vbleq)를 생성하기 위한 전력 소비가 낮음을 보장한다.
통상적인 전압원의 전력 소비는 전압원으로부터의 전류 흐름에 의존한다. 전력 소비의 추가 감소는 활성 모드에서보다 대기 모드에서 더 약한 중전위(Vbleq) 생성용 전압원을 사용함으로써 본 발명에 따라 달성될 수 있다.
본 발명의 바람직한 실시예는 첨부된 도면을 참조하여 이하의 기술로 보다 상세하게 설명될 것이다.
도 1은 전자 부품(10)의 개략적인 회로도를 도시한다. 예컨대, 이 부품(10)은 구체적으로 DRAM 또는 SRAM과 같은 메모리 부품이다. 또는, 전자 부품(10)은 예컨대 캐시(cache) 메모리를 갖는 프로세서처럼, 복수의 메모리 셀을 갖는 임의의 바람직한 부품이다.
부품(10)은 도 1에서 개략적으로 원으로 표현된 복수의 메모리 셀(12)을 갖는다. 각 메모리 셀(12)은 비트 라인(14,16)과 워드 라인(18)의 교차점에 배치된다. DRAM의 경우에, 각 메모리 셀(12)은 선택 트랜지스터와 축전 캐패시터를 갖는다. 선택 트랜지스터는 각 워드 라인(18)에 의해 제어되는 각 비트 라인(14,16)에 축전 캐패시터를 연결한다.
각 경우에, 한 쌍의 비트 라인(14,16)은 메모리 셀(12)에 정보를 기록하고 이들로부터 정보를 판독할 수 있는 수단에 의하여 하나의 차동 판독 증폭기(감지 증폭기)에 접속된다. 도 1은 단일 판독 증폭기(20)와 2개의 비트 라인(14,16)을 도시한다. 그러나, 부품(10)은 원하는 수량의 판독 증폭기(20)와 비트 라인(14,16)을 가질 수 있다.
워드 라인(18)은 수신된 라인 어드레스에 대한 함수로, 라인 어드레스에 의해 식별되는 워드 라인을 활성화시키는 라인 디코더(20)와 접속한다. 제어기(24)는 제어, 어드레스 및 데이터 라인(26)을 통해 부품(10) 외부 회로와 접속하여, 데이터 라인(26)으로부터 제어, 어드레스 및 데이터 신호를 수신하고 데이터 라인(26)으로 이들 신호를 송신한다. 또한, 본 예의 제어기(24)는 칼럼 어드레스에 의해 식별되는 판독 증폭기(20)를 선택하는 칼럼(column) 어드레스 디코더를 갖는다.
단락 스위치(30)는 비트 라인(14,16) 사이에서 접속된다. 제 1 프리차징 스위치(32)와 제 2 프리차징 스위치(34)는 한편에는 제 1 비트 라인(14) 또는 제 2 비트 라인(16)과 다른 한편에는 제어가능한 저항 부품(36) 사이에 접속된다. 제어가능한 저항 부품(36)은 중전위(Vbleq) 생성을 위한 전압원(40)과 프리차징 스위치(32,34) 사이에 접속된다. 단락 스위치(30), 프리차징 스위치(32,34) 및 제어가능한 저항 부품(36)은 전계 효과 트랜지스터인 것이 바람직하다. 또는, 단락 스위치(30) 및/또는 프리차징 스위치(32,34)는 바이폴라(bipolar) 트랜지스터 또는 다른 반도체 스위치이다. 또한, 제어가능한 저항 부품(36)도 바이폴라 트랜지스터 또는 제어가능한 전기적 저항을 갖는 기타 바람직한 부품이 될 수 있다.
프리차징 제어기(42)는 단락 스위치(30), 프리차징 스위치(32,34) 및 제어가능한 저항 부품(36)과 작동가능하게 결합하여 이들을 제어한다.
제어기(24)가 제어, 어드레스 및 데이터 라인(26)을 통해 기록 프로세스를 식별하는 제어 신호, 메모리 셀의 어드레스를 나타내는 어드레스 신호 및 어드레스 신호에 의해 식별된 메모리 셀에 기록될 데이터 아이템을 수신할 때, 라인 어드레스 디코더(22)는 식별된 메모리 셀(12)과 관련된 워드 라인(18)을 활성화한다. 이와 동시에, 제어기(24)는 메모리 셀(12)과 관련된 판독 증폭기(20)를 선택하고, 판독 증폭기(20)는 활성화된 워드 라인(18)에 의해 비트 라인(14,16) 중 하나를 통하여 판독 증폭기(20)에 접속된 메모리 셀에 데이터 아이템을 기록한다.
제어기(24)가 판독 프로세스를 나타내는 제어 신호 및 데이터 아이템이 판독될 메모리 셀(12)을 나타내는 어드레스 신호를 수신할 때, 라인 어드레스 디코더(22)는 식별된 메모리 셀(12)과 관련된 워드 라인(18)을 활성화한다. 판독 증폭기(20)는 활성화된 워드 라인(18)에 의해 비트 라인(14,16) 중 하나를 통하여 선택된 판독 증폭기(20)와 접속하는 메모리 셀에 저장된 데이터 아이템을 판독한다. 이 데이터 아이템은 제어기(24)와 제어, 어드레스 및 데이터 라인(26)를 통해 부품(10)에 접속된 회로에 전달된다.
판독 증폭기(20)에 의해 처리되는 각 기록 및 판독 프로세스에 있어서, 기록되거나 판독될 데이터 아이템의 기능으로써, 판독 증폭기(20)에 접속되는 비트 라인(14,16) 중 하나는 고전위(Vblh)를 취하고, 판독 증폭기(20)에 접속되는 두 비트 라인(14,16) 중 다른 하나는 저전위(Vbll)를 취한다. 판독 또는 기록 프로세스와 워드 라인(18)의 선택 해제가 완료된 후, 두 비트 라인(14,16)은 두 비트 라인(14,16) 중 하나와 접속하는 메모리 셀로의 다음 액세스에 대비하여 중전위(Vbleq)로 설정된다. 중전위(Vbleq)는 고전위(Vblh)와 저전위(Vbll) 사이에 존재하며, 고전위(Vblh)와 중전위(Vbleq) 간의 전위차는 중전위(Vbleq)와 저전위(Vbll) 간의 전위차와 동일하다.
이 목적을 위해, 프리차징 제어기(42)에 의해 제어되는 단락 스위치(30)는 비트 라인(14,16)을 단락시키기 위해 우선 닫힌다. 이 단락 회로의 결과로서, 비트 라인(14,16)은 동일한 전위에 존재하지만, 이 전위는 예컨대 상이한 정전 용량을 갖는 비트 라인(14,16) 때문에 중전위(Vbleq)와 동일하지 않을 수 있다. 이 차이를 감소시키고 두 비트 라인(14,16)에 가능한 정확하게 중전위(Vbleq)를 인가하기 위해, 프리차징 제어기(42)에 의해 제어되는 두 프리차징 스위치(32,34)는 단락 스위치(30)의 폐쇄와 동시에 또는 직후에 닫힌다. 그러므로 비트 라인(14,16)은 제어가능한 저항 부품(36)을 통해 전압원(40)과 접속하며 중전위(Vbleq)를 취한다. 단락 스위치(30)와 프리차징 스위치(32,34)는 적어도 기록 액세스 또는 판독 액세스의 개시에서 메모리 셀이 워드 라인의 활성화에 의해 비트 라인(14,16) 중 하나와 접속하기 전에 즉시 개방된다.
제어기(24)는 제어, 어드레스 및 데이터 라인(26)을 통해 부품(10)의 동작 모드를 제어하는 신호를 수신한다. 또는, 제어기(24) 그 자신이 수신된 제어, 어드레스 및 데이터 신호를 기초로 하여 부품(10)의 동작 모드를 제어한다. 바람직한 변형예에 따르면, 제어기(24)는 각 판독 증폭기 또는 판독 증폭기 그룹과 이들 과 접속하는 비트 라인(14,16) 혹은 큰 메모리 영역에 대한 동작 모드를 제어한다.
대기 모드에서는 메모리 셀(12)에 대한 어떠한 액세스도 일어나지 않는다. 메모리 셀(12)에 대한 액세스 전에, 상응하는 판독 증폭기(20) 및 비트 라인(14,16) 및/또는 상응하는 메모리 영역은 활성 모드로 설정되어야 한다. 활성 모드에서는, 메모리 셀(12)에 대한 기록 액세스 또는 판독 액세스가 언제든지 가능하다.
활성 모드에서, 프리차징 제어기(42)는 저항값이 낮은 제 1 저항값을 갖도록 제어가능한 저항 부품(36)을 제어한다. 이에 기인하는 전원(40)에 대한 임의의 전력 소비 증가는 활성 모드에서 비트 라인(14,16)과 중전위(Vbleq) 간의 최소 전위 차이 및 판독 증폭기(20)의 최대 감도와 최소 감지 차이를 얻기 위해서도 허용된다.
대기 모드에서, 프리차징 제어기(42)는 저항값이 높은 제 2 저항값을 갖도록 제어가능한 저항 부품(36)을 제어한다. 이에 기인하는 비트 라인(14,16)과 중전위(Vbleq) 간의 다소 큰 불일치는 전압원(40)에 의해 생성될 전류 및 전압원(40)의 전력 소비도 감소시키기 위해 허용된다.
도 1은 전계 효과 트랜지스터와 같은 제어가능한 저항 부품(36)을 도시한다. 활성 모드에서는, 우선, 전계 효과 트랜지스터의 게이트 전극에 임계 전압(Vt) 이상이거나 훨씬 이상인 전압을 인가하는 프리차징 제어기(42)에 의해 낮은 저항값이 생성된다. 대기 모드에서, 프리차징 제어기(42)는 전계 효과 트랜지스터의 게이트 전극에 낮은 전압을 인가하되, 이 낮은 전압은 임계 전압(Vt) 이하인 것이 바람직하다.
예로써, 전계 효과 트랜지스터 대신에 바이폴라 트랜지스터 또는 저항을 적어도 2개의 상이한 값으로 제어가능하게 취할 수 있는 기타 바람직한 부품을 사용하는 것도 가능하다. 그러나, 적어도 하나가 바이패스 스위치에 의해 단락되거나 연결될 수 있는 일정한 저항을 각각 갖는 하나 또는 두 개의 직렬 연결된 저항 부품을 포함하는 회로, 또는 적어도 하나의 스위치가 병렬 연결된 저항 부품과 직렬로 배치되는 저항 부품에 의해 형성되는 병렬 회로, 또는 훨씬 복잡한 회로를 이용하는 것도 가능하다. 활성 모드와 대기 모드에서 제어가능한 저항 부품(36)의 저항 또는 저항값은 3배 내지 5배만큼, 그렇지 않으면 더 크거나 더 작은 배수만큼 차이가 나는 것이 바람직하다.
이미 상술한 것처럼, 통상적인 전압원은 전류 흐름에 따라서 전력을 소비한다. 대기 모드에서 제어가능한 저항 부품(36)의 저항이 높다는 것과 전압원(40)으로부터의 전류 흐름이 적다는 것은 대기 모드에서 전압원(40)의 전력 소비가 낮음을 의미한다.
다른 개선은 스위치(48,50)를 통해 전압원의 출력(52)과 접속할 수 있는 두 전압원 소자(44,46)로부터 전압원(40)을 형성함으로써 달성된다. 프리차징 제어기(42)는 활성 모드에서 전력 소비가 높은 강한 제 1 전압원(44) 소자가 전압원(40)의 출력(52)에서 중전위(Vbleq)를 생성하는 한편, 대기 모드에서 약한 제 2 전압원 소자(46)가 전압원(40)의 출력(52)에서 중전위(Vbleq)를 생성하도록 스위치(48,50)를 제어한다. 이는 특히 전압원 소자(44,46)에 대한 전력 공급이 동시에 교환가능할 때(도시 생략), 최적인 전압원(40)의 전력 소비를 가능하게 한다.
이러한 경우에, 스위치(48,50)는 각 전송 게이트가 n-채널 전계 효과 트랜지스터와 p-채널 전계 효과 트랜지스터에 의해 형성된 병렬 회로를 포함하는 전송 게이트 형태인 것이 바람직하다. 제 1 전송 게이트(48)의 p-채널 전계 효과 트랜지스터 및 제 2 전송 게이트(50)의 n-채널 전계 효과 트랜지스터에 대한 게이트 전극은 프리차징 제어기(42)에 의해 직접 구동되고, 제 1 전송 게이트(48)의 n-채널 전계 효과 트랜지스터 및 제 2 전송 게이트(50)의 p-채널 전계 효과 트랜지스터에 대한 게이트 전극은 인버터(54)를 거쳐 프리차징 제어기(42)에 의해 구동된다. 프리차징 제어기(42)로부터의 논리 신호에 의하여 두 전송 게이트(48,50) 중 하나는 항상 개방되고, 다른 하나는 항상 폐쇄된다.
또는, 대기 모드에서는 하나의 전압원 소자 또는 병렬 연결된 소수의 제 1 전압원 소자가 동작하는 한편, 활성 모드에서는 병렬 연결된 2개의 전압원 소자 또는 병렬 연결된 다수의 제 2 전압원 소자가 동작한다. 그러므로 전압원(40)은 낮은 출력 저항인 제 1 출력 저항을 갖는 로우(low) 임피던스 상태와 높은 출력 저항인 제 2 출력 저항을 갖는 하이(high) 임피던스 상태를 갖는다. 활성 모드에서 프리차징 제어기(42)는 전압원(40)을 로우 임피던스 상태로 전환하고, 대기 모드에서 프리차징 제어기(42)는 전압원(40)을 하이 임피던스 상태로 전환한다.
복수의 교환 가능한 전압원 소자(44,46)로부터 형성된 전압원(40)의 경우에, 하나의 전압원(40)은 항상 동일한 동작 모드에서 동시에 존재하는 각 판독 증폭기(20) 또는 각 판독 증폭기 그룹과 비트 라인(14,16)에 공급되는 것이 바람직하다. 전체 부품(10) 또는 부품(10)에 대한 적어도 모든 비트 라인(14,16)과 판독 증폭기(20)가 항상 동일한 모드에서 동시에 존재할 경우 및/또는 전압원(40)이 도 1에 도시된 것 이외의 다른 전압원으로 전환될 수 없을 경우 및 특히, 전압원(40)이 전압원 소자(44,46)로부터 형성되지 않는 경우에는, 전체 부품(10)에 단일 전압원(40)만 공급되는 것이 바람직하다. 이 경우에 전압원(40)의 출력(52)과 제어가능한 저항 부품(36) 사이의 라인(56)은 각 비트 라인 한 쌍(14,16)에서 제어가능한 저항 부품(36)까지 접속된 전위 레일(potential rail)이다.
도 2는 도 1을 참조하여 설명된 전자 부품(10)에서 바람직하게 발생하는 방법, 구체적으로 프리차징 제어기(42)에 의해 제어되는 방법을 도시하는 개략적인 흐름도이다.
제 1 단계(60)에서, 전자 부품(10) 또는 이것의 일부가 대기 모드에 존재하는지 혹은 활성 모드에 존재하는 지를 판단하는 체크를 수행한다. 제 2 단계(62)에서, 부품(10) 또는 이것의 일부가 대기 모드에 존재하면, 비트 라인(14,16)은 높은 저항을 통해 중전위(Vbleq)에 접속된다. 상술한 것처럼, 이러한 경우에 높은 저항은 제어가능한 저항 부품(36)에 의해 하이 임피던스 상태로 제공되는 것이 바람직하다.
전자 부품(10) 또는 이것의 일부가 활성 모드에 존재할 경우, 제 1 비트 라인 또는 제 2 비트 라인(14,16)과 접속하는 메모리 셀(12) 중 하나에 대한 판독 액 세스 또는 기록 액세스를 실행하는 중인지 혹은 곧 실행할 것인지를 판단하는 체크를 제 3 단계(64)에서 실행한다. 만일 아니라면, 제 4 단계(66)에서 비트 라인(14,16)은 낮은 저항을 통해 중전위(Vbleq)와 접속한다. 상술한 것처럼, 낮은 저항은 제어가능한 저항 부품(36)에 의해 로우 임피던스 상태로 제공되는 것이 바람직하다. 전자 부품(10) 또는 이것의 일부가 활성 모드에 있을 경우, 제 1 비트 라인 또는 제 2 비트 라인(14,16)에 접속된 메모리 셀(12)에 대한 액세스를 실행하는 중이거나 이러한 액세스를 곧 실행하면, 비트 라인(14,16)은 중전위(Vbleq)에 접속되지 않는다.
본 발명에 따르면, 전자 부품 및 이것의 동작 방법을 제공할 수 있다.

Claims (9)

  1. 복수의 메모리 셀(12)에 결합되어 있는 제 1 비트 라인(14) 및 제 2 비트 라인(16)과,
    프리차징(preecharging) 전위를 공급하는 라인(56)과,
    상기 라인(56)에 접속되어 있는 저항 부품(36)과,
    상기 저항 부품(36)에 상기 제 1 비트 라인(14)을 접속하기 위해, 상기 저항 부품(36)과 상기 제 1 비트 라인(14) 사이에 결합되는 제 1 스위치(32)와,
    상기 저항 부품(36)에 상기 제 2 비트 라인(16)을 접속하기 위해, 상기 저항 부품(36)과 상기 제 2 비트 라인(16) 사이에 결합되는 제 2 스위치(34)를 포함하되,
    상기 저항 부품(36)의 전기적 저항은 사전결정된 제 1 저항값 또는 상기 제 1 저항값보다 큰 사전결정된 제 2 저항값을 취하기 위해 제어가능한,
    전자 부품(10).
  2. 제 1 항에 있어서,
    상기 저항 부품(36)은 트랜지스터인
    전자 부품.
  3. 제 2 항에 있어서,
    상기 저항 부품(36)은 전계 효과 트랜지스터인
    전자 부품.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    각 기록 프로세스 또는 판독 프로세스에 대하여, 입력이 상기 제 1 및 제 2 비트 라인(14,16)에 접속되어 상기 두 비트 라인(14,16) 중 하나에는 사전결정된 저(low)전위를 인가하고, 상기 두 비트 라인(14,16) 중 다른 하나에는 사전결정된 고(high)전위를 인가하는 차동 판독 증폭기(20)를 더 포함하되,
    상기 프리차징 전위는 상기 사전결정된 저전위와 상기 사전결정된 고전위 사이에 존재하며,
    상기 사전결정된 고전위와 상기 프리차징 전위 간의 차이와 상기 프리차징 전위와 상기 사전결정된 저전위 간의 차이가 동일한
    전자 부품.
  5. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 1 스위치와 상기 제 2 스위치(32,34) 및 상기 저항 부품(36)을 제어하기 위해, 상기 제 1 스위치와 상기 제 2 스위치(32,34) 및 상기 저항 부품(36)에 작동가능하게 접속되어 있는 프리차징 제어기(42)를 더 포함하는
    전자 부품.
  6. 제 5 항에 있어서,
    상기 프리차징 제어기(42)는
    상기 제 1 비트 라인 또는 상기 제 2 비트 라인(14,16)에 접속되어 있는 메모리 셀(12)로부터 판독하거나 상기 메모리 셀(12)에 기록하는 동안, 상기 제 1 및 제 2 스위치(32,34)를 개방하며,
    활성 모드 동안에 상기 제 1 및 제 2 스위치(32,34)를 폐쇄하고, 상기 사전 결정된 제 1 저항값을 갖도록 상기 저항 부품(36)을 제어하며,
    대기 모드 동안에 상기 제 1 및 제 2 스위치(32,34)를 폐쇄하고, 상기 사전 결정된 제 2 저항값을 갖도록 상기 저항 부품(36)을 제어하도록 설계되는
    전자 부품.
  7. 제 6 항에 있어서,
    상기 부품(10)은
    상기 대기 모드에서는, 상기 제 1 또는 제 2 비트 라인(14,16)에 접속되어 있는 상기 메모리 셀(12)이 기록되지도 판독되지도 않고,
    상기 제 1 또는 제 2 비트 라인(14,16)에 접속되어 있는 메모리 셀로부터 판독하거나 상기 메모리 셀에 기록하기 전에, 상기 전자 부품이 상기 활성 모드로 전환되도록 설계되는
    전자 부품.
  8. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 프리차징 전위를 공급하는 상기 라인(56)과 접속하여 상기 프리차징 전위를 생성하는 전압원(40)을 더 포함하되,
    상기 전압원(40)은 로우(low) 임피던스 상태에서는 제 1 출력 저항과 제 1 전력 소비를 가지며, 하이(high) 임피던스 상태에서는 상기 제 1 출력 저항보다 높은 제 2 출력 저항과 상기 제 1 전력 소비보다 낮은 제 2 전력 소비를 갖는
    전자 부품.
  9. 복수의 메모리 셀(12)에 결합되어 있는 제 1 비트 라인(14) 및 제 2 비트 라인(16)을 갖는 전자 부품(10)의 동작 방법에 있어서,
    상기 전자 부품(10)이 활성 모드에 있는지 혹은 대기 모드에 있는지를 검출하는 단계(60)와,
    상기 제 1 또는 제 2 비트 라인(14,16)에 접속되어 있는 상기 메모리 셀(12) 중 하나가 기록되는지 혹은 판독되는지를 검출하는 단계(64)와,
    상기 전자 부품(10)이 상기 활성 모드에 있을 때, 상기 제 1 또는 제 2 비트 라인(14,16)에 접속되어 있는 상기 메모리 셀(12) 중 어떠한 것도 기록되거나 판독되지 않으면, 제 1 저항을 거쳐 상기 프리차징 전위에 상기 제 1 비트 라인(14) 및 상기 제 2 비트 라인(16)을 접속하는 단계(66)와,
    상기 전자 부품(10)이 대기 모드에 있을 때, 상기 제 1 저항값보다 큰 제 2 저항을 거쳐 프리차징 전위에 상기 제 1 비트 라인(14) 및 상기 제 2 비트 라인(16)을 접속하는 단계(62)를 포함하는
    전자 부품 동작 방법.
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950015393A (ko) * 1993-11-02 1995-06-16 가네꼬 히사시 빠른 판독 동작 속도를 갖는 동적 랜덤 억세스 메모리 소자
KR20020000040A (ko) * 2000-06-20 2002-01-04 서경배 기후 인자들의 영향을 고려하여 생성된 피부 오염 지수 및이를 이용한 피부 미용 정보 제공 방법
KR20020058591A (ko) * 2000-12-30 2002-07-12 박종섭 반도체 메모리 장치의 비트 라인 등화 회로

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5291450A (en) * 1990-11-28 1994-03-01 Matsushita Electric Industrial Co., Ltd. Read circuit of dynamic random access memory
JP2002074957A (ja) * 2000-08-24 2002-03-15 Fujitsu Ltd 半導体記憶装置、及びその制御方法
US6333882B1 (en) * 2000-08-25 2001-12-25 Micron Technology, Inc. Equilibration/pre-charge circuit for a memory device
US6590819B1 (en) * 2002-03-14 2003-07-08 Micron Technology, Inc. Digit line equilibration using time-multiplexed isolation
JP2004095000A (ja) * 2002-08-29 2004-03-25 Fujitsu Ltd スタティック型半導体記憶装置およびその制御方法
KR100434515B1 (ko) * 2002-09-17 2004-06-05 삼성전자주식회사 전류감지 회로용 능동 부하 회로를 구비하는 반도체메모리장치

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950015393A (ko) * 1993-11-02 1995-06-16 가네꼬 히사시 빠른 판독 동작 속도를 갖는 동적 랜덤 억세스 메모리 소자
KR20020000040A (ko) * 2000-06-20 2002-01-04 서경배 기후 인자들의 영향을 고려하여 생성된 피부 오염 지수 및이를 이용한 피부 미용 정보 제공 방법
KR20020058591A (ko) * 2000-12-30 2002-07-12 박종섭 반도체 메모리 장치의 비트 라인 등화 회로

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