CN1862700A - 改善了预充电的电子元件 - Google Patents

改善了预充电的电子元件 Download PDF

Info

Publication number
CN1862700A
CN1862700A CNA2006100733953A CN200610073395A CN1862700A CN 1862700 A CN1862700 A CN 1862700A CN A2006100733953 A CNA2006100733953 A CN A2006100733953A CN 200610073395 A CN200610073395 A CN 200610073395A CN 1862700 A CN1862700 A CN 1862700A
Authority
CN
China
Prior art keywords
bit line
electronic component
resistance
storage unit
potential
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2006100733953A
Other languages
English (en)
Inventor
F·施纳贝尔
H·施奈德
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Infineon Technologies AG
Original Assignee
Infineon Technologies AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Infineon Technologies AG filed Critical Infineon Technologies AG
Publication of CN1862700A publication Critical patent/CN1862700A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4094—Bit-line management or control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)

Abstract

电子元件具有第一位线14和第二位线16、线路56、电阻元件36、第一开关32以及第二开关34，第一位线14和第二位线16与多个存储单元12相耦合，线路56提供预充电电位，电阻元件36与线路56连接，第一开关32耦合在电阻元件36与第一位线14之间使第一位线14与电阻元件36相连接，第二开关34耦合在电阻元件36与第二位线16之间使第二位线16与电阻元件36相连接。电阻元件36的电阻可以控制以呈现出预定的第一电阻值或高于第一电阻值的第二预定电阻值。

Description

改善了预充电的电子元件
技术领域
本发明涉及到一种电子元件以及电子元件的操作方法，这种电子元件及其操作方法改进了元件的预充电处理过程并减小了元件的功率损耗。
背景技术
在静态或动态随机存取存储元件(SRAM和DRAM；SRAM＝静态随机存取存储器；DRAM＝动态随机存取存储器)和其他存储器模块中，存储单元排列在位线与字线的交叉点上。与字线相关联的各存储单元都连接到在其上面通过该字线的激活或在该字线上加上一适当信号而排列了各存储单元的位线上。
下文提及一动态存储元件作为实例。一般来说，在所有情况下都把两个位线接到一个读出放大器或感测放大器上。读出放大器差动工作并把与其连接的这两个位线上的电位加以比较。某一字线激活的结果是使得两个位线其中之一(活动位线)连接到一个存储单元上。与同一读出放大器相连接的另一位线同作为参考位线，参考位线上通常不连接存储单元。
字线激活之前，所有的位线均置于进行预充电或预充电处理的中间电位Vbleq，这个中间电位介于高电位Vblh与低电位Vbll之间。字线激活之后，活动位线与活动位线和字线之间交叉点相关联的存储单元的连接就产生出由存储单元中所存电荷而引起的小电位差。这个小电位差由读出放大器加以放大。这样，这两个位线之一就呈现为高电位Vblh，另一个则呈现为低电位Vbll，这要视存储单元中所存储的电荷或信息而定。与此同时，这还使存储单元中所存储的电荷被更新。
当存储单元因字线停用而与活动位线脱接时，两个位线再次预充电，并被置于中间电位Vbleq。在这种情况下，与读出放大器相连接的这两个位线借助一个开关而相互短路。如果两个位线的静电电容量几近相同，就会在介于高电位Vblh与低电位Vbll间的近乎中心处产生出与中间电位Vbleq相当的一个电位。此外，为了对一些小的不对称进行补偿，两个位线还通过为此目的而设置的开关同时或相继地连接到提供中间电位Vbleq的Vbleq网络上。
各芯片中一次或数次出现的一种常见缺陷，统计平均来说是在交叉点本身字线与位线间的短路。在DRAM的情况下，这种短路特别常常出现在存储单元的选择晶体管。所涉及的字线利用一冗余字线代替。所涉及的位线也同样公认地由冗余位线所代替。不过，按照惯例，并未对这些开关的单独驱动采取措施来在预充电期间把位线连接到Vbleq网络。位线预充电期间，与字线短路的一个位线也因此而连接到Vbleq网络。由于该字线处在不同于中间电位Vbleq的某一电位，位线对字线的短路作用就加到了不再能够准确地提供出中间电位Vbleq的Vbleq网络。
为使Vbleq网络的负载及在其电位与中间电位Vbleq间所产生的偏差最小，连接位线与Vbleq网络的开关要设计成具有尽可能高的阻抗。为了使位线上的电位与中间电位Vbleq尽可能快并尽可能准确地匹配，连接位线与Vbleq网络的开关必须设计成具有尽可能低的阻抗。因此必须在这两种要求之间找到一种折衷方案。在这种情况下，还必须考虑到的事实是，产生中间电位Vbleq之电压源的功耗取决于将由电压源所提供并经Vbleq网络而终止的电流。因此，与Vbleq网络相连接的位线的阻抗越低，为提供中间电位Vbleq的功耗就越高。
发明内容
本发明的目的是提供一种电子元件以及电子元件的操作方法，这种元件及其操作方法使得在平均功耗低的同时能够将位线快速而可靠地预充电至中间电位。
这一目的通过如权利要求1所述的电子元件和如权利要求9所述的方法来达到。
本发明的优选研发成果在各从属的权利要求中予以详细说明。
本发明是基于把进行预充电的位线经一可控电阻元件连接至中间电位Vbleq的这一思想。可控电阻元件最好是场效应晶体管或某种其他晶体管。
当其中定位有考虑中的位线的电子元件或电子元件子区处在静止状态时，这些位线通过一高电阻连接到中间电位Vbleq。在静止状态下，不发生从与这些位线相关联的存储单元中读出或写入的存取事件。因此有可能接受位线上的电位与中间电位Vbleq有稍大的偏差。高阻抗连接保证了，甚至即使是在字线与位线间短路的情况下，产生中间电位Vbleq的Vbleq网络和电压源也只载荷有小电流。
当其中定位有考虑中的位线的电子元件或电子元件子区处在活动状态时，这些位线通过一低电阻连接到中间电位Vbleq。在活动状态下，任何时候都可以对与这些位线相关联的存储单元进行读或写存取。位线与中间电位Vbleq的低阻抗连接保证了位线上的电位与中间电位Vbleq有最小的偏差。
这样本发明就使对位线进行预充电的功耗与元件的相应运行方式相匹配，并且与其相关的要求相匹配。在静止方式下，本发明保证产生中间电位Vbleq所需的功耗低，而在活动方式下本发明保证位线上的电位与中间电位Vbleq间只有小的偏差。
常规电压源的功率损耗取决于自其所引出的电流。根据本发明通过在静止方式下使用比在活动方式下较弱的电压源来产生中间电位Vbleq可以使功耗进一步减小。
附图说明
下文中将参照附图对本发明的优选研发成果予以更详细的说明，附图中：
图1表示出元件的原理电路图；及
图2表示出电子元件操作方法的简单流程图。
具体实施方式
图1示出电子元件10的原理电路图。此元件10例如是存储元件，特别是DRAM或SRAM。换句话说，电子元件10是具有多个存储单元的任何所需的元件，例如含高速缓冲存储器的处理机。
元件10有多个存储单元12，图1中用圆圈示意性地代表这些存储单元。各个存储单元12排列在位线14，16与字线18的交叉点。在DRAM的情况下，各存储单元12具有选择晶体管和存储电容器。选择晶体管将存储电容器连接至由相关字线18所控制的各相关位线14，16。
一对位线14，16在所有情况下都连接至一个差动读出放大器(感测放大器)，借助这个放大器可以将信息写入存储单元12和将其从存储单元读出。图1只表示出一个单个读出放大器20以及两个位线14，16。不过，元件10可以有任何所需数目的读出放大器20以及位线14，16。
字线18与行解码器22相连接，行解码器随着所接收到的行地址的变化而激活由该行地址所标识出的字线。控制器24通过控制、地址和数据线路26与元件10外部的电路相连接，以便从电路接收控制、地址和数据信号，并且将这些信号发送至行解码器。此外，本实例中的控制器24还有列地址解码器用来选择由列地址所标识出的读出放大器20。
短路开关30接在位线14，16之间。第一预充电开关32和第二预充电开关34连接在第一位线14或第二位线16与可控电阻元件36之间。可控电阻元件36接在预充电开关32，34与产生中间电位Vbleq的电压源40之间。短路开关30，预充电开关32，34以及可控电阻元件36最好是场效应晶体管。换句话说，短路开关30和/或预充电开关32，34为双极晶体管或其他半导体开关。可控电阻元件36或者也可以是双极晶体管或具有可控电阻所需的任何其他的元件。
预充电控制器42工作上与短路开关30、预充电开关32、34以及可控电阻元件36相耦合以便对它们进行控制。
当控制器24经控制、地址和数据线路26接收到指出写处理的控制信号，代表存储单元地址的地址信号以及将要写入由该地址信号所标识存储单元的日期时，行地址解码器22就激活与所标识存储单元12相关的字线18。与此同时，控制器24选出与该存储单元12相关的读出放大器20，此读出放大器20利用已激活的字线18经位线14，16其中之一将日期写入与读出放大器20相连接的存储单元。
当控制器24接收到指明读处理的控制信号以及标识出将要从其读出日期之存储单元12的地址信号时，行地址解码器22就激活与所标识之存储单元12相关联的字线18。读出放大器20利用已激活的字线18经位线14，16其中之一读出存储在与所选读出放大器20相连接之存储单元中的日期。这一日期经过控制器24以及控制、地址和数据线路26发送至与元件10相连接的电路。
对于由读出放大器20所进行的每个写和读处理来说，与读出放大器20相连接的两个位线14，16中的一个位线呈现出随写入或读出日期而改变的高电位Vblh，而与读出放大器20相连接的两个位线14，16中的另一位线则呈现出随写入或读出日期而改变的低电位Vbll。在完成写或读处理和字线18解除选择之后，两个位线14，16被置于中间电位Vbleq准备好对与两个位线14，16之一相连接的存储单元进行后继存取。中间电位Vbleq介于高电位Vblh与低电位Vbll中间，高电位Vblh与中间电位Vbleq之间的电位差以及中间电位Vbleq与低电位Vbll之间的电位差相同。
为此，在预充电控制器42控制下首先将短路开关30闭合以便使位线14，16短路。由于这一短路的结果，位线14，16被置于同一电位上，尽管这一电位例如由于位线14，16具有不同的静电电容而可能不与中间电位Vbleq相同。为了降低这一差异尽可能准确地将中间电位Vbleq加到两个位线14，16上，在短路开关30闭合的同时或其闭合后不久，在预充电控制器42的控制下使两个预充电开关32，34闭合。这样位线14，16就通过可控电阻元件36接到电压源40，并呈现出中间电位Vbleq。就在存储单元通过字线激活与位线14，16之一相连接之前，最迟在写存取或读存取开始时将短路开关30和预充电开关32，34打开。
控制器24通过控制、地址和数据线路26接收元件10运行方式的信号。换句话说，控制器24本身依据所接收的控制、地址和数据信号来控制元件10的运行方式。根据一个优选的可供选择的方案，控制器24控制单个读出放大器或成组读出放大器以及与其相连之位线14，16的运行方式，或控制更大存储区的运行方式。
不对静止方式下的存储单元12进行存取。在对存储单元12进行存取之前，必须将相应的读出放大器20及相应的位线14，16或相应的存储区置于活动方式。在活动方式下，任何时候都可以对存储单元12进行写存取或读存取。
在活动方式下，预充电控制器42控制可控电阻元件36使其具有第一低电阻值。由此而引起的电源40功耗中的任何增加都可以接受，以便获得活动方式下位线14，16与中间电位Vbleq之间最小的电位差，从而得到读出放大器20的最小感测裕度和最大灵敏度。
在静止方式下，预充电控制器42控制可控电阻元件36使其具有第二高电阻值。由此而引起的位线14，16与中间电位Vbleq之间略大一些的差异是可以接受的，以便减少由电源40产生的电流，从而减小了电源40的功耗。
图1以场效应晶体管表示出可控电阻元件36。在活动方式下，由预充电控制器42通过将一高于或大大高于其阈电压Vt的电压加到场效应晶体管36的栅极上来产生出第一低电阻值。在静止方式下，预充电控制器42将一较低的电压加到场效应晶体管36的栅极上，此较低电压最好低于阈电压Vt。
举例来说，还可以使用双极晶体管来代替场效应晶体管，或使用其电阻可控地呈现出至少两个不同数值的任何其他所需元件。不过，也还可以使用包括一个或两个各含一恒定电阻的串联电阻元件的电路，其中至少一个电阻元件可由旁路开关跨接或短路，或者使用由电阻元件形成的并联电路，并使至少一个开关与这些并联电阻元件其中之一串联配置，或者进而使用更复杂的电路。活动方式和静止方式中可控电阻元件36的电阻或电阻值最好相差3-5倍，或相差比这更大或更小的倍数。
如上面已经阐明的那样，常规电压源的功率损耗取决于所引出的电流。静止方式下可控电阻元件36的高电阻以及由此而引起的自电压源40所引出的小电流意味着在静止方式下电压源40的功耗低。
通过用两个电压源组件44，46构成电压源40可以得到进一步的改善，电源组件44，46可以经开关48，50连接到电源的输出端52。预充电控制器42控制开关48，50使得在活动方式下具有较高功耗的第一个较强电源组件44在电源40的输出端52产生出中间电位Vbleq，而在静止方式下第二个较弱电源组件46在电源40的输出端52产生出中间电位Vbleq。这就使电源40的功耗能够实现进一步的优化，尤其是在电源组件44，46的电源可同时开关的时候(未予图解说明)。
这样，开关48，50最好呈传输门的形式，每个传输门都由n沟道场效应晶体管和p沟道场效应晶体管并联电路组成。第一传输门48的p沟道场效应晶体管的栅极和第二传输门50的n沟道场效应晶体管的栅极由预充电控制器42直接驱动，而第一传输门48的n沟道场效应晶体管的栅极和第二传输门50的p沟道场效应晶体管的栅极则由预充电控制器42通过倒相器54进行驱动。通过发自预充电控制器42的逻辑信号的作用，两个传输门48，50中其中一个始终打开，而另一个始终关闭。
换句话说，在静止方式下，一个电源组件或第一数目较小的并联电源组件在运行，而在活动方式下，两个并联的电源组件或第二数目较大的并联电源组件在运行。因而电源40就有具有第一低输出电阻的低阻抗状态和具有第二高输出电阻的高阻抗状态。在活动方式中，预充电控制器42将电源40控制转换至低阻抗状态，而在静止方式中预充电控制器42将电源40控制转换至高阻抗状态。
在电源40是由多个可开关的电源组件44，46所构成的情况下，最好对始终同时处在同一运行方式的每个读出放大器20或每组读出放大器20以及位线14，16设置一个电源40。当整个元件10或元件10的至少全部位线14，16和读出放大器20始终同时处在同一运行方式时，和/或当电源40不同于图1图解说明而不能够转换，特别是其不是由电源组件44，46所构成时，对整个元件10最好只设置一个电源40。电源40的输出端52与可控电阻元件36之间的线路56在此情况下就是电位干线，它从每个位线对14，16接至可控电阻元件36。
图2示出一简单流程图，它说明了如同参照图1之上述电子元件10中优先实行的、特别是用预充电控制器42所控制的方法。
在第一步60中，进行检查以确定电子元件10或其部分是否处在静止方式或活动方式。当元件10或其部分处在静止方式时，在第二步62中位线14，16经高电阻接至中间电位Vbleq。如上所述，该高电阻在此情况下最好由高阻抗状态下的可控电阻元件36来提供。
当电子元件10或其部分处在活动方式时，在第三步64中进行检查以确定对与第一或第二位线14，16相连接的其中一个存储单元12的读存取或写存取是否正在进行或即将立刻进行。如果情况不是这样，那么在第四步66中位线14，16经低电阻接至中间电位Vbleq。如上所述，此低电阻最好由在低阻抗状态下的可控电阻元件36来提供。当电子元件10或其部分处在活动方式，并且对与第一或第二位线14，16相连接的存储单元12正在进行存取或此存取即将立刻进行时，位线14，16与中间电位Vbleq不连接。
                    附图标记列表
10    元件
12    存储单元
14    位线
16    位线
18    字线
20    读出放大器
22    行地址解码器
24    控制器
26    控制、地址和数据线路
30    短路开关
32    第一预充电开关
34    第二预充电开关
36    可控电阻元件
40    电压源
42    预充电控制器
44    第一电压源组件
46    第二电压源组件
48    第一开关
50    第二开关
52    电压源40的输出端
54    倒相器
56    线路
60    第一步
62    第二步
65    第三步
66    第四步
68    第五步

Claims (9)

1.电子元件10，具有：
第一位线(14)和第二位线(16)，它们与多个存储单元(12)相耦合；
线路(56)，其提供预充电电位；
电阻元件(36)，其与线路(56)相连接；
第一开关(32)，其耦合在电阻元件(36)与第一位线(14)之间，以便使第一位线(14)与电阻元件(36)相连接；以及
第二开关(34)，其耦合在电阻元件(36)与第二位线(16)之间，以便使第二位线(16)与电阻元件(36)相连接，
其特征在于：
电阻元件(36)的电阻值可以控制以便呈现出预定的第一电阻值或大于第一电阻值的第二预定电阻值。
2.如权利要求1所述的电子元件(10)，其中电阻元件(36)为晶体管。
3.如权利要求2所述的电子元件(10)，其中电阻元件(36)为场效应晶体管。
4.如权利要求1-3之一所述的电子元件(10)，其还具有：
差动读出放大器(20)，其输入端与第一和第二位线(14，16)相连接，在进行每个写入或读出处理时，它把预定的低电位加到两个位线(14，16)中的一个位线上，同时把预定的高电位加到两个位线(14，16)中的另一个位线上，
其中预充电电位介于预定低电位与预定高电位之间，预定高电位与预充电电位之间的差以及预充电电位与预定低电位之间的差相同。
5.如权利要求1-4之一所述的电子元件(10)，其还具有：
预充电控制器(42)，其工作时与第一和第二开关(32，34)以及电阻元件(36)相连，以便控制第一和第二开关(32，34)以及电阻元件(36)。
6.如权利要求5所述的电子元件(10)，其中预充电控制器(42)设计用来
在对与第一或第二位线(14，16)相连接的存储单元(12)进行写入或读出时打开第一和第二开关(32，34)；
在活动方式期间合上第一和第二开关(32，34)，并控制电阻元件(36)使其具有预定的第一电阻值；及
在静止方式期间合上第一和第二开关(32，34)，并控制电阻元件(36)使其具有预定的第二电阻值。
7.如权利要求6所述的电子元件(10)，其中元件(10)设计成：
在静止方式下，对与第一或第二位线(14，16)相连接的那些存储单元(12)既不进行写入也不进行读出，以及
在对与第一或第二位线(14，16)相连接的存储单元(12)进行写入或读出之前，将电子元件(10)转换至活动方式。
8.如权利要求1-7之一所述的电子元件(10)，其还具有产生预充电电位的电压源(40)，电压源(40)与提供预充电电位的线路(56)相连接，其中电压源(40)在低阻抗状态下具有第一输出电阻和第一功耗，而在高阻抗状态下具有第二输出电阻和第二功耗，第二输出电阻高于第一输出电阻，第二功耗低于第一功耗。
9.具有与多个存储单元(12)相耦合的第一位线(14)和第二位线(16)的电子元件(10)的操作方法，其包括下述步骤：
检测(60)电子元件(10)是否处在静止方式或处在活动方式；
检测(64)对与第一或第二位线(14，16)相连接的存储单元(12)其中之一是否在进行写入或读出；
当电子元件(10)处在活动方式，以及没有与第一和第二位线(14，16)相连接的存储单元(12)正在被写入或读出时将第一位线(14)和第二位线(16)通过第一电阻连接(66)至预充电电位，当电子元件(10)处在静止方式时，第一位线(14)和第二位线(16)通过第二电阻连接(62)至预充电电位；
其中第二电阻高于第一电阻。
CNA2006100733953A 2005-04-11 2006-04-11 改善了预充电的电子元件 Pending CN1862700A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102005016597.4 2005-04-11
DE102005016597A DE102005016597B3 (de) 2005-04-11 2005-04-11 Elektronisches Bauelement mit verbesserter Vorladung

Publications (1)

Publication Number Publication Date
CN1862700A true CN1862700A (zh) 2006-11-15

Family

ID=36580387

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2006100733953A Pending CN1862700A (zh) 2005-04-11 2006-04-11 改善了预充电的电子元件

Country Status (4)

Country Link
US (1) US20060250868A1 (zh)
KR (1) KR100779305B1 (zh)
CN (1) CN1862700A (zh)
DE (1) DE102005016597B3 (zh)

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5291450A (en) * 1990-11-28 1994-03-01 Matsushita Electric Industrial Co., Ltd. Read circuit of dynamic random access memory
JPH07147086A (ja) * 1993-11-02 1995-06-06 Nec Corp ダイナミック型半導体記憶装置
KR100373519B1 (ko) * 2000-06-20 2003-02-25 주식회사 태평양 기후 인자들의 영향을 고려한 피부 오염 지수의 생성 방법 및 이를 이용한 피부 미용 정보 제공 방법
JP2002074957A (ja) * 2000-08-24 2002-03-15 Fujitsu Ltd 半導体記憶装置、及びその制御方法
US6333882B1 (en) * 2000-08-25 2001-12-25 Micron Technology, Inc. Equilibration/pre-charge circuit for a memory device
KR100379550B1 (ko) * 2000-12-30 2003-04-10 주식회사 하이닉스반도체 반도체 메모리 장치의 비트 라인 등화 회로
US6590819B1 (en) * 2002-03-14 2003-07-08 Micron Technology, Inc. Digit line equilibration using time-multiplexed isolation
JP2004095000A (ja) * 2002-08-29 2004-03-25 Fujitsu Ltd スタティック型半導体記憶装置およびその制御方法
KR100434515B1 (ko) * 2002-09-17 2004-06-05 삼성전자주식회사 전류감지 회로용 능동 부하 회로를 구비하는 반도체메모리장치

Also Published As

Publication number Publication date
KR100779305B1 (ko) 2007-11-23
KR20060107932A (ko) 2006-10-16
US20060250868A1 (en) 2006-11-09
DE102005016597B3 (de) 2006-06-29

Similar Documents

Publication Publication Date Title
CN1283005C (zh) 半导体存储设备
US10825509B2 (en) Full-rail digital read compute-in-memory circuit
JP2021168225A (ja) データキャッシング
JP2020191154A (ja) Ｆｅｒａｍ−ｄｒａｍハイブリッドメモリ
US6154387A (en) Semiconductor memory device utilizing a polarization state of a ferroelectric film
CN1519853A (zh) 用于降低单片直流电流的片上终接电路、方法及存储系统
CN1110818C (zh) 具有内电源电路的半导体集成电路器件
CN1747066A (zh) 具有带有开/关控制的局部读出放大器的半导体存储器件
CN1838313A (zh) 用以感测一存储单元的输出的方法及电路
Cho et al. 30.3 A 512Gb 3b/Cell 7 th-Generation 3D-NAND Flash Memory with 184MB/s Write Throughput and 2.0 Gb/s Interface
JP6938708B2 (ja) ランダム・アクセス・メモリ及び関連する回路、方法及びシステム
CN102820052B (zh) Sram多路复用装置
CN1107957C (zh) 半导体存储装置
CN106448718A (zh) 存储器器件和操作存储器器件的方法
CN1685438A (zh) Dram感测放大器的偏置感测
CN1516196A (zh) 半导体存储器
CN1303099A (zh) 铁电存储器单元自校准装置
US11183231B2 (en) Apparatus for enhancing prefetch access in memory module
CN1825477A (zh) 互补动态存储器单元及其实现读、写、刷新操作的方法
CN1144227C (zh) 有用改进位线预充电系统的分层位线结构的半导体存储器
CN1433026A (zh) 包含能产生足够恒定延时信号的延时电路的半导体存储器
CN1670861A (zh) 半导体存储器设备与定时控制方法
CN1203425A (zh) 半导体存储装置
CN1595531A (zh) 半导体器件
CN1941168A (zh) 快速预先充电电路及提供存储器元件快速预先充电的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Open date: 20061115