JPH01119986A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH01119986A JPH01119986A JP62278903A JP27890387A JPH01119986A JP H01119986 A JPH01119986 A JP H01119986A JP 62278903 A JP62278903 A JP 62278903A JP 27890387 A JP27890387 A JP 27890387A JP H01119986 A JPH01119986 A JP H01119986A
- Authority
- JP
- Japan
- Prior art keywords
- signal point
- clock
- level
- shot pulse
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 4
- 230000001360 synchronised effect Effects 0.000 claims description 18
- 230000001960 triggered effect Effects 0.000 claims description 2
- 230000004913 activation Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体記憶装置に関し、特に同期式のオンチ
ップＲＡＭに関する。
ップＲＡＭに関する。
従来、この種の同期式ＲＡＭは、クロックの信号レベル
がＬｏｗ （またはＨｉｇｈ）レベル時にプリチャージ
、アドレスのデコードを行ない、Ｒｉｇ）ｉ（Ｌｏｗ）
レベル時にワード線の活性化、読み出しまたは書き込み
を行なっていた。
がＬｏｗ （またはＨｉｇｈ）レベル時にプリチャージ
、アドレスのデコードを行ない、Ｒｉｇ）ｉ（Ｌｏｗ）
レベル時にワード線の活性化、読み出しまたは書き込み
を行なっていた。
上述した従来の同期式ＲＡＭは、クロック信号のレベル
がＨｉｇｈ（Ｌｏｗ）レベルの時のみ読み出し・書き込
み動作を行なっているので、クロックの周期が長くアド
レスデコードの終了後もクロック信号のレベルがＬｏｗ
（Ｈｉｇｈ） レベルのままである場合には、アドレ
ス入力からのアクセスタイムが増大するという欠点があ
る。
がＨｉｇｈ（Ｌｏｗ）レベルの時のみ読み出し・書き込
み動作を行なっているので、クロックの周期が長くアド
レスデコードの終了後もクロック信号のレベルがＬｏｗ
（Ｈｉｇｈ） レベルのままである場合には、アドレ
ス入力からのアクセスタイムが増大するという欠点があ
る。
また、クロックのデユーティが変動し、Ｈｉｇｈ（Ｌ
ｏ ｗ）レベルの時間幅が読み出しまたは書き込みに必
要な時間よりも短くなった場合には、ＲＡＭの動作を正
しく行なわなくなるという欠点がある。
ｏ ｗ）レベルの時間幅が読み出しまたは書き込みに必
要な時間よりも短くなった場合には、ＲＡＭの動作を正
しく行なわなくなるという欠点がある。
本発明の半導体記憶装置は、同期式’ＲＡＭと、信号の
立ち下がり（立ち上がり）をトリガとしてパルス信号を
発生するワンショットパルス発生回路トを有し、ワンシ
ョットパルス発生回路にクロック信号を入力し、ワンシ
ョットパルス発生回路の出力信号を同期式ＲＡＭのクロ
ック信号点に入力している。
立ち下がり（立ち上がり）をトリガとしてパルス信号を
発生するワンショットパルス発生回路トを有し、ワンシ
ョットパルス発生回路にクロック信号を入力し、ワンシ
ョットパルス発生回路の出力信号を同期式ＲＡＭのクロ
ック信号点に入力している。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実施例の構成図である。同期式ＲＡ
ＭＩのクロック信号点２はワンショットパルス発生回路
４の出力信号点３に接続され、ワンショットパルス発生
回路４の入力信号点５をクロック端子６に接続している
。また、同期式ＲＡＭ１は、読み出し・書き込への制御
を行なう制御端子７と、アドレス１０と書き込みデータ
８が入力し、読み出しデータ９を出力する。
ＭＩのクロック信号点２はワンショットパルス発生回路
４の出力信号点３に接続され、ワンショットパルス発生
回路４の入力信号点５をクロック端子６に接続している
。また、同期式ＲＡＭ１は、読み出し・書き込への制御
を行なう制御端子７と、アドレス１０と書き込みデータ
８が入力し、読み出しデータ９を出力する。
ここで、同期式ＲＡＭＩの読み出し・書き込み動作は、
りｐワク信号点２に入力する信号に同期して行なわれ、
クロック信号点２に入力する信号のレベルがＬｏｗレベ
ルの時にプリチャージ、アドレスのデコード、ワード線
の選択を行ない、Ｈｉ ｇｈレベルの時にワード線の活
性化、読み出し・書き込みを行なう。
りｐワク信号点２に入力する信号に同期して行なわれ、
クロック信号点２に入力する信号のレベルがＬｏｗレベ
ルの時にプリチャージ、アドレスのデコード、ワード線
の選択を行ない、Ｈｉ ｇｈレベルの時にワード線の活
性化、読み出し・書き込みを行なう。
°第２図は第１図に示すワンショットパルス発生回路４
０回路図である。リセット付きＤ−フリップ・フロップ
１１の入力信号点りをＨｉ ｇｈレベルにクランプし、
リセット付きＤ−フリップ・フロップ１１の出力信号点
Ｑとリセット信号点Ｒとの間にデイレイ回路１３を接続
し、リセット付きＤ−フリップ・フロップ１１のクロッ
ク信号点Ｃにインバータ１２の出力信号点を接続し、イ
ンバータ１２の入力信号点を入力信号点５と接続し、リ
セット付きＤ−フリップ・フロップ１１の出力信号点Ｑ
と出力信号点３との間にデイレイ回路１４を接続してワ
ンショットパルス発生回路４を構成している。
０回路図である。リセット付きＤ−フリップ・フロップ
１１の入力信号点りをＨｉ ｇｈレベルにクランプし、
リセット付きＤ−フリップ・フロップ１１の出力信号点
Ｑとリセット信号点Ｒとの間にデイレイ回路１３を接続
し、リセット付きＤ−フリップ・フロップ１１のクロッ
ク信号点Ｃにインバータ１２の出力信号点を接続し、イ
ンバータ１２の入力信号点を入力信号点５と接続し、リ
セット付きＤ−フリップ・フロップ１１の出力信号点Ｑ
と出力信号点３との間にデイレイ回路１４を接続してワ
ンショットパルス発生回路４を構成している。
第２図において、ワンショットパルス発生回路４の動作
は次の様に行なわれる（第３図参照）。
は次の様に行なわれる（第３図参照）。
まず入力信号点５の信号レベルがＨｉ ｇｈレベルから
Ｌｏｗレベルに変化すると、リセット付きＤ−フリップ
・フロップ１１のクロック信号点Ｃの信号レベルはＬｏ
ｗレベルからＨｉ ｇ ｈレベルに変化する。次に、リ
セット付きＤ−フリ、ブ・フロップ１１の出力信号点Ｑ
の信号レベルがＴＪ ｏ ｗレベルからＨｉｇｈレベル
に変化し、Ｑの信号レベルの変化はデイレイ回路１３に
より遅延されてリセット付きＤ−フリップ・フロップ１
１のリセット信号点Ｒに伝達される。Ｒの信号レベルが
ＬｏｗレベルからＨｉ ｇ ｈレベルに変化すると、リ
セット付きＤ−フリップ・フロップ１１にリセットがか
かり、リセット付きＤ−フリップ・フロップ１１の出力
信号点Ｑの信号レベルはＨｉ ｇ ｈレベルからＬｏｗ
レベルに変化する。出力信号点３には、リセット付きＤ
−フリップ・フロップ１１の出力信号点Ｑの信号をデイ
レイ回路１４により遅延させた信号が得られる。このと
き、入力信号点５の信号レベルの立ち下がりから出力信
号点３の立ち上がりまでの時間は、デイレイ回路１４の
遅延量により決定され、出力信号点３のＨｉ ｇ ｈレ
ベルの時間幅はデイレイ回路１３の遅延量により決定さ
れる。
Ｌｏｗレベルに変化すると、リセット付きＤ−フリップ
・フロップ１１のクロック信号点Ｃの信号レベルはＬｏ
ｗレベルからＨｉ ｇ ｈレベルに変化する。次に、リ
セット付きＤ−フリ、ブ・フロップ１１の出力信号点Ｑ
の信号レベルがＴＪ ｏ ｗレベルからＨｉｇｈレベル
に変化し、Ｑの信号レベルの変化はデイレイ回路１３に
より遅延されてリセット付きＤ−フリップ・フロップ１
１のリセット信号点Ｒに伝達される。Ｒの信号レベルが
ＬｏｗレベルからＨｉ ｇ ｈレベルに変化すると、リ
セット付きＤ−フリップ・フロップ１１にリセットがか
かり、リセット付きＤ−フリップ・フロップ１１の出力
信号点Ｑの信号レベルはＨｉ ｇ ｈレベルからＬｏｗ
レベルに変化する。出力信号点３には、リセット付きＤ
−フリップ・フロップ１１の出力信号点Ｑの信号をデイ
レイ回路１４により遅延させた信号が得られる。このと
き、入力信号点５の信号レベルの立ち下がりから出力信
号点３の立ち上がりまでの時間は、デイレイ回路１４の
遅延量により決定され、出力信号点３のＨｉ ｇ ｈレ
ベルの時間幅はデイレイ回路１３の遅延量により決定さ
れる。
第１図において、クロック６が立ち下がると、ワンショ
ットパルス発生回路では上述の動作が起こり、デイレイ
回路１４の遅延分経過して同期式ＲＡＭＩのクロック信
号点２の信号が立ち上がり、同期式ＲＡＭＩは読み出し
または書き込み動作を始める。その後デイレイ回路１３
の遅延分経過してクロック信号点２の信号は立ち下がり
、同期式ＲＡＭＩの読み出し・書き込み動作は終了する
。
ットパルス発生回路では上述の動作が起こり、デイレイ
回路１４の遅延分経過して同期式ＲＡＭＩのクロック信
号点２の信号が立ち上がり、同期式ＲＡＭＩは読み出し
または書き込み動作を始める。その後デイレイ回路１３
の遅延分経過してクロック信号点２の信号は立ち下がり
、同期式ＲＡＭＩの読み出し・書き込み動作は終了する
。
また、第１図に示す同期式ＲＡＭＩの読み出し・書き込
み動作が前述の実施例と反対に行なわれる場合、すなわ
ちクロック信号点２の信号レベルがＨｉｇｈレベルの時
にプリチャージ、アドレスのデコード、ワード線の選択
を行ない、Ｌｏｗレベルの時にワード線の活性化、読み
出し・書き込与を行なう場合には本発明は次の様に実施
される。
み動作が前述の実施例と反対に行なわれる場合、すなわ
ちクロック信号点２の信号レベルがＨｉｇｈレベルの時
にプリチャージ、アドレスのデコード、ワード線の選択
を行ない、Ｌｏｗレベルの時にワード線の活性化、読み
出し・書き込与を行なう場合には本発明は次の様に実施
される。
本発明の他の実施例は前述の実施例と同様に第１図の構
成図で構成され、ワンショットパルス発主回路４は第４
図に示すように構成される。
成図で構成され、ワンショットパルス発主回路４は第４
図に示すように構成される。
第４図において、セット付きＤ−フリップ・フロップ１
１′の入力信号点Ｄ′をＬｏｗレベルにクランプし、セ
ット付きＤ−フリップ・フロップ。
１′の入力信号点Ｄ′をＬｏｗレベルにクランプし、セ
ット付きＤ−フリップ・フロップ。
１１′の出力信号点とセット信号Ｓとの間にインバータ
１５とデイレイ回路１３′とを直列接続し、セット付き
Ｄ−フリップ・フロップ１１′のクロック信号点Ｃ′を
入力信号点５′と接続し、セット付きＤ−フリップ・フ
ロップ１１′の出力信号点Ｑ′と出力信号点３′との間
にデイレイ回路１４′を接続してワンショットパルス発
生回路４を構成している。
１５とデイレイ回路１３′とを直列接続し、セット付き
Ｄ−フリップ・フロップ１１′のクロック信号点Ｃ′を
入力信号点５′と接続し、セット付きＤ−フリップ・フ
ロップ１１′の出力信号点Ｑ′と出力信号点３′との間
にデイレイ回路１４′を接続してワンショットパルス発
生回路４を構成している。
本実施例では、信号の極性が前述の実施例と反対である
のみでその動作は同様であり、対応する構成要素、信号
点の記号にｒ′」を付加し説明を割愛する。
のみでその動作は同様であり、対応する構成要素、信号
点の記号にｒ′」を付加し説明を割愛する。
以上説明したように本発明は、同期式ＲＡ Ｍ’のクロ
ック端子に入力の立ち下がりをトリガとするワンショッ
トパルス発生回路を接続することにより、クロックの周
期によりアクセス時間が変化せず、クロックデユーティ
が変化しても安定な動作を行なう同期式ＲＡＭを実現で
きる効果がある。
ック端子に入力の立ち下がりをトリガとするワンショッ
トパルス発生回路を接続することにより、クロックの周
期によりアクセス時間が変化せず、クロックデユーティ
が変化しても安定な動作を行なう同期式ＲＡＭを実現で
きる効果がある。
第１図は本発明の一実施例の構成を示すブロック図、第
２図は第１図に示すワンショットパルス発生回路４０回
路図、第３図は第２図の各部の信号波形図、第４図は本
発明の他の実施例を示すもので、第１図のワンショット
パルス発生回路４に対応するものの回路図である。 １・・・・・・同期式ＲＡＭ、２・・・・・・同期式Ｒ
ＡＭのクロック信号点、３，３′・・・・・・ワンショ
ットパルス発生回路の出力信号点、４・・・・・・ワン
ショットパルス発生回路、５．５’・・・・・・ワンシ
ョットパルス発生回路の入力信号点、６・・・・・・ク
ロック端子、７・・・・・・制御端子、８・・・・・・
書き込みデータ、９・・・・・・読み出しデータ、ｌＯ
・・・・・・アドレス、１１・・・・・・リセット付き
Ｄ−Ｆ／Ｆ、１１’・・・・・・セット付きＤ−Ｆ／Ｆ
、１２．１５・・・・・・インバータ、１３゜１３’、
１４． １４’ ・−・・−デ、ｌｌ／イ回路、Ｃ１Ｃ
′・・・・・・Ｄ−Ｆ／Ｆのクロック信号点、Ｄ ＨＤ
′・・・・・・Ｄ−Ｆ／Ｆの入力信号点、Ｑ、Ｑ’・・
・・・・Ｄ−Ｆ／Ｆの出力信号点、Ｒ・・・・・・Ｄ−
Ｆ／Ｆのリセット信号点、Ｓ・・・・・・Ｄ−Ｆ／Ｆの
セット信号点、ＧＮＤ・・・・・・接地端子、ＶＤＤ・
・・・・・電源端子。 代理人 弁理士 内 原 音 第 ７１！ｆ ＄ ２ 又 Ｄ’：Ｄ−Ｆ／ｆ入ＩＬぞ走 茅 ４− 図 茅 ３１！Ｉ
２図は第１図に示すワンショットパルス発生回路４０回
路図、第３図は第２図の各部の信号波形図、第４図は本
発明の他の実施例を示すもので、第１図のワンショット
パルス発生回路４に対応するものの回路図である。 １・・・・・・同期式ＲＡＭ、２・・・・・・同期式Ｒ
ＡＭのクロック信号点、３，３′・・・・・・ワンショ
ットパルス発生回路の出力信号点、４・・・・・・ワン
ショットパルス発生回路、５．５’・・・・・・ワンシ
ョットパルス発生回路の入力信号点、６・・・・・・ク
ロック端子、７・・・・・・制御端子、８・・・・・・
書き込みデータ、９・・・・・・読み出しデータ、ｌＯ
・・・・・・アドレス、１１・・・・・・リセット付き
Ｄ−Ｆ／Ｆ、１１’・・・・・・セット付きＤ−Ｆ／Ｆ
、１２．１５・・・・・・インバータ、１３゜１３’、
１４． １４’ ・−・・−デ、ｌｌ／イ回路、Ｃ１Ｃ
′・・・・・・Ｄ−Ｆ／Ｆのクロック信号点、Ｄ ＨＤ
′・・・・・・Ｄ−Ｆ／Ｆの入力信号点、Ｑ、Ｑ’・・
・・・・Ｄ−Ｆ／Ｆの出力信号点、Ｒ・・・・・・Ｄ−
Ｆ／Ｆのリセット信号点、Ｓ・・・・・・Ｄ−Ｆ／Ｆの
セット信号点、ＧＮＤ・・・・・・接地端子、ＶＤＤ・
・・・・・電源端子。 代理人 弁理士 内 原 音 第 ７１！ｆ ＄ ２ 又 Ｄ’：Ｄ−Ｆ／ｆ入ＩＬぞ走 茅 ４− 図 茅 ３１！Ｉ
Claims (1)
- クロック信号が一方のレベルの時にプリチャージおよ
びアドレスのデコードを行ない、他方のレベルの時に読
み出しまたは書き込みを行なう同期式ＲＡＭと、入力信
号レベルの一方向の変化をトリガとしてパルス信号を発
生するワンショットパルス発生回路とを含み、前記同期
式ＲＡＭのクロック信号点に前記ワンショットパルス発
生回路の出力点を接続し、前記ワンショットパルス発生
回路の入力点をクロック入力端子として構成されたこと
を特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278903A JPH01119986A (ja) | 1987-11-02 | 1987-11-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62278903A JPH01119986A (ja) | 1987-11-02 | 1987-11-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01119986A true JPH01119986A (ja) | 1989-05-12 |
Family
ID=17603700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62278903A Pending JPH01119986A (ja) | 1987-11-02 | 1987-11-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01119986A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57195382A (en) * | 1981-05-25 | 1982-12-01 | Matsushita Electric Ind Co Ltd | Semiconductor memory device |
| JPS59124075A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | 半導体記憶装置 |
-
1987
- 1987-11-02 JP JP62278903A patent/JPH01119986A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57195382A (en) * | 1981-05-25 | 1982-12-01 | Matsushita Electric Ind Co Ltd | Semiconductor memory device |
| JPS59124075A (ja) * | 1982-12-29 | 1984-07-18 | Fujitsu Ltd | 半導体記憶装置 |
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