JPS6295792A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS6295792A JPS6295792A JP60236010A JP23601085A JPS6295792A JP S6295792 A JPS6295792 A JP S6295792A JP 60236010 A JP60236010 A JP 60236010A JP 23601085 A JP23601085 A JP 23601085A JP S6295792 A JPS6295792 A JP S6295792A
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- address
- time
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ回路に関し、特にデータアウト回路の高
速化を計ったメモリ回路に関する。
速化を計ったメモリ回路に関する。
従来のメモリ回路を０ＭＯ８を例にとって説明する。第
３図に示す従来のメモリ回路においてデータアウト回路
３５けＰチャンネル型ＭＯ８）ランジスタ（以後ｐｃｈ
Ｔｒと略す。）Ｑ１４とインノく−タ３５１及びＮチ
ャンネル型ＭＯ８）ランジスタ（以後ＮｃｈＴｒと略す
。）Ｑ１８で構成されていた。第４図にこの従来例のア
ドレスとデータアウト波形を示す。
３図に示す従来のメモリ回路においてデータアウト回路
３５けＰチャンネル型ＭＯ８）ランジスタ（以後ｐｃｈ
Ｔｒと略す。）Ｑ１４とインノく−タ３５１及びＮチ
ャンネル型ＭＯ８）ランジスタ（以後ＮｃｈＴｒと略す
。）Ｑ１８で構成されていた。第４図にこの従来例のア
ドレスとデータアウト波形を示す。
第４図で明らかなように、従来のメモリ回路におけるデ
ータアウト回路はアドレスが変化したとき（ｔ３）以降
もある一定期間（ｔｓ〜ｔａ）前アドレスのデータを出
しつづける回路となっているので、次のアドレスのデー
タが逆情報となったとき、データアウトを反転させるの
に時間がかかるという欠点がある。
ータアウト回路はアドレスが変化したとき（ｔ３）以降
もある一定期間（ｔｓ〜ｔａ）前アドレスのデータを出
しつづける回路となっているので、次のアドレスのデー
タが逆情報となったとき、データアウトを反転させるの
に時間がかかるという欠点がある。
本発明によるとアドレスの変化を検出し５てワンショッ
トハルスｔ−発生するワンショットパルス発生回路と、
前記ワンショットパルスによりスタンバイ状態となると
共に出力レベルが′ＩＩ出力のレベルと′０′出力のレ
ベルの間のレベルになるデータアウト回路とを含むこと
を特徴とするメモリ回路が得られる。
トハルスｔ−発生するワンショットパルス発生回路と、
前記ワンショットパルスによりスタンバイ状態となると
共に出力レベルが′ＩＩ出力のレベルと′０′出力のレ
ベルの間のレベルになるデータアウト回路とを含むこと
を特徴とするメモリ回路が得られる。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例の回路図である。図において
１はアドレスインバータ、２はアドレスデコーダ、３は
メモリセル、４はセンスアンプ、５けデータアウト回路
、６はワンショットパルス発生回路である。本メそり回
路のデータアウト回路５はセンスアンプ４の２つの出力
の各々と逆相ワンショットパルスＮ１とを入力とするト
ランジスタＱ１〜Ｑ４及びＱ８〜Ｑ８で構成される２つ
のＮＡＮＤ回路と、一方のＮＡＮＤ回路の出力がゲート
に接続されたトランジスタＱｔｏｈ他方のＮＡＮＤ回路
の出力を入力とするインバータＩＮ、 インバータＩＮ
の出力がゲート接続されたトランジスタＱ１ｔ ％正相
フンショットパルスＮ２がゲートに接続されたトランジ
スタＱ、１２．Ｑ１ｍで構成されており、トランジスタ
Ｑ１ｏ 、Ｑｌｌ 、Ｑｔｓのドレイン・同じ＜Ｑ１２
のソースが共通接続されてデータアウトとなっている。
１はアドレスインバータ、２はアドレスデコーダ、３は
メモリセル、４はセンスアンプ、５けデータアウト回路
、６はワンショットパルス発生回路である。本メそり回
路のデータアウト回路５はセンスアンプ４の２つの出力
の各々と逆相ワンショットパルスＮ１とを入力とするト
ランジスタＱ１〜Ｑ４及びＱ８〜Ｑ８で構成される２つ
のＮＡＮＤ回路と、一方のＮＡＮＤ回路の出力がゲート
に接続されたトランジスタＱｔｏｈ他方のＮＡＮＤ回路
の出力を入力とするインバータＩＮ、 インバータＩＮ
の出力がゲート接続されたトランジスタＱ１ｔ ％正相
フンショットパルスＮ２がゲートに接続されたトランジ
スタＱ、１２．Ｑ１ｍで構成されており、トランジスタ
Ｑ１ｏ 、Ｑｌｌ 、Ｑｔｓのドレイン・同じ＜Ｑ１２
のソースが共通接続されてデータアウトとなっている。
ここでトランジスタＱ１．Ｑｚ。
Ｑｓ 、 Ｑｅ 、 ＱｌｏはＰｃｈ Ｔｒ ｂ Ｑａ
、Ｑ４ 、Ｑｙ 、Ｑｓ 、Ｑｌｌ。
、Ｑ４ 、Ｑｙ 、Ｑｓ 、Ｑｌｌ。
Ｑ１２．Ｑ１３はＮｃｈ Ｔｒ テある。
第２図に本発明に用いるデータアウト回路の動作を説明
するための波形図を示す。アドレスがチェンジする時間
ｔ１よりワンシ璽ットバルスＮ１゜Ｎ２を発生させ、Ｎ
ｌによりデータアウトバッファをオフさせると共に、次
のアドレスのデータが出力されるまでの時間ｔ２までデ
ータアウトの出力を中間レベルにし次のアドレスのデー
タｉｔセンスアンプの出力としてとり出される時刻以前
にワンシ冒ットパルスが切れ、次のアドレスのデータが
出力される。
するための波形図を示す。アドレスがチェンジする時間
ｔ１よりワンシ璽ットバルスＮ１゜Ｎ２を発生させ、Ｎ
ｌによりデータアウトバッファをオフさせると共に、次
のアドレスのデータが出力されるまでの時間ｔ２までデ
ータアウトの出力を中間レベルにし次のアドレスのデー
タｉｔセンスアンプの出力としてとり出される時刻以前
にワンシ冒ットパルスが切れ、次のアドレスのデータが
出力される。
以上説明したように、本発明によるメモリ回路はデータ
アウト回路にアドレスチェンジ時に発生するワンシ璽ッ
トパルスを用いてデータアウトを中間レベルにすること
により、データアウト回路を高速に動作させアクセス時
間を短かく出来る効果がある。
アウト回路にアドレスチェンジ時に発生するワンシ璽ッ
トパルスを用いてデータアウトを中間レベルにすること
により、データアウト回路を高速に動作させアクセス時
間を短かく出来る効果がある。
第１図は本発明の一実施例の回路図、第２図は第１図で
示した回路の各部波形図、第３図は従来の一例の回路図
、第４図は従来回路の波形図である。図において １・・・・・・アドレスインバータ、２・・・・・・ア
ドレスデコーダ、３・・・・・・メモリセル、４・旧・
・センスアンプ、５・・・・・・データアウト回路、６
・・・・・・ワンショットパルス発生回路である。 （・ ′
示した回路の各部波形図、第３図は従来の一例の回路図
、第４図は従来回路の波形図である。図において １・・・・・・アドレスインバータ、２・・・・・・ア
ドレスデコーダ、３・・・・・・メモリセル、４・旧・
・センスアンプ、５・・・・・・データアウト回路、６
・・・・・・ワンショットパルス発生回路である。 （・ ′
Claims (1)
- アドレスの変化を検出してワンショットパルスを発生す
るワンショットパルス発生回路と、前記ワンショットパ
ルスによりスタンバイ状態となると共に出力レベルが｀
１´出力のレベルと｀０´出力のレベルの間のレベルに
なるデータアウト回路とを含むことを特徴とするメモリ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60236010A JPS6295792A (ja) | 1985-10-21 | 1985-10-21 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60236010A JPS6295792A (ja) | 1985-10-21 | 1985-10-21 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6295792A true JPS6295792A (ja) | 1987-05-02 |
Family
ID=16994442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60236010A Pending JPS6295792A (ja) | 1985-10-21 | 1985-10-21 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6295792A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105386A (ja) * | 1988-10-14 | 1990-04-17 | Nec Corp | メモリデータ出力回路 |
-
1985
- 1985-10-21 JP JP60236010A patent/JPS6295792A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02105386A (ja) * | 1988-10-14 | 1990-04-17 | Nec Corp | メモリデータ出力回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5604705A (en) | Static random access memory sense amplifier | |
| US4866675A (en) | Semiconductor memory circuit having a delay circuit | |
| US5555526A (en) | Synchronous semiconductor memory device having an auto-precharge function | |
| JPS59178685A (ja) | 半導体記憶回路 | |
| EP0242948B1 (en) | Refresh operation control circuit for semiconductor device | |
| JPH02216699A (ja) | バッファ回路およびその動作方法 | |
| JPH0935473A (ja) | バースト長さ検出回路 | |
| JP2805466B2 (ja) | メモリのアドレス遷移検出回路 | |
| EP0083195A2 (en) | Decoder circuit for a semiconductor device | |
| JPH1173775A (ja) | 半導体記憶装置の出力回路 | |
| US5394363A (en) | Pulse write driver circuit | |
| JP2928739B2 (ja) | パルス発生器 | |
| JPS6295792A (ja) | メモリ回路 | |
| US4825410A (en) | Sense amplifier control circuit | |
| JPS6344400A (ja) | 半導体記憶装置 | |
| JP3220857B2 (ja) | アドレス転移検出回路 | |
| JPS6061987A (ja) | 半導体メモリ装置 | |
| JPS62120694A (ja) | 半導体記憶装置 | |
| JPH1064269A (ja) | メモリ装置用ライトリカバリ保障回路及び動作信号制御方法 | |
| JP2723714B2 (ja) | 半導体メモリ | |
| JP2583948B2 (ja) | 昇圧回路 | |
| KR19980014199A (ko) | 2비트 리니어 버스트 시퀸스를 구현하는 카운터 회로 | |
| JP3266111B2 (ja) | クロック入力バッファ回路 | |
| JP2776088B2 (ja) | 半導体記憶装置 | |
| JP2580629B2 (ja) | メモリ装置 |