KR0154727B1 - 반도체 메모리 장치의 내부컬럼어드레스스트로우브 신호 제어 클럭 발생 회로 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속하는 기술 분야;
반도체 메모리 장치의 내부컬럼어드레스스트로우브 신호 제어 클럭 제어 클럭 발생회로에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제 ;
본 발명은 내부컬럼어드레스스트로우브 신호제어 클럭c 파형이 tBPC에만 관계되고 tCAS나 tcp에는 관계되지 않도록 하여 독출 또는 기록 동작시의 타이밍 마아진의 개선을 제공한다.
3. 발명의 해결방법의 요지 ; 본 발명은 칩 외부의 컬럼어드레스스트로우브 신호와 로우어드레스스트로우브 신호에 의해 제어되어 데이타를 독출하거나 기록하는 버스트 이이디이오우 모드로 동작하는 반도체 메모리 장치의 내부컬럼어드레스스트로우브 신호 제어 클럭 발생회로에 있어서, 상기 컬럼어드레스스트로우브 신호에 응답하여 두배의 주기를 갖고 논리가 반전된 신호를 출력하는 신호 제어 회로와, 상기 신호 제어 회로의 출력단에 입력단이 접속되어 상기 신호 제어 회로의 출력신호에 응답하여 반전지연된 신호를 출력하는 제1지연회로와, 상기 신호 제어 회로의 출력단에 입력단이 접속되어서 상기 신호 제어 회로의 출력신호에 응답하여 반전지연된 신호를 출력하는 제2지연회로와, 상기 제1지연회로의 출력신호를 일입력으로 하고 상기 신호 제어 회로의 출력신호를 타입력으로 하여 논리곱하여 제1내부제어신호를 출력하는 엔드게이트회로와, 상기 제2지연회로의 출력신호를 일입력으로 하고 상기 신호 제어 회로의 출력신호를 타입력으로 하여 반전논리합하여 제2내부제어신호를 출력하는 노아게이트회로와, 상기 엔드게이트 및 노아게이트의 출력단에 입력단이 접속되어 상기 제1내부제어신호와 제2내부제어신호를 두입력으로 하여 논리합하며 상기 컬럼어드레스스트로우브 신호와 논리가 반전된 내부컬럼어드레스스트로우브 신호 제어 클럭을 출력하는 오아게이트회로를 제공함에 있다.
4. 발명의 중요한 용도 ; 반도체 메모리 장치에 적합하게 사용된다.
Description
제1도는 버스트 이이디이오우(EDO) 모드에서의 컬럼어드레스스트로우브 신호의 특성도.
제2a,2b,2c도는 종래기술에 따른 내부컬럼어드레스스트로우브 신호 제어 클럭 발생회로의 회로도 및 동작 타이밍도.
제3a,3b도는 본 발명에 따른 내부컬럼어드레스스트로우브 신호 제어 클럭 발생회로의 회로도 및 동작 타이밍도.
본 발명은 메모리 장치에 관한것으로, 특히 이이디오우 모드(EDO Mode: Extended Data Out Mode)에서의 자동 펄스(Pulse)를 사용하여 동작 타이밍(Timing)을 개선한 내부 컬럼어드레스스트로우브 신호(Column Address Strobe Signal:CAS
) 제어 클럭 발생회로에 관한 것이다.
버스트 이이디오우(Burst EDO: 버스트 데이타 확장 출력) 모드로 동작하는 다이나믹 램(DRAM)의 경우 연속적인 데이타의 독출(Read) 또는 기록(Write) 동작을 위해서는 외부 제어 클럭인 로우어드레스스트로우브 신호가 인에이블(enable)된 상태에서 다른 외부 제어 클럭인 컬럼어드레스스트로우브 신호를 제1도에서와 같이 토글링(toggling)해주어야 한다.
제1도는 일반적인 버스트 이이디이오우(EDO) 모드에서의 컬럼어드레스스트로우브 신호의 특성도이다. 버스트 이이디오우(Burst EDO)의 싸이클 시간(cycle time)인 tBPC는 최소값이 정해져 있다. 이 최소값으로 정해진 시간이내에 독출 또는 기록 동작이 수행될 수 있어야 한다.신호의 액티브 시간(Active time)인 tCAS는 최소값이 정해져 있으며 tcp는신호의 프리차아지 시간(precharge time)으로 역시 최소값이 정의되어 있다.
외부에서클럭이 다이나믹 램(DRAM)내로 인가되면 통상의 다이나믹 램에서는 이를 버퍼링(buffering)하여 내부 제어 클럭을 발생시킨다. 통상의 다이나믹 램에서의 내부제어가 클럭c 발생회로를 제2a도에 도시하였으며 타이밍(timing)을 제2b,2c에 도시하였다.
제2b도는 종래기술의 내부 컬럼어드레스스트로우브 신호의 액티브 시간 tCAS가 작은 경우에 따른 클럭c 파형을 도시한 도면이며 제2c도에서 종래기술의 내부컬럼어드레스스트로우브 신호의 프리차아지 시간 tcp가 작은 경우에 따른c의 파형을 도시한 도면이다. 제2c도에서 프리차아지 시간 tcp가 작은 경우의 클럭c의 라이징 에지(rising edge)는의 폴링 에지(falling edge)에 의해 제어되고, 클럭c의 폴링 에지(falling edge)는의 라이징 에지(rising edge)에 의해 제어되므로 내부 컬럼어드레스스트로우브 신호의 액티브 시간 tCAS와 프리차이지 시간 tcp에 따라서 클럭c의 파형이 변화된다. 클럭c가 논리'하이(high)'인 구간의 크기는 상기 tCAS 크기에 관계되며 클럭c가 '로우(Low)'인 구간의 크기는 상기 tcp 크기에 관계된다. 상기 tCAS가 최소인 경우와 상기 tcp가 최소인 경우 모두 동작하려면 다이나믹 램(DRAM) 내부적으로 독출 또는 기록의 한 싸이클 동작이 최소 액티브 시간 tCAS min + 최소 프리차아지 시간 tcp min내에 이루어져야 하므로 독출 또는 기록 동작시 내부 클럭간의 타이밍 마아진(margin)이 줄어들게 된다. 타이밍 마아진이 줄어들지 않게 하려면 최소 컬럼어드레스스트로우브 클럭의 한 싸이클 시간은 tBPC min = tCAS min + tcp min의 관계가 항상 만족되어야 하는 타이밍상의 제한이 생긴다. 예를들어 tBPC min =15ns(나노초), tCAS min =5ns, tcp min = 5ns로 정할 경우 내부클럭인c의 펄스폭은 상기 tCAS min이 적용된 경우와 상기 tcp min인 적용된 경우 사이에서 5ns의 편차를 나타내므로 두 경우 모두 정상 동작이 이루어지려면 상기 tBPC min인 15ns중 10ns 이내에 독출 또는 기록 동작이 이루어져야 하며 여분의 5ns는 상기c 펄스폭 편차에 대비한 타이밍 마아진으로 사용된다. 따라서 실제 독출 또는 기록 동작은클럭의 싸이클 시간인 tBPC(=15ns)보다 5ns 짧은 시간내에 이루어져야 하므로 실제 독출 또는 기록 동작 제어를 위한 타이밍 마아진이 줄어드는 문제점이 발생된다.
따라서, 본 발명의 목적은 내부 컬럼어드레스스트로우브 신호제어 클럭c 파형이 컬럼어드레스스트로우브 신호클럭의 싸이클 시간 tBPC에만 관계되고, 컬럼어드레스스트로우브 신호 액티브 시간 tCAS나 컬럼어드레스스트로우브 신호 프리차아지 시간 tcp에는 관계되지 않도록 하여 독출 또는 기록 동작시의 타이밍 마아진을 개선시키는 반도체 메모리 장치의 내부컬럼어드레스스트로우브 신호 제어 클럭 발생회로를 제공함에 있다.
상기한 목적을 달성하기 위한 본 발명의 기술적 사상에 따르면, 칩 외부의 컬럼어드레스스트로우브 신호와 로우어드레스스트로우브 신호에 의해 제어되어 데이타를 독출하거나 기록하는 버스트 이이디이오우 모드로 동작하는 반도체 메모리 장치의 내부컬럼어드레스스트로우브 신호 제어 클럭 발생회로에 있어서, 상기 컬럼어드레스스트로우브 신호에 응답하여 두배의 주기를 갖고 논리가 반전된 신호를 출력하는 신호 제어 회로와, 상기 신호 제어 회로의 출력단에 입력단이 접속되어서 상기 신호 제어 회로의 출력신호에 응답하여 반전지연된 신호를 출력하는 제1지연회로와, 상기 신호 제어 회로의 출력단에 입력단이 접속되어서 상기 신호 제어 회로의 출력신호에 응답하여 반전지연된 신호를 출력하는 제2지연회로와, 상기 제1지연회로의 출력신호를 일입력으로 하고 상기 신호 제어 회로의 출력 신호를 타입력으로 하여 논리곱하여 제1내부제어신호를 출력하는 엔드게이트회로와, 상기 제2지연회로의 출력신호를 일입력으로 하고 상기 신호 제어 회로의 출력신호를 타입력으로 하여 반전논리합하여 제2내부제어신호를 출력하는 노아게이트회로와, 상기 엔드게이트 및 노아게이트의 출력단에 입력단이 접속되어 상기 제1내부제어신호와 제2내부제어신호를 두입력으로 하여 논리합하며 상기 컬럼어드레스스트로우브 신호와 논리가 반전된 내부컬럼어드레스스트로우브 신호 제어 클럭을 출력하는 오아게이트 회로를 가지는 것을 특징으로 한다.
이하 본 발명의 바람직한 실시예들의 상세한 설명이 첨부된 도면들을 참조하여 설명된다.
도면들중 동일한 구성요소 및 부분들은 가능한한 어느곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다.
발명의 목적을 구현하기 위하여 본 발명에서는 상기c의 라이징 에지(rising edge)만이 외부 제어 클럭인폴링 에지(falling edge)에 의해 제어되고 상기c의 폴링(falling)은에 제어되는 대신 상기c의 라이징(rising) 이후 일정한 시간 후에 자동으로 이루어지도록 자동 펄스 방식(auto-pulse scheme)을 사용하였다. 제3a도는 본 발명에 따른 실시예를 도시한 도면이다. 제3a도를 참조하면, 컬럼어드레스스트로우브 신호와 이외의 두신호를 받는 신호 제어 회로와, 상기 신호 제어 회로에 접속되어 시간지연과 반전을 시키는 인버터 21,22,23,24,25가 직렬로 연결된 제1인버터 체인과, 상기 인버터 체인의 신호와 상기 신호 제어 회로에서 출력되는 신호를 두개의 입력으로 받아 논리곱하는 앤드게이트 26과, 상기 인버터 체인과 동일한 역할과 구성을 가지는 인버터 31,32,33,34,35로 구성된 제2인버터 체인과, 상기 제2인버터 체인의 출력신호와 상기 신호 제어 신호의 출력신호를 두개의 입력으로 하여 노아게이트 36과, 상기 앤드게이트 26과 상기 노아게이트 36의 출력신호를 두개의 입력신호로 하여 컬럼어드레스스트로우브 신호 제어 클럭c을 발생시키는 오아게이트 40으로 구성되어 있다. 제3b도는 제3a도의 동작 타이밍도이다. 이하 제3a도를 제3b도의 동작 타이밍을 통하여 상세히 설명한다. 제이케이 플립플롭(JK flip-flop)의 제이케이(JK) 입력이 논리'하이(High)'상태 즉 '1'상태이므로 제이케이 플립플롭은 티이 플립플롭(T flip-flop)과 같은 기능을 수행한다. 즉 클럭 신호의 폴링에너지에서 출력 Q의 상태를 토글링(toggling) 시킨다. 그 결과 출력 Q단자에는 외부 클럭주기의 2배의 주기를 가지며 논리'하이'와 '로우'구간의 비가 1:1인 신호 파형이 나타난다.
한편, 상기 Q단자의 출력 신호가 '로우'에서 '하이'로 천이(Transistion)할 때에는 제1제어 클럭 발생신호cR 모드(mode)에 논리'하이'상태의 펄스가 발생하며 그 펄스폭은 제1인버터 체인(Chain)의 인버터 21,22,23,24,25에 의한 지연 시간에 해당된다. 마찬가지로 Q단자 출력신호가 논리'하이'에서 '로우'로 천이할 때에는 제2제어 클럭 발생신호cF 모드에 논리'하이'상태의 펄스가 발생하며 그 펄스폭은 제2인버터 체인의 인버터 31,32,33,34,35에 의한 지연 시간에 해당된다. 제1제어 클럭 발생신호cR과 제2제어 클럭 발생신호cF가 오아게이트 40에 입력되어 내부제어 클럭인c를 생성한다. 상기 신호c의 주기는의 주기와 같아지고 제1인버터 체인 21∼25와 제2인버터 체인 31∼35의 시간지연을 동일하게 조절하면 상기 신호c에서 논리'하이'인 구간의 크기가 일정해진다.
결과적으로 상기 신호c의 라이징 에지만이폴링 에지에 의해 제어되고 상기 신호c는 일정한 시간동안 논리'하이'상태를 유지한 후에 자동적으로 폴링하므로 상기 tBPC가 일정한 경우 상기 신호c의 파형은 상기 tCAS나 tcp에 관계없이 일정하게 된다. 따라서 종래의 기술에서와 같이 상기 신호c 파형변화를 고려한 타이밍 마아진을 고려할 필요가 없게 되므로 실제 독출 또는 기록 동작이 상기 tBPC보다 작은 시간이 아니라 tBPC 내에만 이루어지면 된다. 이경우 독출 또는 기록 동작의 제어를 위한 타이밍 마아진을 충분히 확보할수 있다. 독출 또는 기록 동작 제어를 위한 타이밍 마아진을 충분히 확보할수 있다. 충분한 동작 마아진은 곧 수율 증대로 나타나게 되는 효과가 있다.
상기한 본 발명은 도면을 중심으로 예를들어 한정되었지만, 그 동일한 것은 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 변화와 변형이 가능함이 본 분야의 숙련된 자에게 있어 명백할 것이다.
Claims (7)
- 칩 외부의 컬럼어드레스스트로우브 신호와 로우어드레스스트로우브 신호에 의해 제어되어 데이타를 독출하거나 기록하는 버스트 이이디이오우 모드로 동작하는 반도체 메모리 장치의 내부컬럼어드레스스트로우브 신호 제어 클럭 발생회로에 있어서, 상기 컬럼어드레스스트로우브 신호에 응답하여 두배의 주기를 갖고 논리가 반전된 신호를 출력하는 신호 제어 회로와, 상기 신호 제어 회로의 출력단에 입력단이 접속되어서 상기 신호 제어 회로의 출력신호에 응답하여 반전지연된 신호를 출력하는 제1지연회로와, 상기 신호 제어 회로의 출력단에 입력단이 접속되어서 상기 신호 제어 회로의 출력신호에 응답하여 반전지연된 신호를 출력하는 제2지연회로와, 상기 제1지연회로의 출력신호를 일입력으로 하고 상기 신호 제어 회로의 출력신호를 타입력으로 하여 논리곱하여 제1내부제어신호를 출력하는 엔드게이트회로와, 상기 제2지연회로의 출력신호를 일입력으로 하고 상기 신호 제어 회로의 출력신호를 타입력으로 하여 반전논리합하여 제2내부제어신호를 출력하는 노아게이트회로와, 상기 엔드게이트 및 노아게이트의 출력단에 입력단이 접속되어 상기 제1내부제어신호와 제2내부제어신호를 두입력으로 하여 논리합하며 상기 컬럼어드레스스트로우브 신호와 논리가 반전된 내부컬럼어드레스스트로우브 신호 제어 클럭을 출력하는 오아게이트회로를 구비함을 특징으로 하는 반도체 메모리 장치의 내부컬럼어드레스스트로우브 신호 제어 클럭 발생회로.
- 제1항에 있어서, 상기 신호 제어 회로는 제이케이 플립플롭회로임을 특징으로 하는 반도체 메모리 장치의 내부컬럼어드레스스트로우브 신호 제어 클럭 발생회로.
- 제2항에 있어서, 상기 제이케이 플립플롭회로는 티이 플립플롭회로와 같은 기능을 가짐을 특징으로 하는 반도체 메모리 장치의 내부컬럼어드레스스트로우브 신호 제어 클럭 발생회로.
- 제1항에 있어서, 상기 제1지연회로와 제2지연회로는 홀수개의 인버터 체인으로 구성함을 특징으로 하는 반도체 메모리 장치의 내부컬럼어드레스스트로우브 신호 제어 클럭 발생회로.
- 제1항 내지 제4항에 있어서, 상기 제1지연회로와 제2지연회로의 인버터체인은 동일한 갯수의 인버터를 가짐을 특징으로 하는 반도체 메모리 장치의 내부컬럼어드레스스트로우브 신호 제어 클럭 발생회로.
- 제1항에 있어서, 상기 제1내부제어신호는 상기 신호 제어 회로의 출력 신호가 저논리값에서 고논리값으로 인에이블됨에 의해 고논리값으로 인에이블함을 특징으로 하는 반도체 메모리 장치의 내부컬럼어드레스스트로우브 신호 제어 클럭 발생회로.
- 제1항에 있어서, 상기 제2내부제어신호는 상기 신호 제어 회로의 출력 신호가 고논리값에서 저논리값으로 인에이블됨에 의해 고논리값으로 인에이블함을 특징으로 하는 반도체 메모리 장치의 내부컬럼어드레스스트로우브 신호 제어 클럭 발생회로.
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Applications Claiming Priority (1)
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| KR1019950025474A KR0154727B1 (ko) | 1995-08-18 | 1995-08-18 | 반도체 메모리 장치의 내부컬럼어드레스스트로우브 신호 제어 클럭 발생 회로 |
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| KR970012731A KR970012731A (ko) | 1997-03-29 |
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Family Applications (1)
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| KR1019950025474A KR0154727B1 (ko) | 1995-08-18 | 1995-08-18 | 반도체 메모리 장치의 내부컬럼어드레스스트로우브 신호 제어 클럭 발생 회로 |
Country Status (1)
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1995
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| KR970012731A (ko) | 1997-03-29 |
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