JP3080635B2 - 半導体メモリ - Google Patents
半導体メモリInfo
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- JP3080635B2 JP3080635B2 JP6972790A JP6972790A JP3080635B2 JP 3080635 B2 JP3080635 B2 JP 3080635B2 JP 6972790 A JP6972790 A JP 6972790A JP 6972790 A JP6972790 A JP 6972790A JP 3080635 B2 JP3080635 B2 JP 3080635B2
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、半導体メモリに係り、特にアドレス遷移検
出回路を有するメモリに関する。
出回路を有するメモリに関する。
（従来の技術） 従来の不揮発性半導体メモリは、例えばEPROM（紫外
線消去型・再書き込み可能な読み出し専用メモリ）は、
第５図に示すように構成されている。第５図において、
ローアドレス入力信号はローアドレスバッファ回路51に
より増幅・整形されたのちローデコーダ回路52に入力
し、カラムアドレス入力信号はカラムアドレスバッファ
回路53により増幅・整形されたのちカラムデコーダ回路
54に入力する。上記ローデコーダ回路52は、データを記
憶するメモリセルが配列されたメモリセルアレイ55のワ
ード線を１本だけ選択し、上記カラムデコーダ回路54は
カラム選択ゲート56を制御してメモリセルアレイ55のビ
ット線を１本だけ選択する。これによって、メモリセル
アレイ55の中から１個のメモリセルトランジスタが選択
され、この選択されたメモリセルの情報に応じてセンス
アンプ回路57が検知・増幅を行い、このセンスアンプ回
路57の出力が出力バッファ回路58を経てチップ外部へ読
み出される。
線消去型・再書き込み可能な読み出し専用メモリ）は、
第５図に示すように構成されている。第５図において、
ローアドレス入力信号はローアドレスバッファ回路51に
より増幅・整形されたのちローデコーダ回路52に入力
し、カラムアドレス入力信号はカラムアドレスバッファ
回路53により増幅・整形されたのちカラムデコーダ回路
54に入力する。上記ローデコーダ回路52は、データを記
憶するメモリセルが配列されたメモリセルアレイ55のワ
ード線を１本だけ選択し、上記カラムデコーダ回路54は
カラム選択ゲート56を制御してメモリセルアレイ55のビ
ット線を１本だけ選択する。これによって、メモリセル
アレイ55の中から１個のメモリセルトランジスタが選択
され、この選択されたメモリセルの情報に応じてセンス
アンプ回路57が検知・増幅を行い、このセンスアンプ回
路57の出力が出力バッファ回路58を経てチップ外部へ読
み出される。
なお、60はアドレス入力の遷移を検出して単安定パル
スであるアドレス遷移検出信号▲▼を出力する
アドレス遷移検出回路であり、通常は、個々のアドレス
入力の遷移、あるいは、２〜３個単位のアドレス入力の
遷移を検出するローカルアドレス遷移検出回路の各出力
信号の論理和をとるように構成されている。ここでは、
ローアドレスバッファ回路51の出力の遷移を検出するロ
ーカルアドレス遷移検出回路61およびカラムアドレスバ
ッファ回路53の出力の遷移を検出するローカルアドレス
遷移検出回路62の各出力の論理和・否定をノア回路63で
とる例を示している。このアドレス遷移検出回路60は、
従来は、通常の読み出しモード時のほか、データの書き
込みを行うプログラムモード時、信頼性などのテストを
行うテストモード時にも動作状態になっている。
スであるアドレス遷移検出信号▲▼を出力する
アドレス遷移検出回路であり、通常は、個々のアドレス
入力の遷移、あるいは、２〜３個単位のアドレス入力の
遷移を検出するローカルアドレス遷移検出回路の各出力
信号の論理和をとるように構成されている。ここでは、
ローアドレスバッファ回路51の出力の遷移を検出するロ
ーカルアドレス遷移検出回路61およびカラムアドレスバ
ッファ回路53の出力の遷移を検出するローカルアドレス
遷移検出回路62の各出力の論理和・否定をノア回路63で
とる例を示している。このアドレス遷移検出回路60は、
従来は、通常の読み出しモード時のほか、データの書き
込みを行うプログラムモード時、信頼性などのテストを
行うテストモード時にも動作状態になっている。
また、制御パルス発生回路59は、上記アドレス遷移検
出回路60から出力するアドレス遷移検出信号▲
▼を受けて種々の制御パルス信号を出力し、この制御パ
ルス信号のうちの１つは内部ノード（例えばセンスアン
プ回路57に連なっているデータ線対）の電位のイコライ
ズ等を行って読み出しの高速化を図るために使用され
る。
出回路60から出力するアドレス遷移検出信号▲
▼を受けて種々の制御パルス信号を出力し、この制御パ
ルス信号のうちの１つは内部ノード（例えばセンスアン
プ回路57に連なっているデータ線対）の電位のイコライ
ズ等を行って読み出しの高速化を図るために使用され
る。
ところで、EPROMにおいては、プログラムモード時に
メモリセルに対して十分な書き込み量を確保するため
に、プログラムモード時の電源電圧が読み出しモード時
の電源電圧Vccより高い値に設定される。これにより、
プログラムモード時には、内部回路により生じる雑音量
も読み出しモード時に比べて増加する。また、プログラ
ムを行う場合には、一般的には、プログラムライターな
どでデータの書込みを行うが、通常は、データが正常に
書き込まれたか否かをデータ書込み後にチェックするベ
リファイチェックを行う。この場合、読み出しモードが
出力バッファ回路58を経てチップ外部へ出力される時に
生じる雑音量によっては、前記アドレスバッファ回路51
あるいは53が誤動作し、アドレス遷移検出回路60から誤
ってアドレス遷移検出信号▲▼が出力し、制御
パルス発生回路59から誤って制御パルス信号が出力する
おそれがある。そして、この誤って出力した制御パルス
信号により内部ノードの電位がイコライズされて不安定
な状態になってしまい、一時的に誤ったデータが出力
し、この時の出力バッファ回路58の出力変化に伴う充放
電に起因して再び雑音が発生し、出力の発振や遅れなど
の誤動作が生じる原因となる。
メモリセルに対して十分な書き込み量を確保するため
に、プログラムモード時の電源電圧が読み出しモード時
の電源電圧Vccより高い値に設定される。これにより、
プログラムモード時には、内部回路により生じる雑音量
も読み出しモード時に比べて増加する。また、プログラ
ムを行う場合には、一般的には、プログラムライターな
どでデータの書込みを行うが、通常は、データが正常に
書き込まれたか否かをデータ書込み後にチェックするベ
リファイチェックを行う。この場合、読み出しモードが
出力バッファ回路58を経てチップ外部へ出力される時に
生じる雑音量によっては、前記アドレスバッファ回路51
あるいは53が誤動作し、アドレス遷移検出回路60から誤
ってアドレス遷移検出信号▲▼が出力し、制御
パルス発生回路59から誤って制御パルス信号が出力する
おそれがある。そして、この誤って出力した制御パルス
信号により内部ノードの電位がイコライズされて不安定
な状態になってしまい、一時的に誤ったデータが出力
し、この時の出力バッファ回路58の出力変化に伴う充放
電に起因して再び雑音が発生し、出力の発振や遅れなど
の誤動作が生じる原因となる。
ここで、出力バッファ回路58のデータ出力時における
雑音発生およびアドレスバッファ回路51あるいは53の誤
動作のメカニズムについて詳細に説明する。
雑音発生およびアドレスバッファ回路51あるいは53の誤
動作のメカニズムについて詳細に説明する。
メモリ集積回路をシステム製品に組み込む場合、電源
電圧Vcc、接地電位Vssはそれぞれ電源装置から配線を介
してメモリ集積回路に供給される。このため、Vcc配線
およびVss配線に存在するインダクタンスの影響によ
り、これらの配線に大きな電流が流れると、Vcc電位ま
たはVss電位に大きな電位変動が発生する。即ち、これ
らの配線に存在するインダクタンス成分をＬ、配線に流
れる電流の時間的変化の割合をdi/dtで表すと、配線に
は次の式で表されるような電位変化Δｖが生じる。
電圧Vcc、接地電位Vssはそれぞれ電源装置から配線を介
してメモリ集積回路に供給される。このため、Vcc配線
およびVss配線に存在するインダクタンスの影響によ
り、これらの配線に大きな電流が流れると、Vcc電位ま
たはVss電位に大きな電位変動が発生する。即ち、これ
らの配線に存在するインダクタンス成分をＬ、配線に流
れる電流の時間的変化の割合をdi/dtで表すと、配線に
は次の式で表されるような電位変化Δｖが生じる。
Δｖ＝Ｌ・（di/dt） このような出力バッファ回路58からデータが出力され
る時、出力段には大きな外部負荷容量に対する充放電を
行うために大きな電流が流れるので、メモリ集積回路内
部で電源電圧Vccおよび接地電位Vssの電位変動（電源変
動）が生じ、この電源変動の影響によりメモリ集積回路
の内部回路に誤動作が引き起こされるようになってき
た。このような電源変動により引き起こされる誤動作と
しては種々あるが、その中の１つに入力段、例えばアド
レス入力部の誤動作がある。データを外部に出力してい
るメモリ集積回路の内部で電源変動が発生しても、この
アドレス入力部に他の半導体集積回路から入力するデー
タの電位レベルは変化しない。即ち、電源変動は、等価
的にアドレス入力信号に乗るスパイク雑音と同様の自己
雑音であり、この自己雑音により前記アドレスバッファ
回路51あるいは53の誤動作を招く。これにより、前述し
たように制御パルス発生回路59から誤って制御パルス信
号が出力して一時的に誤ったデータが出力したり、誤っ
たアドレスのデータを読み出してしまい、この読み出し
時における出力バッファ回路58の出力変化に伴う充放電
に起因して再び自己雑音が発生し、出力の発振や遅れな
どの誤動作が生じる原因となる。
る時、出力段には大きな外部負荷容量に対する充放電を
行うために大きな電流が流れるので、メモリ集積回路内
部で電源電圧Vccおよび接地電位Vssの電位変動（電源変
動）が生じ、この電源変動の影響によりメモリ集積回路
の内部回路に誤動作が引き起こされるようになってき
た。このような電源変動により引き起こされる誤動作と
しては種々あるが、その中の１つに入力段、例えばアド
レス入力部の誤動作がある。データを外部に出力してい
るメモリ集積回路の内部で電源変動が発生しても、この
アドレス入力部に他の半導体集積回路から入力するデー
タの電位レベルは変化しない。即ち、電源変動は、等価
的にアドレス入力信号に乗るスパイク雑音と同様の自己
雑音であり、この自己雑音により前記アドレスバッファ
回路51あるいは53の誤動作を招く。これにより、前述し
たように制御パルス発生回路59から誤って制御パルス信
号が出力して一時的に誤ったデータが出力したり、誤っ
たアドレスのデータを読み出してしまい、この読み出し
時における出力バッファ回路58の出力変化に伴う充放電
に起因して再び自己雑音が発生し、出力の発振や遅れな
どの誤動作が生じる原因となる。
一方、テストモード辞にはアドレス入力ピンあるいは
制御信号入力ピンに通常の電源電圧Vccより高い三値制
御信号を印加して内部の三値制御信号を動作させ、ある
いは、通常のパッドとは別に用意されているダミーパッ
ドにある電位のテストモード指定信号を印加することに
より内部テスト回路を駆動させて内部回路の信頼性など
のテストを行う。このテストモード時に使用される内部
テスト回路は、通常の読み出し回路と比較して一般に雑
音耐量が少ないので、前記したようなデータ出力時にお
ける自己雑音の影響により誤動作が引き起こされるおそ
れがあり、正確なテストを行うことができなくなるおそ
れがある。
制御信号入力ピンに通常の電源電圧Vccより高い三値制
御信号を印加して内部の三値制御信号を動作させ、ある
いは、通常のパッドとは別に用意されているダミーパッ
ドにある電位のテストモード指定信号を印加することに
より内部テスト回路を駆動させて内部回路の信頼性など
のテストを行う。このテストモード時に使用される内部
テスト回路は、通常の読み出し回路と比較して一般に雑
音耐量が少ないので、前記したようなデータ出力時にお
ける自己雑音の影響により誤動作が引き起こされるおそ
れがあり、正確なテストを行うことができなくなるおそ
れがある。
なお、上記した三値制御回路は、例えば第６図に示す
ようにＰチャネルMOSトランジスタP1、P2およびＮチャ
ネルMOSトランジスタN1が接続されており、入力ピン65
の入力電圧として、接地電位Vss、あるいは、電源電圧V
cc、あるいは、電源電位Vccより高い電位（例えば10V）
を選択的に与えることができ、電源電位Vccより高い電
位を与えることにより動作する。
ようにＰチャネルMOSトランジスタP1、P2およびＮチャ
ネルMOSトランジスタN1が接続されており、入力ピン65
の入力電圧として、接地電位Vss、あるいは、電源電圧V
cc、あるいは、電源電位Vccより高い電位（例えば10V）
を選択的に与えることができ、電源電位Vccより高い電
位を与えることにより動作する。
また、ダイソートテスト時では、通常の使用状態と比
較して雑音の発生量が多くなるが、この時も自己雑音の
影響により前記アドレス遷移検出回路60および制御パル
ス発生回路59が誤動作するおそれがある。
較して雑音の発生量が多くなるが、この時も自己雑音の
影響により前記アドレス遷移検出回路60および制御パル
ス発生回路59が誤動作するおそれがある。
（発明が解決しようとする課題） 上記したように、従来のEPROMは、出力データ変化時
における自己雑音により誤動作するおそれがあり、換言
すれば、ユーザー側で十分な雑音対策を行うことを期待
して設計されている。しかし、ユーザー側でEPROMにデ
ータの書込みを行う場合は、通常、市販のプログラムラ
イターを使用するが、この市販のプログラムライターは
雑音の発生量が少ない低速品（EPROM）を想定して設計
されているので、必ずしも十分な雑音対策が施されては
いない。従って、このような市販のプログラムライター
を使用して高速品（EPROM）にデータの書込みを行う
と、雑音の発生量が増加し、誤動作するおそれがある。
特に、読み出しの高速化を図るために使用しているアド
レス遷移検出回路を使用している場合には、入力ピンの
スキューに対する条件が厳しくなり、これに市販のプロ
グラムライターが十分対応しているとは言い難い。
における自己雑音により誤動作するおそれがあり、換言
すれば、ユーザー側で十分な雑音対策を行うことを期待
して設計されている。しかし、ユーザー側でEPROMにデ
ータの書込みを行う場合は、通常、市販のプログラムラ
イターを使用するが、この市販のプログラムライターは
雑音の発生量が少ない低速品（EPROM）を想定して設計
されているので、必ずしも十分な雑音対策が施されては
いない。従って、このような市販のプログラムライター
を使用して高速品（EPROM）にデータの書込みを行う
と、雑音の発生量が増加し、誤動作するおそれがある。
特に、読み出しの高速化を図るために使用しているアド
レス遷移検出回路を使用している場合には、入力ピンの
スキューに対する条件が厳しくなり、これに市販のプロ
グラムライターが十分対応しているとは言い難い。
本発明は、上記問題点を解決すべくなされたもので、
その目的は、内部回路により生じる雑音量が読み出しモ
ード時に比べて増加するプログラムモード時あるいは通
常の読み出し回路と比較して一般に雑音耐量が少ない内
部テスト回路を使用するテストモード時のデータ出力時
における自己雑音の影響によるアドレス遷移検出回路の
誤動作を防止し得る半導体メモリを提供することにあ
る。
その目的は、内部回路により生じる雑音量が読み出しモ
ード時に比べて増加するプログラムモード時あるいは通
常の読み出し回路と比較して一般に雑音耐量が少ない内
部テスト回路を使用するテストモード時のデータ出力時
における自己雑音の影響によるアドレス遷移検出回路の
誤動作を防止し得る半導体メモリを提供することにあ
る。
［発明の構成］ （課題を解決するための手段） 本発明は、アドレス遷移検出回路を備え、読み出しモ
ード以外に、データ書込み後にデータが正常に書込まれ
たか否かをチェックするベリファイチェック動作を含む
プログラムモードを有する半導体メモリにおいて、読み
出しモード時には上記アドレス遷移検出回路の動作を許
可し、プログラムモード時には上記アドレス遷移検出回
路の動作またはアドレス遷移検出回路の出力側の制御パ
ルス発生回路の動作を禁止する制御回路を具備すること
を特徴とする。
ード以外に、データ書込み後にデータが正常に書込まれ
たか否かをチェックするベリファイチェック動作を含む
プログラムモードを有する半導体メモリにおいて、読み
出しモード時には上記アドレス遷移検出回路の動作を許
可し、プログラムモード時には上記アドレス遷移検出回
路の動作またはアドレス遷移検出回路の出力側の制御パ
ルス発生回路の動作を禁止する制御回路を具備すること
を特徴とする。
（作用） 内部回路により生じる雑音量が読み出しモードに比べ
て増加するプログラムモード時あるいは通常の読み出し
回路と比較して一般に雑音耐量が少ない内部テスト回路
を使用するテストモード時には、アドレス遷移検出回路
の動作またはアドレス遷移検出回路の出力側の制御パル
ス発生回路の動作が禁止される。
て増加するプログラムモード時あるいは通常の読み出し
回路と比較して一般に雑音耐量が少ない内部テスト回路
を使用するテストモード時には、アドレス遷移検出回路
の動作またはアドレス遷移検出回路の出力側の制御パル
ス発生回路の動作が禁止される。
従って、出力データ変化時に自己雑音が発生しても、
誤ったアドレス遷移検出信号あるいは制御パルス信号が
出力しなくなり、不要にも内部ノードの電位をイコライ
ズしてしまうことが防止され、一時的に誤ったデータが
出力することもなく、この時の出力バッファ回路の出力
変化に伴う充放電に起因して再び雑音が発生して出力の
発振や遅れなどの誤動作が生じる恐れもなくなる。換言
すれば、アドレス遷移検出回路を使用することによるデ
ータ読み出し速度ど高速性を保ったまま、プログラムモ
ード時やテストモード時における自己雑音に対する集積
回路チップの動作マージンが大きくて信頼性の高い半導
体メモリが得られる。
誤ったアドレス遷移検出信号あるいは制御パルス信号が
出力しなくなり、不要にも内部ノードの電位をイコライ
ズしてしまうことが防止され、一時的に誤ったデータが
出力することもなく、この時の出力バッファ回路の出力
変化に伴う充放電に起因して再び雑音が発生して出力の
発振や遅れなどの誤動作が生じる恐れもなくなる。換言
すれば、アドレス遷移検出回路を使用することによるデ
ータ読み出し速度ど高速性を保ったまま、プログラムモ
ード時やテストモード時における自己雑音に対する集積
回路チップの動作マージンが大きくて信頼性の高い半導
体メモリが得られる。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明
する。
する。
第１図は、EPROMの一部を示しており、第５図に示し
た従来のEPROMと比べて、プログラムモード時やテスト
モード時を検出した場合に前記アドレス遷移検出回路
（ATD）60の動作を非動作状態に制御するATD制御回路10
が付加され、これによりアドレス遷移検出回路60の例え
ばノア回路63′の動作が制御される点が異なり、その他
は同一であるので第５図中と同一符号を付している。
た従来のEPROMと比べて、プログラムモード時やテスト
モード時を検出した場合に前記アドレス遷移検出回路
（ATD）60の動作を非動作状態に制御するATD制御回路10
が付加され、これによりアドレス遷移検出回路60の例え
ばノア回路63′の動作が制御される点が異なり、その他
は同一であるので第５図中と同一符号を付している。
上記ATD制御回路10は、例えば第３図、第４図に示す
ように三入力のノアゲート11からなり、プログラムモー
ド時に活性状態（本例では“H"レベル）になるプログラ
ム制御信号と、テストモード時に選択的に活性状態（本
例では“H"レベル）になる三値制御信号およびダミーパ
ッドからのテストモード指定信号がそれぞれ入力する。
そして、上記ATD制御回路10の出力は前記アドレス遷移
検出回路60のノア回路63′のイネーブル制御信号として
入力する。
ように三入力のノアゲート11からなり、プログラムモー
ド時に活性状態（本例では“H"レベル）になるプログラ
ム制御信号と、テストモード時に選択的に活性状態（本
例では“H"レベル）になる三値制御信号およびダミーパ
ッドからのテストモード指定信号がそれぞれ入力する。
そして、上記ATD制御回路10の出力は前記アドレス遷移
検出回路60のノア回路63′のイネーブル制御信号として
入力する。
上記EPROMの動作は、基本的には、第５図を参照して
前述した従来のEPROMの動作と同様であるが、ATD制御回
路10が付加されていることにより、以下に述べるような
制御動作が行われる。
前述した従来のEPROMの動作と同様であるが、ATD制御回
路10が付加されていることにより、以下に述べるような
制御動作が行われる。
即ち、通常の読み出しモード時には、前記プログラム
制御信号、三値制御信号およびテストモード指定信号が
それぞれ非活性状態（本例では“L"レベル）であり、AT
D制御回路10の出力は“H"レベルであり、アドレス遷移
検出回路60のノア回路63′は動作許可（イネーブル）状
態に制御される。
制御信号、三値制御信号およびテストモード指定信号が
それぞれ非活性状態（本例では“L"レベル）であり、AT
D制御回路10の出力は“H"レベルであり、アドレス遷移
検出回路60のノア回路63′は動作許可（イネーブル）状
態に制御される。
これに対して、プログラムモード時には、プログラム
ピンにプログラム電圧Vppが供給されることにより前記
プログラム制御信号が活性状態（“H"レベル）になる
と、ATD制御回路10の出力は“L"レベルになり、ノア回
路63′は動作禁止（ディセーブル）状態に制御される。
ピンにプログラム電圧Vppが供給されることにより前記
プログラム制御信号が活性状態（“H"レベル）になる
と、ATD制御回路10の出力は“L"レベルになり、ノア回
路63′は動作禁止（ディセーブル）状態に制御される。
従って、データが正常に書き込まれたか否かをデータ
書込み後にチェックするベリファイチェック時に、プロ
グラム電圧Vppが読み出しモード時の電源電圧Vccより高
く設定されていることにより、内部回路により生じる雑
音量が読み出しモード時に比べて増加することによって
アドレスバッファ回路51あるいは53が誤動作したとして
も、アドレス遷移検出回路60から誤ってアドレス遷移検
出信号ΦATDが出力したり、制御パルス発生回路59から
誤って制御パルス信号が出力したりすることがないの
で、誤って出力した制御パルス信号により内部ノードの
電位がイコライズされて不安定な状態になって一時的に
誤ったデータが出力するという誤動作が防止される。
書込み後にチェックするベリファイチェック時に、プロ
グラム電圧Vppが読み出しモード時の電源電圧Vccより高
く設定されていることにより、内部回路により生じる雑
音量が読み出しモード時に比べて増加することによって
アドレスバッファ回路51あるいは53が誤動作したとして
も、アドレス遷移検出回路60から誤ってアドレス遷移検
出信号ΦATDが出力したり、制御パルス発生回路59から
誤って制御パルス信号が出力したりすることがないの
で、誤って出力した制御パルス信号により内部ノードの
電位がイコライズされて不安定な状態になって一時的に
誤ったデータが出力するという誤動作が防止される。
一方、テストモード時には、三値制御信号あるいはテ
ストモード指定信号が活性状態（“H"レベル）になる
と、ATD制御回路10の出力は“L"レベルになり、アドレ
ス遷移検出回路60のノア回路63′は動作禁止（ディセー
ブル）状態に制御される。
ストモード指定信号が活性状態（“H"レベル）になる
と、ATD制御回路10の出力は“L"レベルになり、アドレ
ス遷移検出回路60のノア回路63′は動作禁止（ディセー
ブル）状態に制御される。
従って、通常の読み出し回路と比較して一般に雑音耐
量が少ない内部テスト回路を使用するテストモード時で
あっても、上記プログラムモード時と同様に、制御パル
ス信号が誤って出力することがないので、内部ノードの
電位が誤ってイコライズされて不安定な状態になって一
時的に誤ったデータが出力することもなく、この時の出
力バッファ回路58の出力変化に伴う充放電に起因して再
び雑音が発生して出力の発振や遅れなどの誤動作が生じ
る恐れもなくなる。換言すれば、アドレス遷移検出回路
60を使用することによるデータ読み出し速度の高速性を
保ったまま、プログラムモード時やテストモード時にお
ける自己雑音に対する集積回路チップの動作マージンが
大きくて信頼性の高いEPROMが得られる。
量が少ない内部テスト回路を使用するテストモード時で
あっても、上記プログラムモード時と同様に、制御パル
ス信号が誤って出力することがないので、内部ノードの
電位が誤ってイコライズされて不安定な状態になって一
時的に誤ったデータが出力することもなく、この時の出
力バッファ回路58の出力変化に伴う充放電に起因して再
び雑音が発生して出力の発振や遅れなどの誤動作が生じ
る恐れもなくなる。換言すれば、アドレス遷移検出回路
60を使用することによるデータ読み出し速度の高速性を
保ったまま、プログラムモード時やテストモード時にお
ける自己雑音に対する集積回路チップの動作マージンが
大きくて信頼性の高いEPROMが得られる。
なお、上記アドレス遷移検出回路60のノア回路63′の
一例を第２図に示す。このノア回路63′において、負荷
用のＰチャネルMOSトランジスタTP1はVcc電源にソース
が接続され、ゲートが接地電位Vssに接続されており、
駆動用のＮチャネルMOSトランジスタTN1およびTN2は、
それぞれのドレインが共通に前記負荷用のＰチャネルMO
SトランジスタTP1のドレインに接続され、それぞれのゲ
ートに対応して前記ローカルアドレス遷移検出回路61、
62の出力ΦLATD1、ΦLATD2が与えられており、これらに
よりワイヤードノア回路が形成されている。上記駆動用
トランジスタTN1、TN2の各ソースは共通にスイッチ用の
ＮチャネルMOSトランジスタTN3を介して接地電位Vssに
接続され、そのゲートに前記ATD制御回路10の出力がイ
ネーブル制御信号として入力する。そして、このワイヤ
ードノア回路の出力がインバータIV1、IV2を経てアドレ
ス遷移検出信号▲▼として出力される。
一例を第２図に示す。このノア回路63′において、負荷
用のＰチャネルMOSトランジスタTP1はVcc電源にソース
が接続され、ゲートが接地電位Vssに接続されており、
駆動用のＮチャネルMOSトランジスタTN1およびTN2は、
それぞれのドレインが共通に前記負荷用のＰチャネルMO
SトランジスタTP1のドレインに接続され、それぞれのゲ
ートに対応して前記ローカルアドレス遷移検出回路61、
62の出力ΦLATD1、ΦLATD2が与えられており、これらに
よりワイヤードノア回路が形成されている。上記駆動用
トランジスタTN1、TN2の各ソースは共通にスイッチ用の
ＮチャネルMOSトランジスタTN3を介して接地電位Vssに
接続され、そのゲートに前記ATD制御回路10の出力がイ
ネーブル制御信号として入力する。そして、このワイヤ
ードノア回路の出力がインバータIV1、IV2を経てアドレ
ス遷移検出信号▲▼として出力される。
なお、上記実施例では、ATD制御回路10の出力により
アドレス遷移検出回路60のノア回路63′の動作を制御し
たが、第３図に示すように、ATD制御回路10の出力によ
り各ローカルアドレス遷移検出回路61′、62′の動作を
制御したり、第４図に示すように、ATD制御回路10の出
力により各ローカルアドレス遷移検出回路61′、62′の
動作およびノア回路63′の動作を制御したりするように
してもよい。即ち、第３図の場合には、プログラムモー
ド時やテストモード時に、出力データ変化時に自己雑音
が発生しても、各ローカルアドレス遷移検出回路61′、
62′の動作が禁止されることによりその出力が誤って遷
移することが防止されるので、ノア回路63が動作状態で
あっても誤ってアドレス遷移検出信号▲▼が出
力することがない。また、第４図の場合には、プログラ
ムモード時やテストモード時に、出力データ変化時に自
己雑音が発生しても、各ローカルアドレス遷移検出回路
61′、62′の動作が禁止されると共にノア回路63′の動
作が禁止されるので、各ローカルアドレス遷移検出回路
61′、62′の出力が誤って遷移することが防止されると
共にノア回路63′から誤ってアドレス遷移検出信号▲
▼が出力することがない。
アドレス遷移検出回路60のノア回路63′の動作を制御し
たが、第３図に示すように、ATD制御回路10の出力によ
り各ローカルアドレス遷移検出回路61′、62′の動作を
制御したり、第４図に示すように、ATD制御回路10の出
力により各ローカルアドレス遷移検出回路61′、62′の
動作およびノア回路63′の動作を制御したりするように
してもよい。即ち、第３図の場合には、プログラムモー
ド時やテストモード時に、出力データ変化時に自己雑音
が発生しても、各ローカルアドレス遷移検出回路61′、
62′の動作が禁止されることによりその出力が誤って遷
移することが防止されるので、ノア回路63が動作状態で
あっても誤ってアドレス遷移検出信号▲▼が出
力することがない。また、第４図の場合には、プログラ
ムモード時やテストモード時に、出力データ変化時に自
己雑音が発生しても、各ローカルアドレス遷移検出回路
61′、62′の動作が禁止されると共にノア回路63′の動
作が禁止されるので、各ローカルアドレス遷移検出回路
61′、62′の出力が誤って遷移することが防止されると
共にノア回路63′から誤ってアドレス遷移検出信号▲
▼が出力することがない。
また、上記実施例では、ATD制御回路10の出力により
アドレス遷移検出回路60の動作を制御したが、ATD制御
回路10の出力により制御パルス発生回路59の制御パルス
信号発生動作を制御するようにしても、上記実施例と同
様の効果が得られる。
アドレス遷移検出回路60の動作を制御したが、ATD制御
回路10の出力により制御パルス発生回路59の制御パルス
信号発生動作を制御するようにしても、上記実施例と同
様の効果が得られる。
なお、本発明は、上記実施例のEPROMに限らず、一般
的に、アドレス遷移検出回路を備え、読み出しモード以
外にプログラムモードおよび／あるいはテストモードを
有する半導体メモリに適用して有効である。
的に、アドレス遷移検出回路を備え、読み出しモード以
外にプログラムモードおよび／あるいはテストモードを
有する半導体メモリに適用して有効である。
［発明の効果］ 上述したように本発明の半導体メモリによれば、内部
回路により生じる雑音量が読み出しモード時に比べて増
加するプログラムモード時あるいは通常の読み出し回路
と比較して一般に雑音耐量が少ない内部テスト回路を使
用するテストモード時のデータ出力時における自己雑音
の影響による誤動作を防止でき、プログラムモード時あ
るいはテストモード時でも安定したデータ読み出しが可
能になる。
回路により生じる雑音量が読み出しモード時に比べて増
加するプログラムモード時あるいは通常の読み出し回路
と比較して一般に雑音耐量が少ない内部テスト回路を使
用するテストモード時のデータ出力時における自己雑音
の影響による誤動作を防止でき、プログラムモード時あ
るいはテストモード時でも安定したデータ読み出しが可
能になる。
第１図は本発明の一実施例に係るEPROMの一部を示す構
成説明図、第２図は第１図中のアドレス遷移検出回路の
ノア回路の一例を示す回路図、第３図および第４図はそ
れぞれ第１図中のアドレス遷移検出回路の制御方式のさ
らに他の例を示す構成説明図、第５図は従来のEPROMの
一部を示す構成説明図、第６図は従来のEPROMで使用さ
れている三値制御回路の一例を示す回路図である。 10……ATD制御回路、11……ノアゲート、51……ローア
ドレスバッファ回路、52……ローデコーダ回路、53……
カラムアドレスバッファ回路、54……カラムデコーダ回
路、55……メモリセルアレイ、56……カラム選択ゲー
ト、57……センスアンプ回路、58……出力バッファ回
路、59……制御パルス発生回路、60……アドレス遷移検
出回路、61、61′、62、62′……ローカルアドレス遷移
検出回路、63、63′……ノア回路、IV1、IV2……インバ
ータ。
成説明図、第２図は第１図中のアドレス遷移検出回路の
ノア回路の一例を示す回路図、第３図および第４図はそ
れぞれ第１図中のアドレス遷移検出回路の制御方式のさ
らに他の例を示す構成説明図、第５図は従来のEPROMの
一部を示す構成説明図、第６図は従来のEPROMで使用さ
れている三値制御回路の一例を示す回路図である。 10……ATD制御回路、11……ノアゲート、51……ローア
ドレスバッファ回路、52……ローデコーダ回路、53……
カラムアドレスバッファ回路、54……カラムデコーダ回
路、55……メモリセルアレイ、56……カラム選択ゲー
ト、57……センスアンプ回路、58……出力バッファ回
路、59……制御パルス発生回路、60……アドレス遷移検
出回路、61、61′、62、62′……ローカルアドレス遷移
検出回路、63、63′……ノア回路、IV1、IV2……インバ
ータ。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−242580（ＪＰ，Ａ) 特開 平２−110897（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 17/00 G11C 11/34
Claims (4)
- 【請求項１】アドレス入力の遷移を検出してアドレス遷
移検出パルスを発生するアドレス遷移検出回路を備え、
読み出しモード以外に、データ書き込み後にデータが正
常に書き込まれたか否かをチェックするベリファイチェ
ック動作を含むプログラムモードを有する半導体メモリ
において、 読み出しモード時を検出した場合には上記アドレス遷移
検出回路の動作を許可し、プログラムモード時を検出し
た場合には上記アドレス遷移検出回路の動作またはアド
レス遷移検出回路の出力側の制御パルス発生回路の動作
を禁止する制御回路 を具備することを特徴とする半導体メモリ。 - 【請求項２】請求項１記載の半導体メモリは、プログラ
ムモード時の電源電圧が読み出しモード時の電源電圧よ
り高く設定される不揮発性半導体メモリであることを特
徴とする半導体メモリ。 - 【請求項３】前記制御回路は、プログラムピンにプログ
ラム電圧が印加されたことを検出してプログラムモード
時の検出を行うことを特徴とする請求項１または２記載
の半導体メモリ。 - 【請求項４】前記制御回路は、アドレス入力ピンあるい
は制御信号入力ピンに通常の電源電圧より高いレベルの
三値制御信号が印加されたことを検出してテストモード
時の検出を行うことを特徴とする請求項１または２記載
の半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6972790A JP3080635B2 (ja) | 1990-03-22 | 1990-03-22 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6972790A JP3080635B2 (ja) | 1990-03-22 | 1990-03-22 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03272093A JPH03272093A (ja) | 1991-12-03 |
| JP3080635B2 true JP3080635B2 (ja) | 2000-08-28 |
Family
ID=13411159
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6972790A Expired - Lifetime JP3080635B2 (ja) | 1990-03-22 | 1990-03-22 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3080635B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2867913B2 (ja) * | 1995-02-17 | 1999-03-10 | 日本電気株式会社 | 半導体集積回路装置 |
-
1990
- 1990-03-22 JP JP6972790A patent/JP3080635B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03272093A (ja) | 1991-12-03 |
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