JP4455263B2 - 半導体集積回路 - Google Patents

Description

本発明は、電源投入時にシフトレジスタの出力データのリセットを行う半導体集積回路に関する。

近年、チップサイズの削減及びノイズ耐性の向上を実現するため、多電源、即ち複数の電源系統を用いた半導体集積回路の開発が盛んに行われている。液晶表示装置（ＬＣＤ）の走査線駆動回路を集積化した半導体集積回路は、垂直シフトデータ及び垂直シフトクロックに基づいて、ＬＣＤの内部の複数の走査線をそれぞれ駆動する複数の駆動信号を生成する。このため、走査線駆動回路には、垂直シフトクロックに同期して垂直シフトデータをシフトするシフトレジスタが設けられる。電源投入直後におけるシフトレジスタの誤動作を防止するため、走査線駆動回路には、電源投入時にシフトレジスタの出力データをリセットするパワーオンリセット回路が備えられる。シフトレジスタの誤動作を防止するためのパワーオンリセット回路として、制御信号により動作が制御されるパワーオンリセット回路が提案されている（例えば、特許文献１参照。）。

しかしながら、制御信号によりパワーオンリセット回路を制御する場合、制御信号生成用の付加回路等が必要となる。したがって、多電源を用いた走査線駆動回路において、シフトレジスタの出力データのリセットを自動的に実現可能なパワーオンリセット回路を搭載した半導体集積回路の実現が望まれている。
特開２００３−３４６４９２号公報

本発明は、多電源の電源投入のシーケンスを利用することにより、制御信号を用いることなく、シフトレジスタ出力データのリセットを自動的に実行可能な半導体集積回路を提供する。

本発明の一態様は、（イ）高位ロジック電源にゲートが接続され、高位ロジック電源の昇圧の開始よりも遅れて昇圧する高位電源にソースが接続された第１ＭＩＳトランジスタ；（ロ）第１ＭＩＳトランジスタとドレインが互いに接続され、出力ノードにゲートが接続され、低位電源にソースが接続された第２ＭＩＳトランジスタ；（ハ）高位ロジック電源からソースに電圧が供給され、第１及び第２ＭＩＳトランジスタの接続ノードにゲートが接続され、出力ノードにドレインが接続された第３ＭＩＳトランジスタ；（ニ）出力ノードにドレインが接続され、第３ＭＩＳトランジスタとゲートが互いに接続され、低位電源にソースが接続された第４ＭＩＳトランジスタ；（ホ）高位ロジック電源にソースが接続され、高位電源にゲートが接続され、出力ノードにドレインが接続された第５ＭＩＳトランジスタを備える半導体集積回路であることを要旨とする。

本発明によれば、多電源の電源投入のシーケンスを利用することにより、制御信号を用いることなく、シフトレジスタ出力データのリセットを自動的に実行可能な半導体集積回路を提供できる。

次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。

本発明の実施の形態に係る半導体集積回路は、図１（ａ）に示すように、入力回路２、第１レベル変換回路３、パワーオンリセット回路１、シフトレジスタ４ａ、第２レベル変換回路５ａ、及び出力回路６を備える。パワーオンリセット回路１には、高位電源Ｖ_GG、高位ロジック電源Ｖ_DD、及び低位電源Ｖ_EEからの電源電圧が供給される。ここで、「高位電源Ｖ_GG」とは、図１（ｂ）に示すように、高位ロジック電源Ｖ_DDよりも高い電圧値を有する電源電圧を供給する電源を意味する。「高位ロジック電源Ｖ_DD」とは、図１（ｂ）に示すように、低位ロジック電源ＧＮＤよりも高い電圧値を有する電源電圧を供給する電源を意味する。「低位電源Ｖ_EE」とは、図１（ｂ）に示すように、低位ロジック電源ＧＮＤよりも低い電圧値を有する電源電圧を供給する電源を意味する。尚、高位電源Ｖ_GGは、高位ロジック電源Ｖ_DDの昇圧の開始よりも遅れて昇圧する。低位電源Ｖ_EEは、高位ロジック電源Ｖ_DDの昇圧の開始よりも遅れて降圧する。

また、パワーオンリセット回路１は、図２に示すように、第１ＭＩＳトランジスタＴｒ１〜第５ＭＩＳトランジスタＴｒ５を備える。第１ＭＩＳトランジスタＴｒ１は、高位ロジック電源Ｖ_DDにゲートが接続され、高位電源Ｖ_GGにソースが接続される。第２ＭＩＳトランジスタＴｒ２は、第１ＭＩＳトランジスタＴｒ１とドレインが互いに接続され、出力ノードｎ₁にゲートが接続され、低位電源Ｖ_EEにソースが接続される。第３ＭＩＳトランジスタＴｒ３は、高位ロジック電源Ｖ_DDからソースに電圧が供給され、第１ＭＩＳトランジスタＴｒ１及び第２ＭＩＳトランジスタＴｒ２の接続ノードｎ₂にゲートが接続され、出力ノードｎ₁にドレインが接続される。第４ＭＩＳトランジスタＴｒ４は、出力ノードｎ₁にドレインが接続され、第３ＭＩＳトランジスタＴｒ３とゲートが互いに接続され、低位電源Ｖ_EEにソースが接続される。第５ＭＩＳトランジスタＴｒ５は、高位ロジック電源Ｖ_DDにソースが接続され、高位電源Ｖ_GGにゲートが接続され、出力ノードｎ₁にドレインが接続される。出力ノードｎ₁に生じる電圧は、リセット信号ＲＳとして図１に示すシフトレジスタ４ａに供給される。

図２において、高位ロジック電源Ｖ_DDが昇圧すると、第１ＭＩＳトランジスタＴｒ１がオフ状態、第２ＭＩＳトランジスタＴｒ２がオン状態、第３ＭＩＳトランジスタＴｒ３がオン状態、第４ＭＩＳトランジスタＴｒ４がオフ状態、第５ＭＩＳトランジスタＴｒ５がオン状態にそれぞれ遷移する。この結果、出力ノードｎ₁に高位ロジック電源Ｖ_DDの電源電圧が設定される。一方、高位電源Ｖ_GGが昇圧して一定値を超えると、第１ＭＩＳトランジスタＴｒ１がオン状態、第２ＭＩＳトランジスタＴｒ２がオフ状態、第３ＭＩＳトランジスタＴｒ３がオフ状態、第４ＭＩＳトランジスタＴｒ４がオン状態、第５ＭＩＳトランジスタＴｒ５がオフ状態にそれぞれ保たれる。よって、出力ノードｎ₁に低位電源Ｖ_EEの電源電圧が設定される。

ここで、「ＭＩＳトランジスタ」とは、金属・絶縁物・半導体構造を有するスイッチング素子を意味し、例えば、金属・酸化物・半導体構造のＭＯＳトランジスタが含まれる。第１ＭＩＳトランジスタＴｒ１、第３ＭＩＳトランジスタＴｒ３、及び第５ＭＩＳトランジスタＴｒ５としては、例えばｐチャネルのＭＯＳトランジスタ（以下において単に「ｐＭＯＳトランジスタ」と略記する。）が使用できる。第２ＭＩＳトランジスタＴｒ２及び第４ＭＩＳトランジスタＴｒ４としては、例えばｎチャネルのＭＯＳトランジスタ（以下において単に「ｎＭＯＳトランジスタ」と略記する。）が使用できる。

また、高位電源Ｖ_GGとしては、例えば、高位ロジック電源Ｖ_DDを生成するロジック電源回路と別に設けられた昇圧式の直流／直流（ＤＣ／ＤＣ）変換器（図示省略）が利用できる。この場合、ＤＣ／ＤＣ変換器の内部寄生容量によるカップリング効果や、寄生ダイオードによるＶｆ効果（所謂、電源のＶｆドロップ現象）により高位電源Ｖ_GGは、高位ロジック電源Ｖ_DDより遅延して立ち上がる。即ち、図２に示すパワーオンリセット回路１は、電源回路の時定数により、高位電源Ｖ_GGが高位ロジック電源Ｖ_DDより遅く立ち上がる特性を利用する。尚、低位電源Ｖ_EEとしては、例えば低位ロジック電源ＧＮＤを降圧する降圧式のＤＣ／ＤＣ変換器（図示省略）が利用できる。

一例として、低位ロジック電源ＧＮＤの電源電圧値を０［Ｖ］とした場合、高位電源Ｖ_GGの電源電圧値は＋５〜＋２０Ｖ程度に設定され、高位ロジック電源Ｖ_DDの電源電圧値は＋３Ｖ程度に設定され、低位電源Ｖ_EEの電源電圧値は−１０［Ｖ］程度に設定される。

また、図１（ａ）に示す入力回路１は、低位ロジック電源ＧＮＤ及び高位ロジック電源Ｖ_DDからの電源電圧で動作し、図３（ａ）に示す垂直シフトデータＤＩ及び図３（ｂ）に示す垂直シフトクロックＣＰＶを外部から受け取る。第１レベル変換回路３は、図３（ｅ）及び（ｆ）に示すように、図３（ｃ）に示す垂直シフトデータＤＩ１及び図３（ｄ）に示す垂直シフトクロックＣＰＶ１の電圧レベルを低位電源Ｖ_EE及び高位ロジック電源Ｖ_DDの電圧にレベル変換する。シフトレジスタ４ａは、パワーオンリセット回路１により強制的にリセットされ、低位電源Ｖ_EE及び高位ロジック電源Ｖ_DDからの電源電圧で動作する。

更に、シフトレジスタ４ａは図３（ｇ）〜（ｉ）に示すように、リセット後において、図３（ｆ）に示すレベル変換された垂直シフトクロックＣＰＶ２の立ち上がりエッジで図３（ｅ）に示すレベル変換された垂直シフトデータＤＩ２をシフト出力し、複数のシフト信号Ｓ１，Ｓ２，Ｓ３，・・・・・を生成する。第２レベル変換回路５ａは、図３（ｊ）〜（ｌ）に示すように、シフトレジスタ４ａからの複数のシフト信号Ｓ１，Ｓ２，Ｓ３，・・・・・の電圧レベルを低位電源Ｖ_EE及び高位電源Ｖ_GGの電圧にレベル変換する。出力回路６は、低位電源Ｖ_EE及び高位電源Ｖ_GGからの電源電圧で動作し、第２レベル変換回路５ａからのレベル変換された複数のシフト信号Ｌ１，Ｌ２，Ｌ３，・・・・・を受け取り、図３（ｍ）〜（ｏ）に示す複数の駆動信号Ｇ１，Ｇ２，Ｇ３，・・・・・を生成する。

また、シフトレジスタ４ａは、図４に示すように、パワーオンリセット回路１が生成するリセット信号ＲＳによってリセットされる複数のフリップ／フロップ（Ｆ／Ｆ）４１，４２，４３，・・・・・を備える。即ち、パワーオンリセット回路１は、電源投入と同時にリセット信号ＲＳを生成して複数のＦ／Ｆ４１，４２，４３，・・・・・をリセットし、高位電源Ｖ_GGが一定値を超えると複数のＦ／Ｆ４１，４２，４３，・・・・・のリセット状態を自動的に解除する。リセット状態が解除された後に、Ｆ／Ｆ４１からＦ／Ｆ４２，４３，・・・・・の順に垂直シフトデータＤＩが伝達される。

更に、Ｆ／Ｆ４１は、クロック端子ＣＫに供給される垂直シフトクロックＣＰＶ２の立ち上がりエッジで、入力端子Ｓｉｎに供給される垂直シフトデータＤＩを取り込んで出力端子Ｓｏｕｔから第１シフト信号Ｓ１として出力する。Ｆ／Ｆ４２は、クロック端子ＣＫに供給される垂直シフトクロックＣＰＶ２の立ち上がりエッジで、入力端子Ｓｉｎに供給される第１シフト信号Ｓ１を取り込んで出力端子Ｓｏｕｔから第２シフト信号として出力する。同様に、Ｆ／Ｆ４３は、クロック端子ＣＫに供給される垂直シフトクロックＣＰＶ２の立ち上がりエッジで、入力端子Ｓｉｎに供給される第２シフト信号Ｓ２を取り込んで出力端子Ｓｏｕｔから第３シフト信号Ｓ３として出力する。

また、第２レベル変換回路５ａは、複数のＦ／Ｆ４１，４２，４３，・・・・・の出力端子Ｓｏｕｔに入力端子ＩＮがそれぞれ接続された複数のレベル変換回路５１，５２，５３，・・・・・を備える。複数のレベル変換回路５１，５２，５３，・・・・・は、複数のシフト信号Ｓ１，Ｓ２，Ｓ３，・・・・・をそれぞれレベル変換する。

更に、出力回路６がＭＯＳ論理回路で構成される場合、出力回路６は、例えば複数のインバータ６１，６２，６３，・・・・・、複数のｐＭＯＳトランジスタＰ０２，Ｐ０３，Ｐ０４，・・・・・、及び複数のｎＭＯＳトランジスタＮ０２，Ｎ０３，Ｎ０４，・・・・・を備える。複数のインバータ６１，６２，６３，・・・・・の入力は、複数のレベル変換回路５１，５２，５３，・・・・・の出力端子ＯＵＴにそれぞれ接続される。ｐＭＯＳトランジスタＰ０２とｎＭＯＳトランジスタＮ０２、ｐＭＯＳトランジスタＰ０３とｎＭＯＳトランジスタＮ０３、及びｐＭＯＳトランジスタＰ０４とｎＭＯＳトランジスタＮ０４は、ＣＭＯＳインバータをそれぞれ構成する。

したがって、インバータ６１の出力信号が高レベルである場合、ｎＭＯＳトランジスタＮ０２がターン・オンして導通し、低位電源Ｖ_EEからの電圧が出力パッド８１に伝達される。これに対してインバータ６１の出力信号が低レベルである場合、ｐＭＯＳトランジスタＰ０２がターン・オンして導通し、高位電源Ｖ_GGからの電圧が出力パッド８１に伝達される。

ここで、電源投入時においてシフトレジスタ４ａがリセットされず、第１シフト信号Ｓ１が高レベルとなる場合、高位電源Ｖ_GGからの電流Ｉ_GGが出力パッド８１を介して負荷７に突入的に流れ込む。負荷７においては、トランジスタ及び配線等の寄生容量が存在するため、高位電源Ｖ_GGからの電流Ｉ_GGが、寄生容量への充電電流として流れることとなる。充電電流の電流量が高位電源Ｖ_GGの制限電流量を超えると、高位電源Ｖ_GGの内部の保護回路等により、高位電源Ｖ_GGの供給が停止される。しかしながら、図２に示すパワーオンリセット回路１は、電源投入のシーケンスを利用し、安定してシフトレジスタ４ａをリセットする。よって、充電電流の発生を防止し、高位電源Ｖ_GGの供給が停止されることが無い。

更に、パワーオンリセット回路１からのリセット信号ＲＳは、図５に示すインバータ４０ａにより反転される。インバータ４０ａにより反転されたリセット信号ＲＳは、インバータ４０ｂにより更に反転される。

また、図４に示すＦ／Ｆ４１は図５に示すように、例えば、クロックドインバータ３０ａ〜３０ｄ、否定論理積（ＮＡＮＤ）回路２９ａ、及び否定論理和（ＮＯＲ）回路２８ａを備える。クロックドインバータ３０ｄ及び３０ｂは、垂直シフトクロックＣＰＶ２により駆動される。クロックドインバータ３０ａ及び３０ｃは、反転垂直シフトクロックＣＰＶ２Ｂにより駆動される。尚、反転垂直シフトクロックＣＰＶ２Ｂは、垂直シフトクロックＣＰＶ２と逆相のクロック信号である。垂直シフトクロックＣＰＶ２及び反転垂直シフトクロックＣＰＶ２Ｂは同時に同一論理状態に遷移しないため、Ｆ／Ｆ４ａの入力段（クロックドインバータ３０ａ及び３０ｄ、ＮＡＮＤ回路２９ａ）の保持データと出力段（クロックドインバータ３０ｂ及び３０ｃ、ＮＯＲ回路２８ａ）の保持データとの突き抜け現象が防止される。

詳細には、クロックドインバータ３０ａは、反転垂直シフトクロックＣＰＶ２Ｂに同期して垂直シフトデータＤＩを反転する。クロックドインバータ３０ｄは、垂直シフトクロックＣＰＶ２と同期してＮＡＮＤ回路２９ａの出力信号を反転し、ＮＡＮＤ回路２９ａに帰還する。ＮＡＮＤ回路２９ａは、クロックドインバータ３０ａ及び３０ｄの出力信号とインバータ４０ａの出力信号とをＮＡＮＤ演算する。

また、クロックドインバータ３０ｂは、垂直シフトクロックＣＰＶ２と同期してＮＡＮＤ回路２９ａの出力信号を反転する。クロックドインバータ３０ｃは、反転垂直シフトクロックＣＰＶ２Ｂと同期してＮＯＲ回路２８ａの出力信号を反転し、ＮＯＲ回路２８ａに帰還する。ＮＯＲ回路２８ａは、クロックドインバータ３０ｂ及び３０ｃの出力信号とインバータ４０ｂの出力信号とをＮＯＲ演算する。この結果、ＮＯＲ回路２８ａから第１シフト信号Ｓ１が出力される。

次に、図６に示すタイミングチャートを参照して、本発明の実施の形態に係る半導体集積回路の動作を説明する。但し、比較例として、電源投入時にシフトレジスタ４ａが誤動作する場合の各信号波形を破線で示している。

（イ）図６の時刻ｔ１〜ｔ２の期間において、図６（ａ）に示す高位ロジック電源Ｖ_DDが低レベルから高レベルに昇圧する。時刻ｔ１〜ｔ２の期間においては高位電源Ｖ_GGは低レベルのままである。高位ロジック電源Ｖ_DDが低レベルから高レベルに昇圧すると、図２に示す第５ＭＩＳトランジスタＴｒ５がターン・オンして導通する。第５ＭＩＳトランジスタＴｒ５がターン・オンして導通すると、図６（ｂ）に示すように、出力ノードｎ₁を介して、高位ロジック電源Ｖ_DDからの電源電圧がリセット信号ＲＳとして図１に示すシフトレジスタ４ａに供給される。また、第２ＭＩＳトランジスタＴｒ２がターン・オンして導通し、低位電源Ｖ_EEからの低レベルの電源電圧が、接続ノードｎ₂を介して第３ＭＩＳトランジスタＴｒ３及び第４ＭＩＳトランジスタＴｒ４のゲートに伝達される。この結果、第３ＭＩＳトランジスタＴｒ３がターン・オンして導通する。

（ロ）時刻ｔ３において、図６（ａ）に示す高位電源Ｖ_GGの昇圧及び低位電源Ｖ_EEの降圧が開始する。尚、低位電源Ｖ_EEの降圧開始のタイミングは、高位電源Ｖ_GGの昇圧開始のタイミングと一致しなくても構わない。また、高位電源Ｖ_GGの電圧値をＶ_GG［Ｖ］、高位ロジック電源Ｖ_DDの電圧値をＶ_DD［Ｖ］、第１ＭＩＳトランジスタＴｒ１及び第５ＭＩＳトランジスタＴｒ５の閾値電圧をＶｔｈｐ［Ｖ］とすると：
V_GG>V_DD+ Vthp ・・・・・（１）
が成り立つ場合、第１ＭＩＳトランジスタＴｒ１がターン・オンする。更に：
V_GG>V_DD-Vthp ・・・・・（２）
が成り立つ場合、第５ＭＩＳトランジスタＴｒ５がターン・オフする。第１ＭＩＳトランジスタＴｒ１がターン・オンすると、接続ノードｎ₂を介して第３ＭＩＳトランジスタＴｒ３及び第４ＭＩＳトランジスタＴｒ４のゲートに高位電源Ｖ_GGからの電源電圧が印加される。この結果、第３ＭＩＳトランジスタＴｒ３がターン・オフし、第４ＭＩＳトランジスタＴｒ４がターン・オンする。

（ハ）第４ＭＩＳトランジスタＴｒ４がターン・オンして導通すると、図６（ｂ）の時刻ｔ４〜ｔ５に示すように、出力ノードｎ₁を介して、低位電源Ｖ_EEからの電源電圧がリセット信号ＲＳとして図１に示すシフトレジスタ４ａに供給される。低位電源Ｖ_EEからの電源電圧がリセット信号ＲＳとしてシフトレジスタ４ａに供給されると、シフトレジスタ４ａのリセット状態が解除される。

（ニ）シフトレジスタ４ａのリセット状態の解除から一定時間経過後の時刻ｔ６において、図１に示す入力回路２は、図６（ｄ）に示す垂直シフトクロックＣＰＶを外部から受け取る。図１に示す第１レベル変換回路３は、図６（ｆ）に示すように、入力回路２からの垂直シフトクロックＣＰＶ１をレベル変換する。レベル変換された垂直シフトクロックＣＰＶ２は、図１に示すシフトレジスタ４ａに供給される。

（ホ）時刻ｔ８において、入力回路２は、図６（ｃ）に示す垂直シフトデータＤＩを外部から受け取る。第１レベル変換回路３は、図６（ｅ）に示すように、入力回路２からの垂直シフトデータＤＩ１をレベル変換する。レベル変換された垂直シフトデータＤＩ２は、シフトレジスタ４ａに供給される。シフトレジスタ４ａは、図６（ｇ）及び（ｈ）に示すように、図６（ｆ）に示すレベル変換された垂直シフトクロックＣＰＶ２の立ち上がりエッジで図６（ｅ）に示すレベル変換された垂直シフトデータＤＩ２をシフト出力する。図１に示す出力回路６は、図６（ｉ）及び（ｊ）に示すように、駆動信号Ｇ１及びＧ２が生成される。

また、図６（ｇ）及び（ｈ）の破線に示すように、電源投入時にシフトレジスタ４ａが誤動作して高レベルの電圧を出力する場合、図６（ｉ）及び（ｊ）の破線に示すように、電源投入時に駆動信号Ｇ１及びＧ２が高レベルとなる。しかしながら、図２に示すパワーオンリセット回路１は、上述したように、電源投入のシーケンスを利用して、自動的に高レベルのリセット信号ＲＳを生成し、自動的にリセット信号ＲＳを低レベルへ遷移させることができる。したがって、液晶駆動電源系の過電流や充電電流を防止できる。このように、第１の実施の形態によれば、電源投入時にパワーオンリセット回路１が自動的にシフトレジスタ４ａをリセットすることにより、制御信号を用いることなく安定してリセット動作を実行可能な半導体集積回路を提供できる。

（変形例）
本発明の実施の形態の変形例に係る半導体集積回路として図７に示すように、パワーオンリセット回路１及びシフトレジスタ４ｂの入力に接続された電源選択回路１０を更に備える構成でも良い。電源選択回路１０は、高位電源Ｖ_GG及び高位ロジック電源Ｖ_DDの電源電圧を比較して、電圧値が大きい方を選択する。即ち電源選択回路１０は、高位ロジック電源Ｖ_DDの昇圧から、高位電源Ｖ_GGが昇圧して一定値を超えるまでの期間において高位ロジック電源Ｖ_DDを選択し、パワーオンリセット回路１及びシフトレジスタ４ｂに供給する。高位電源Ｖ_GGの電圧値が一定値を超えると、電源選択回路１０は、高位電源Ｖ_GGを選択してパワーオンリセット回路１及びシフトレジスタ４ｂに供給する。

また、電源選択回路１０は、図８に示すように、第６ＭＩＳトランジスタＴｒ６及び第７ＭＩＳトランジスタＴｒ７を備える。第６ＭＩＳトランジスタＴｒ６及び第７ＭＩＳトランジスタＴｒ７としては、例えばｐＭＯＳトランジスタが使用できる。第６ＭＩＳトランジスタＴｒ６は、第３ＭＩＳトランジスタＴｒ３のソースと高位ロジック電源Ｖ_DDとの間に接続される。第７ＭＩＳトランジスタＴｒ７は、高位電源Ｖ_GG及び第６ＭＩＳトランジスタＴｒ６のゲートにソースが接続され、高位ロジック電源Ｖ_DD及び第６ＭＩＳトランジスタＴｒ６のソースにゲートが接続され、第６ＭＩＳトランジスタＴｒ６とドレインが互いに接続される。

更に、図７に示すように、第２レベル変換回路５ｂが、第１レベル変換回路３の出力に接続されている。シフトレジスタ４ｂの出力は、出力回路６の入力に接続される。図７に示す入力回路１は、低位ロジック電源ＧＮＤ及び高位ロジック電源Ｖ_DDからの電源電圧で動作し、図９（ａ）に示す垂直シフトデータＤＩ及び図９（ｂ）に示す垂直シフトクロックＣＰＶを外部から受け取る。第１レベル変換回路３は、図９（ｅ）及び（ｆ）に示すように、図９（ｃ）に示す垂直シフトデータＤＩ１及び図９（ｄ）に示す垂直シフトクロックＣＰＶ１の電圧レベルを低位電源Ｖ_EE及び高位ロジック電源Ｖ_DDの電圧にレベル変換する。第２レベル変換回路５ｂは、図９（ｇ）及び（ｈ）に示すように、図９（ｅ）に示すレベル変換された垂直シフトデータＤＩ２及び図９（ｆ）に示すレベル変換された垂直シフトクロックＣＰＶ２を、低位電源Ｖ_EE及び高位電源Ｖ_GGの電圧に更にレベル変換する。

また、シフトレジスタ４ｂは、低位電源Ｖ_EE及び電源選択回路１０からの電源電圧を用いて動作する。シフトレジスタ４ｂは、図９（ｉ）〜（ｋ）に示すように、図９（ｈ）に示すレベル変換された垂直シフトクロックＣＰＶ３の立ち上がりエッジで図９（ｇ）に示すレベル変換された垂直シフトデータＤＩ３をシフト出力し、複数のシフト信号Ｓ１，Ｓ２，Ｓ３，・・・・・を生成する。出力回路６は、低位電源Ｖ_EE及び高位電源Ｖ_GGからの電源電圧で動作し、シフトレジスタ４ｂからの複数のシフト信号Ｓ１，Ｓ２，Ｓ３，・・・・・を受け取り、図９（ｌ）〜（ｎ）に示す複数の駆動信号Ｇ１，Ｇ２，Ｇ３，・・・・・を生成する。

（その他の実施の形態）
上記のように、本発明は実施の形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

上述した実施の形態においては、パワーオンリセット回路１をＬＣＤの走査線駆動回路が集積化された半導体集積回路に実装する一例を説明したが、走査線駆動回路に限らず様々な半導体集積回路に実装可能である。

例えば、ＬＣＤの信号線駆動回路には、ＬＣＤの内部の複数の信号線をそれぞれ駆動する複数の駆動信号を生成するためのシフトレジスタが備えられる。したがって、多電源を用いる信号線駆動回路に、図２に示すパワーオンリセット回路１を応用可能である。

更に、パワーオンリセット回路１のリセット対象回路としてシフトレジスタを例に説明したが、デジタル回路内の各レジスタ又はステートマシンの初期化等にパワーオンリセット回路１を利用しても良い、
このように本発明は、ここでは記載していない様々な実施の形態等を包含するということを理解すべきである。したがって、本発明はこの開示から妥当な特許請求の範囲の発明特定事項によってのみ限定されるものである。

本発明の実施の形態に係る半導体集積回路の構成を示すブロック図である。 本発明の実施の形態に係るパワーオンリセット回路の構成を示す回路図である。 本発明の実施の形態に係る半導体集積回路の動作を示すタイミングチャートである。 本発明の実施の形態に係る半導体集積回路の構成を示すブロック図である。 本発明の実施の形態に係るシフトレジスタの構成を示す回路図である。 本発明の実施の形態に係る半導体集積回路の動作を示すタイミングチャートである。 本発明の実施の形態の変形例に係る半導体集積回路の構成を示すブロック図である。 本発明の実施の形態に係るパワーオンリセット回路及び電源選択回路の構成を示す回路図である。 本発明の実施の形態に係る半導体集積回路の動作を示すタイミングチャートである。

符号の説明

１…パワーオンリセット回路
４ａ，４ｂ…シフトレジスタ
Ｔｒ１…第１ＭＩＳトランジスタ
Ｔｒ２…第２ＭＩＳトランジスタ
Ｔｒ３…第３ＭＩＳトランジスタ
Ｔｒ４…第４ＭＩＳトランジスタ
Ｔｒ５…第５ＭＩＳトランジスタ
Ｔｒ６…第６ＭＩＳトランジスタ
Ｔｒ７…第７ＭＩＳトランジスタ

Claims (5)

1. 高位ロジック電源にゲートが接続され、前記高位ロジック電源の昇圧の開始よりも遅れて昇圧する高位電源にソースが接続された第１ＭＩＳトランジスタと、
   前記第１ＭＩＳトランジスタとドレインが互いに接続され、出力ノードにゲートが接続され、低位電源にソースが接続された第２ＭＩＳトランジスタと、
   前記高位ロジック電源からソースに電圧が供給され、前記第１及び第２ＭＩＳトランジスタの接続ノードにゲートが接続され、前記出力ノードにドレインが接続された第３ＭＩＳトランジスタと、
   前記出力ノードにドレインが接続され、前記第３ＭＩＳトランジスタとゲートが互いに接続され、前記低位電源にソースが接続された第４ＭＩＳトランジスタと、
   前記高位ロジック電源にソースが接続され、前記高位電源にゲートが接続され、前記出力ノードにドレインが接続された第５ＭＩＳトランジスタ
   とを備えることを特徴とする半導体集積回路。
2. 前記低位電源及び前記高位ロジック電源を用いて動作し、前記出力ノードに生じる電圧によってリセットされるシフトレジスタを更に備えることを特徴とする請求項１に記載の半導体集積回路。
3. 前記第３ＭＩＳトランジスタの前記ソースと前記高位ロジック電源との間に接続された第６ＭＩＳトランジスタを更に備えることを特徴とする請求項１に記載の半導体集積回路。
4. 前記高位電源及び前記第６ＭＩＳトランジスタのゲートにソースが接続され、前記第６ＭＩＳトランジスタのソースにゲートが接続され、前記第６ＭＩＳトランジスタとドレインが互いに接続された第７ＭＩＳトランジスタを更に備えることを特徴とする請求項３に記載の半導体集積回路。
5. 前記低位電源と前記第６及び第７ＭＩＳトランジスタの前記ドレインに生じる電圧とを用いて動作し、前記出力ノードに生じる電圧によってリセットされるシフトレジスタを更に備えることを特徴とする請求項４に記載の半導体集積回路。
   

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