JPH1126720A - ダイナミック型半導体記憶装置 - Google Patents
ダイナミック型半導体記憶装置Info
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- JPH1126720A JPH1126720A JP9174379A JP17437997A JPH1126720A JP H1126720 A JPH1126720 A JP H1126720A JP 9174379 A JP9174379 A JP 9174379A JP 17437997 A JP17437997 A JP 17437997A JP H1126720 A JPH1126720 A JP H1126720A
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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Abstract
(57)【要約】
【課題】 ＤＲＡＭにおいて、面積の増大及び消費電力
の増大を抑え、比較的簡単な制御によりビット線電位を
必要十分なだけ変化させ、“Ｈ”レベルデータ読み出し
に対するマージンを拡げることを目的とする。 【解決手段】 メモリセルＭＳが接続された相補ビット
線ＢＬ０，ＢＬ０Ｘ間に接続されたセンスアンプ１と、
少なくとも一方のビット線に接続され、選択された時に
当該ビット線につながる電荷蓄積ノードを有するダミー
セルＤＳと、ビット線のプリチャージ期間にダミーセル
ＤＳの電荷蓄積ノードの電位を制御して当該ビット線の
電位を所定の電位に制御する回路Ｑ８，Ｑ９，Ｑ１０，
ＤＷＬとを有し、該所定の電位を、センスアンプ１によ
り相補ビット線間の電位差を増幅した際の高電位側電源
電位と低電位側電源電位の中心電位より低い電位に設定
するように構成する。
の増大を抑え、比較的簡単な制御によりビット線電位を
必要十分なだけ変化させ、“Ｈ”レベルデータ読み出し
に対するマージンを拡げることを目的とする。 【解決手段】 メモリセルＭＳが接続された相補ビット
線ＢＬ０，ＢＬ０Ｘ間に接続されたセンスアンプ１と、
少なくとも一方のビット線に接続され、選択された時に
当該ビット線につながる電荷蓄積ノードを有するダミー
セルＤＳと、ビット線のプリチャージ期間にダミーセル
ＤＳの電荷蓄積ノードの電位を制御して当該ビット線の
電位を所定の電位に制御する回路Ｑ８，Ｑ９，Ｑ１０，
ＤＷＬとを有し、該所定の電位を、センスアンプ１によ
り相補ビット線間の電位差を増幅した際の高電位側電源
電位と低電位側電源電位の中心電位より低い電位に設定
するように構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリセルに電荷
を蓄積することによりデータを記憶するダイナミック型
半導体記憶装置（以下、「ＤＲＡＭ」と称する。）に係
り、特に、セルデータ読み出し時のマージンを拡大する
のに有用な技術に関する。
を蓄積することによりデータを記憶するダイナミック型
半導体記憶装置（以下、「ＤＲＡＭ」と称する。）に係
り、特に、セルデータ読み出し時のマージンを拡大する
のに有用な技術に関する。
【０００２】
【従来の技術】図１２には従来技術の一例としてのＤＲ
ＡＭにおける要部、すなわちセルデータ読み出しに関わ
るセルアレイからセンスアンプ部までの模式的な回路構
成が示される。図中、ＢＬ０及びＢＬ０Ｘは相補ビット
線、ＷＬ００及びＷＬ０１はワード線を示し、各ワード
線及びビット線の交差部にはダイナミック型メモリセル
ＭＳが配設されている。各メモリセルＭＳは、１トラン
ジスタ・１キャパシタ型のセル構成を有し、記憶データ
としての電荷を蓄積するキャパシタＣｓと、該キャパシ
タと対応するビット線ＢＬ０，ＢＬ０Ｘの間で電荷を転
送するｎチャネルトランジスタＱｓとからなっている。
また、１は相補ビット線ＢＬ０，ＢＬ０Ｘ間に接続され
たセンスアンプ（Ｓ／Ａ）、２は同じく相補ビット線Ｂ
Ｌ０，ＢＬ０Ｘ間に接続されたプリチャージ回路を示
す。センスアンプ１は、高電位側の電源ラインＳＡＰと
低電位側の電源ラインＳＡＮの間に接続されたフリップ
フロップを構成するｐチャネルトランジスタＱ１及びＱ
２とｎチャネルトランジスタＱ３及びＱ４とを有してい
る。一方、プリチャージ回路２は、相補ビット線ＢＬ
０，ＢＬ０Ｘ間に直列に接続されたｎチャネルトランジ
スタＱ５及びＱ６と、同じく相補ビット線ＢＬ０，ＢＬ
０Ｘ間に接続されたｎチャネルトランジスタＱ７とを有
している。トランジスタＱ５とトランジスタＱ６の接続
点にはプリチャージ用電源電圧ＶＰＲが印加されてお
り、トランジスタＱ５，Ｑ６及びＱ７はそれぞれプリチ
ャージ信号ＥＱＬに応答する。また、Ｑ１１及びＱ１２
はセンスアンプ１と相補ビット線ＢＬ０，ＢＬ０Ｘの間
を絶縁するためのｎチャネルトランジスタ、Ｑ１３及び
Ｑ１４は同じくセンスアンプ１と相補ビット線（図示の
例では右側のビット線）の間を絶縁するためのｎチャネ
ルトランジスタを示す。トランジスタＱ１１及びＱ１２
は絶縁用制御信号ＩＳ０に応答し、トランジスタＱ１３
及びＱ１４は絶縁用制御信号ＩＳ１に応答する。
ＡＭにおける要部、すなわちセルデータ読み出しに関わ
るセルアレイからセンスアンプ部までの模式的な回路構
成が示される。図中、ＢＬ０及びＢＬ０Ｘは相補ビット
線、ＷＬ００及びＷＬ０１はワード線を示し、各ワード
線及びビット線の交差部にはダイナミック型メモリセル
ＭＳが配設されている。各メモリセルＭＳは、１トラン
ジスタ・１キャパシタ型のセル構成を有し、記憶データ
としての電荷を蓄積するキャパシタＣｓと、該キャパシ
タと対応するビット線ＢＬ０，ＢＬ０Ｘの間で電荷を転
送するｎチャネルトランジスタＱｓとからなっている。
また、１は相補ビット線ＢＬ０，ＢＬ０Ｘ間に接続され
たセンスアンプ（Ｓ／Ａ）、２は同じく相補ビット線Ｂ
Ｌ０，ＢＬ０Ｘ間に接続されたプリチャージ回路を示
す。センスアンプ１は、高電位側の電源ラインＳＡＰと
低電位側の電源ラインＳＡＮの間に接続されたフリップ
フロップを構成するｐチャネルトランジスタＱ１及びＱ
２とｎチャネルトランジスタＱ３及びＱ４とを有してい
る。一方、プリチャージ回路２は、相補ビット線ＢＬ
０，ＢＬ０Ｘ間に直列に接続されたｎチャネルトランジ
スタＱ５及びＱ６と、同じく相補ビット線ＢＬ０，ＢＬ
０Ｘ間に接続されたｎチャネルトランジスタＱ７とを有
している。トランジスタＱ５とトランジスタＱ６の接続
点にはプリチャージ用電源電圧ＶＰＲが印加されてお
り、トランジスタＱ５，Ｑ６及びＱ７はそれぞれプリチ
ャージ信号ＥＱＬに応答する。また、Ｑ１１及びＱ１２
はセンスアンプ１と相補ビット線ＢＬ０，ＢＬ０Ｘの間
を絶縁するためのｎチャネルトランジスタ、Ｑ１３及び
Ｑ１４は同じくセンスアンプ１と相補ビット線（図示の
例では右側のビット線）の間を絶縁するためのｎチャネ
ルトランジスタを示す。トランジスタＱ１１及びＱ１２
は絶縁用制御信号ＩＳ０に応答し、トランジスタＱ１３
及びＱ１４は絶縁用制御信号ＩＳ１に応答する。
【０００３】この構成において、相補ビット線ＢＬ０，
ＢＬ０Ｘをプリチャージする場合、プリチャージ信号Ｅ
ＱＬを“Ｈ”レベルとする。これによって、プリチャー
ジ回路２のトランジスタＱ５〜Ｑ７は全てオン状態とな
り、各ビット線ＢＬ０，ＢＬ０Ｘのプリチャージ電位
は、プリチャージ用電源電圧ＶＰＲと同じ電位となる。
従来、このプリチャージ電位は、センスアンプ１により
ビット線ＢＬ０，ＢＬ０Ｘ間の電位差を増幅した際の高
電位側電源電位（ＳＡＰの電位とほぼ同じ電位）と低電
位側電源電位（ＳＡＮの電位とほぼ同じ電位）の中心の
電位に設定されていた。
ＢＬ０Ｘをプリチャージする場合、プリチャージ信号Ｅ
ＱＬを“Ｈ”レベルとする。これによって、プリチャー
ジ回路２のトランジスタＱ５〜Ｑ７は全てオン状態とな
り、各ビット線ＢＬ０，ＢＬ０Ｘのプリチャージ電位
は、プリチャージ用電源電圧ＶＰＲと同じ電位となる。
従来、このプリチャージ電位は、センスアンプ１により
ビット線ＢＬ０，ＢＬ０Ｘ間の電位差を増幅した際の高
電位側電源電位（ＳＡＰの電位とほぼ同じ電位）と低電
位側電源電位（ＳＡＮの電位とほぼ同じ電位）の中心の
電位に設定されていた。
【０００４】しかし、メモリセルＭＳのトランジスタＱ
ｓ及びセンスアンプ１が非活性状態にあるスタンバイ期
間中、つまりビット線ＢＬ０，ＢＬ０Ｘのプリチャージ
期間中に、メモリセルＭＳのキャパシタＣｓに蓄積され
た電荷は、リークにより減少する。従って、“Ｈ”レベ
ルのデータに応じた電荷を蓄積しているメモリセルにつ
いては、当該メモリセルの電荷蓄積ノードの電位がリー
クにより低下することになり、その分だけ対応するビッ
ト線との間の電位差が小さくなってしまう。一方、
“Ｌ”レベルのデータに応じた電荷を蓄積しているメモ
リセルについては、蓄積電荷のリークが少なく当該メモ
リセルの電荷蓄積ノードの電位はほとんど変化しないの
で、対応するビット線との間の電位差がそれほど小さく
ならない。
ｓ及びセンスアンプ１が非活性状態にあるスタンバイ期
間中、つまりビット線ＢＬ０，ＢＬ０Ｘのプリチャージ
期間中に、メモリセルＭＳのキャパシタＣｓに蓄積され
た電荷は、リークにより減少する。従って、“Ｈ”レベ
ルのデータに応じた電荷を蓄積しているメモリセルにつ
いては、当該メモリセルの電荷蓄積ノードの電位がリー
クにより低下することになり、その分だけ対応するビッ
ト線との間の電位差が小さくなってしまう。一方、
“Ｌ”レベルのデータに応じた電荷を蓄積しているメモ
リセルについては、蓄積電荷のリークが少なく当該メモ
リセルの電荷蓄積ノードの電位はほとんど変化しないの
で、対応するビット線との間の電位差がそれほど小さく
ならない。
【０００５】データ読み出し時の相補ビット線ＢＬ０，
ＢＬ０Ｘ間の電位差は、リークにより低下した“Ｈ”レ
ベルにあるセルの電荷蓄積ノードの電位とプリチャージ
電位との電位差に依存するので、結局、“Ｈ”レベルデ
ータに対する読み出し時のマージンが“Ｌ”レベルデー
タに対するそれよりも小さくなってしまう。つまり、
“Ｈ”レベルデータの方が“Ｌ”レベルデータよりもデ
ータ読み出し時の差電圧が小さくなり易く、マージンが
小さかった。
ＢＬ０Ｘ間の電位差は、リークにより低下した“Ｈ”レ
ベルにあるセルの電荷蓄積ノードの電位とプリチャージ
電位との電位差に依存するので、結局、“Ｈ”レベルデ
ータに対する読み出し時のマージンが“Ｌ”レベルデー
タに対するそれよりも小さくなってしまう。つまり、
“Ｈ”レベルデータの方が“Ｌ”レベルデータよりもデ
ータ読み出し時の差電圧が小さくなり易く、マージンが
小さかった。
【０００６】そこで、“Ｈ”レベルデータに対する読み
出し時のマージンを拡げるために、従来より、ビット線
電位をデータ読み出し時に変化させる方法が幾つか提案
されている。例えば、“Ｈ”レベルデータ側及び“Ｌ”
レベルデータ側の各ビット線電位の中心の電位とは異な
る第３の電位を発生する電源を使用する方法、ダミーキ
ャパシタを用いてそのカップリング容量によりビット線
電位（リークにより低下した“Ｈ”レベルデータ側のビ
ット線電位）を持ち上げる方法等が提案されている。
出し時のマージンを拡げるために、従来より、ビット線
電位をデータ読み出し時に変化させる方法が幾つか提案
されている。例えば、“Ｈ”レベルデータ側及び“Ｌ”
レベルデータ側の各ビット線電位の中心の電位とは異な
る第３の電位を発生する電源を使用する方法、ダミーキ
ャパシタを用いてそのカップリング容量によりビット線
電位（リークにより低下した“Ｈ”レベルデータ側のビ
ット線電位）を持ち上げる方法等が提案されている。
【０００７】
【発明が解決しようとする課題】しかしながら、第３の
電位を発生する電源を使用する方法では、電源自体の電
流駆動能力を高める必要があるため、消費電力が増大
し、また電源回路の構成が複雑化し、場合によっては動
作の高速化が阻害されたりするといった問題があった。
電位を発生する電源を使用する方法では、電源自体の電
流駆動能力を高める必要があるため、消費電力が増大
し、また電源回路の構成が複雑化し、場合によっては動
作の高速化が阻害されたりするといった問題があった。
【０００８】一方、ダミーキャパシタを使用する方法で
は、半導体基板上に占めるキャパシタの面積を大きくす
る必要がある、或いはキャパシタを駆動する電圧を高く
しなければならないなど、面積が相対的に増大する、或
いは消費電力が増大するといった問題があった。本発明
は、かかる従来技術における課題に鑑み創作されたもの
で、面積の増大及び消費電力の増大を抑え、比較的簡単
な制御によりビット線電位を必要十分なだけ変化させ、
ひいては“Ｈ”レベルデータ読み出しに対するマージン
を拡げることができるダイナミック型半導体記憶装置
（ＤＲＡＭ）を提供することを目的とする。
は、半導体基板上に占めるキャパシタの面積を大きくす
る必要がある、或いはキャパシタを駆動する電圧を高く
しなければならないなど、面積が相対的に増大する、或
いは消費電力が増大するといった問題があった。本発明
は、かかる従来技術における課題に鑑み創作されたもの
で、面積の増大及び消費電力の増大を抑え、比較的簡単
な制御によりビット線電位を必要十分なだけ変化させ、
ひいては“Ｈ”レベルデータ読み出しに対するマージン
を拡げることができるダイナミック型半導体記憶装置
（ＤＲＡＭ）を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するた
め、本発明によれば、メモリセルに電荷を蓄積すること
によりデータを記憶するＤＲＡＭであって、前記メモリ
セルが接続された相補ビット線と、該相補ビット線間に
接続されたセンスアンプと、前記相補ビット線の少なく
とも一方のビット線に接続され、選択された時に当該ビ
ット線につながる電荷蓄積ノードを有するダミーセル
と、前記相補ビット線のプリチャージ期間に前記ダミー
セルの電荷蓄積ノードの電位を制御して当該ビット線の
電位を所定の電位に制御する制御回路とを備え、該所定
の電位を、前記センスアンプにより前記相補ビット線間
の電位差を増幅した際の高電位側電源電位と低電位側電
源電位の中心電位より低い電位に設定したことを特徴と
するＤＲＡＭが提供される。
め、本発明によれば、メモリセルに電荷を蓄積すること
によりデータを記憶するＤＲＡＭであって、前記メモリ
セルが接続された相補ビット線と、該相補ビット線間に
接続されたセンスアンプと、前記相補ビット線の少なく
とも一方のビット線に接続され、選択された時に当該ビ
ット線につながる電荷蓄積ノードを有するダミーセル
と、前記相補ビット線のプリチャージ期間に前記ダミー
セルの電荷蓄積ノードの電位を制御して当該ビット線の
電位を所定の電位に制御する制御回路とを備え、該所定
の電位を、前記センスアンプにより前記相補ビット線間
の電位差を増幅した際の高電位側電源電位と低電位側電
源電位の中心電位より低い電位に設定したことを特徴と
するＤＲＡＭが提供される。
【００１０】本発明に係るＤＲＡＭの構成によれば、制
御回路によってダミーセルの電荷蓄積ノードの電位が制
御されることで、ビット線のプリチャージ電位は、セン
スアンプによる増幅後の高電位側電源電位と低電位側電
源電位の中心電位より低い電位に設定される。これによ
って、リークにより低下した“Ｈ”レベルデータ側のビ
ット線電位とプリチャージ電位との電位差は、蓄積電荷
のリーク後も必要十分な大きさを確保することができ
る。
御回路によってダミーセルの電荷蓄積ノードの電位が制
御されることで、ビット線のプリチャージ電位は、セン
スアンプによる増幅後の高電位側電源電位と低電位側電
源電位の中心電位より低い電位に設定される。これによ
って、リークにより低下した“Ｈ”レベルデータ側のビ
ット線電位とプリチャージ電位との電位差は、蓄積電荷
のリーク後も必要十分な大きさを確保することができ
る。
【００１１】つまり、ビット線のプリチャージ電位とセ
ルデータ読み出し時の電位を変化させることにより、電
荷蓄積ノードの電位がリークにより低下したセルの
“Ｈ”レベルデータと、電荷蓄積ノードの電位がほとん
ど変化しないセルの“Ｌ”レベルデータのどちらに対し
ても、同程度の読み出し差電圧をもってデータを読み出
すことが可能となり、その分、“Ｈ”レベルデータ読み
出しに対するマージンを拡げることができる。
ルデータ読み出し時の電位を変化させることにより、電
荷蓄積ノードの電位がリークにより低下したセルの
“Ｈ”レベルデータと、電荷蓄積ノードの電位がほとん
ど変化しないセルの“Ｌ”レベルデータのどちらに対し
ても、同程度の読み出し差電圧をもってデータを読み出
すことが可能となり、その分、“Ｈ”レベルデータ読み
出しに対するマージンを拡げることができる。
【００１２】また、ビット線のプリチャージ電位はダミ
ーセルの電荷蓄積ノードの電位に依存して決まるので、
当該ビット線とプリチャージ用の電源を接続することが
できる。従って、従来のＤＲＡＭで用いられていたビッ
ト線プリチャージ用の回路部分（図１２のプリチャージ
回路２）が不要となり、面積の増大を抑えることができ
る。
ーセルの電荷蓄積ノードの電位に依存して決まるので、
当該ビット線とプリチャージ用の電源を接続することが
できる。従って、従来のＤＲＡＭで用いられていたビッ
ト線プリチャージ用の回路部分（図１２のプリチャージ
回路２）が不要となり、面積の増大を抑えることができ
る。
【００１３】さらに、ダミーセルを活性化するのはプリ
チャージ期間のみで、セルデータ読み出し動作及びセン
スアンプ活性化の期間中は該ダミーセルは非活性化され
ているので、ビット線の負荷容量は従来技術に比べて増
加することはない。つまり、ダミーセルの存在に起因し
てデータ読み出し差電位が悪化したり或いは消費電力が
増大することはない。
チャージ期間のみで、セルデータ読み出し動作及びセン
スアンプ活性化の期間中は該ダミーセルは非活性化され
ているので、ビット線の負荷容量は従来技術に比べて増
加することはない。つまり、ダミーセルの存在に起因し
てデータ読み出し差電位が悪化したり或いは消費電力が
増大することはない。
【００１４】なお、本発明の他の構成上の特徴及び作用
の詳細については、以下に記述される実施形態を用いて
説明する。
の詳細については、以下に記述される実施形態を用いて
説明する。
【００１５】
【発明の実施の形態】図１には本発明の第１の実施形態
に係るＤＲＡＭにおける要部の回路構成が示される。図
示の回路構成で用いられている参照符号のうち、図１２
に示した従来の回路構成で用いられているものと同じ参
照符号は同じ構成要素を表しているので、その説明は省
略する。
に係るＤＲＡＭにおける要部の回路構成が示される。図
示の回路構成で用いられている参照符号のうち、図１２
に示した従来の回路構成で用いられているものと同じ参
照符号は同じ構成要素を表しているので、その説明は省
略する。
【００１６】本実施形態に係る回路の構成上の特徴は、
従来の回路（図１２参照）で用いられていたプリチャ
ージ回路２を備えていないこと、本発明の特徴をなす
回路ブロック１０を設けたことである。回路ブロック１
０において、ＤＳはダミーセルを示し、データ記憶用の
メモリセルＭＳと同じ１トランジスタ・１キャパシタ型
のセル構成を有している。すなわち、ダミーセルＤＳ
は、プリチャージ電位を決定する電荷（メモリセルＭＳ
の場合、記憶データとしての電荷）を蓄積するキャパシ
タＣｄｓと、該キャパシタと対応するビット線ＢＬ０，
ＢＬ０Ｘの間で電荷を転送するｎチャネルトランジスタ
Ｑｄｓとからなっている。また、Ｑ８は各ダミーセルＤ
Ｓの電荷蓄積ノード（つまり、キャパシタＣｄｓとトラ
ンジスタＱｄｓの接続点）を第１の電源電位Ｖ１（図示
の例では０Ｖ）に接続するためのｎチャネルトランジス
タ、Ｑ９は同じく各ダミーセルＤＳの電荷蓄積ノードを
第２の電源電位Ｖ２に接続するためのｎチャネルトラン
ジスタを示す。トランジスタＱ８及びＱ９はそれぞれ制
御信号ＣＶ１及びＣＶ２に応答してオン／オフし、いず
れか一方のトランジスタのみがオンとなるように制御が
なされる。但し、この制御は、両方のトランジスタＱ８
及びＱ９が共にオフとなる場合も含む。また、ＤＷＬは
各ダミーセルＤＳの選択／非選択（つまり、トランジス
タＱｄｓのオン／オフ）を制御する駆動信号、Ｑ１０は
駆動信号ＤＷＬによりダミーセルＤＳが選択された時に
駆動信号ＤＷＬに応答して相補ビット線ＢＬ０，ＢＬ０
Ｘ間を短絡するｎチャネルトランジスタを示す。
従来の回路（図１２参照）で用いられていたプリチャ
ージ回路２を備えていないこと、本発明の特徴をなす
回路ブロック１０を設けたことである。回路ブロック１
０において、ＤＳはダミーセルを示し、データ記憶用の
メモリセルＭＳと同じ１トランジスタ・１キャパシタ型
のセル構成を有している。すなわち、ダミーセルＤＳ
は、プリチャージ電位を決定する電荷（メモリセルＭＳ
の場合、記憶データとしての電荷）を蓄積するキャパシ
タＣｄｓと、該キャパシタと対応するビット線ＢＬ０，
ＢＬ０Ｘの間で電荷を転送するｎチャネルトランジスタ
Ｑｄｓとからなっている。また、Ｑ８は各ダミーセルＤ
Ｓの電荷蓄積ノード（つまり、キャパシタＣｄｓとトラ
ンジスタＱｄｓの接続点）を第１の電源電位Ｖ１（図示
の例では０Ｖ）に接続するためのｎチャネルトランジス
タ、Ｑ９は同じく各ダミーセルＤＳの電荷蓄積ノードを
第２の電源電位Ｖ２に接続するためのｎチャネルトラン
ジスタを示す。トランジスタＱ８及びＱ９はそれぞれ制
御信号ＣＶ１及びＣＶ２に応答してオン／オフし、いず
れか一方のトランジスタのみがオンとなるように制御が
なされる。但し、この制御は、両方のトランジスタＱ８
及びＱ９が共にオフとなる場合も含む。また、ＤＷＬは
各ダミーセルＤＳの選択／非選択（つまり、トランジス
タＱｄｓのオン／オフ）を制御する駆動信号、Ｑ１０は
駆動信号ＤＷＬによりダミーセルＤＳが選択された時に
駆動信号ＤＷＬに応答して相補ビット線ＢＬ０，ＢＬ０
Ｘ間を短絡するｎチャネルトランジスタを示す。
【００１７】なお、図示の例では、説明の簡単化のた
め、１対の相補ビット線ＢＬ０，ＢＬ０Ｘに対応する回
路のみ示されているが、他の相補ビット線に対応する回
路についても同様に構成されている。つまり、各ダミー
セルＤＳの電荷蓄積ノードの電位をＶ１／Ｖ２に制御す
るためのトランジスタＱ８及びＱ９は、複数のダミーセ
ルに対して共通に設けられており、各ダミーセルＤＳの
電荷蓄積ノードは、互いに回路素子を介さずに、直接接
続されている。
め、１対の相補ビット線ＢＬ０，ＢＬ０Ｘに対応する回
路のみ示されているが、他の相補ビット線に対応する回
路についても同様に構成されている。つまり、各ダミー
セルＤＳの電荷蓄積ノードの電位をＶ１／Ｖ２に制御す
るためのトランジスタＱ８及びＱ９は、複数のダミーセ
ルに対して共通に設けられており、各ダミーセルＤＳの
電荷蓄積ノードは、互いに回路素子を介さずに、直接接
続されている。
【００１８】次に、本実施形態に係る回路の動作につい
て説明する。センスアンプ１の活性化期間の終了時（つ
まり、ビット線のプリチャージ期間の開始時）には、相
補ビット線ＢＬ０及びＢＬ０Ｘの電位は、それぞれ、セ
ンスアンプ１による増幅後の高電位側電源電位（ＶＨと
する）及び低電位側電源電位（ＶＬとする）にある。こ
の時点では、ダミーセルＤＳの電荷蓄積ノードは、第１
の電源電位と同じ電位Ｖ１に充電されており、また、第
１の電源電位Ｖ１及び第２の電源電位Ｖ２のいずれから
も切断されている。
て説明する。センスアンプ１の活性化期間の終了時（つ
まり、ビット線のプリチャージ期間の開始時）には、相
補ビット線ＢＬ０及びＢＬ０Ｘの電位は、それぞれ、セ
ンスアンプ１による増幅後の高電位側電源電位（ＶＨと
する）及び低電位側電源電位（ＶＬとする）にある。こ
の時点では、ダミーセルＤＳの電荷蓄積ノードは、第１
の電源電位と同じ電位Ｖ１に充電されており、また、第
１の電源電位Ｖ１及び第２の電源電位Ｖ２のいずれから
も切断されている。
【００１９】この状態で、ダミーセル駆動信号ＤＷＬを
活性化して（つまり“Ｈ”レベルとして）相補ビット線
ＢＬ０，ＢＬ０Ｘ同士とダミーセルＤＳの電荷蓄積ノー
ドとを接続すると、相補ビット線ＢＬ０，ＢＬ０Ｘの電
位は、各ビット線の電位とダミーセルＤＳの容量及びビ
ット線容量とで決まる電位に均衡する。今、ビット線容
量をＣｂｌ、ダミーセルＤＳの容量をＣｄｓとすると、
該接続動作により均衡するビット線の電位（ｖｐｒ）
は、以下の式で表される。
活性化して（つまり“Ｈ”レベルとして）相補ビット線
ＢＬ０，ＢＬ０Ｘ同士とダミーセルＤＳの電荷蓄積ノー
ドとを接続すると、相補ビット線ＢＬ０，ＢＬ０Ｘの電
位は、各ビット線の電位とダミーセルＤＳの容量及びビ
ット線容量とで決まる電位に均衡する。今、ビット線容
量をＣｂｌ、ダミーセルＤＳの容量をＣｄｓとすると、
該接続動作により均衡するビット線の電位（ｖｐｒ）
は、以下の式で表される。
【００２０】 ｖｐｒ＝｛（ＶＨ＋ＶＬ）・Ｃｂｌ＋２Ｃｄｓ・Ｖ１｝ ／｛２（Ｃｂｌ＋Ｃｄｓ）｝ ………………………（１） ここで、ＶＬ＝Ｖ１（＝０Ｖ）とすると、式（１）は、 ｖｐｒ＝ＶＨ／２・｛Ｃｂｌ／（Ｃｂｌ＋Ｃｄｓ）｝ ……………（２） となり、ＶＨとＶＬ（＝０Ｖ）の中心電位（ＶＨ／２）
より低い電位となる。
より低い電位となる。
【００２１】このように、相補ビット線ＢＬ０，ＢＬ０
Ｘ間が短絡され、相補ビット線の各電位が均衡（つまり
一致）した後、ダミーセルＤＳの電荷蓄積ノードを第２
の電源電位Ｖ２に接続し、相補ビット線をＶ２の電位に
プリチャージする。なお、本実施形態では、第２の電源
電位Ｖ２は上記ｖｐｒの近傍に設定してある。これによ
って、ビット線のプリチャージ期間中、相補ビット線Ｂ
Ｌ０，ＢＬ０Ｘの電位を第２の電源電位Ｖ２（≒ｖｐ
ｒ）にクランプする際に、かかる電位Ｖ２を供給する電
源にとっては、大きな電流駆動能力は必要とされず、単
に、相補ビット線ＢＬ０，ＢＬ０Ｘの電位をＶ２の電位
に保持しておくのに十分な能力さえあればよい。これ
は、消費電力の低減化に寄与する。
Ｘ間が短絡され、相補ビット線の各電位が均衡（つまり
一致）した後、ダミーセルＤＳの電荷蓄積ノードを第２
の電源電位Ｖ２に接続し、相補ビット線をＶ２の電位に
プリチャージする。なお、本実施形態では、第２の電源
電位Ｖ２は上記ｖｐｒの近傍に設定してある。これによ
って、ビット線のプリチャージ期間中、相補ビット線Ｂ
Ｌ０，ＢＬ０Ｘの電位を第２の電源電位Ｖ２（≒ｖｐ
ｒ）にクランプする際に、かかる電位Ｖ２を供給する電
源にとっては、大きな電流駆動能力は必要とされず、単
に、相補ビット線ＢＬ０，ＢＬ０Ｘの電位をＶ２の電位
に保持しておくのに十分な能力さえあればよい。これ
は、消費電力の低減化に寄与する。
【００２２】次いで、センスアンプ１の活性化が始まる
前に、ダミーセル駆動信号ＤＷＬを非活性化して（つま
り“Ｌ”レベルとして）トランジスタＱ１０及びダミー
セルＤＳのトランジスタＱｄｓをオフとすることによ
り、相補ビット線ＢＬ０，ＢＬ０Ｘ同士の短絡の解除
と、該相補ビット線のプリチャージ電源（つまり、第２
の電源電位Ｖ２）からの切断を行う。この時、各ダミー
セルＤＳはそれぞれ対応するビット線から切断されてい
るので、センスアンプ１の活性化動作とは独立したタイ
ミングで、この後から次のプリチャージ期間開始までの
間に、ダミーセルＤＳの電荷蓄積ノードを第１の電源電
位Ｖ１に接続し、ダミーセルＤＳの電荷蓄積ノードをＶ
１の電位に充電しておけばよい。また、センスアンプ１
の活性化期間中は、各ダミーセルＤＳはビット線から切
断されているので、ビット線負荷容量はＣｂｌより大き
くなることはない。従って、データ読み出し差電位を悪
化させることはない。
前に、ダミーセル駆動信号ＤＷＬを非活性化して（つま
り“Ｌ”レベルとして）トランジスタＱ１０及びダミー
セルＤＳのトランジスタＱｄｓをオフとすることによ
り、相補ビット線ＢＬ０，ＢＬ０Ｘ同士の短絡の解除
と、該相補ビット線のプリチャージ電源（つまり、第２
の電源電位Ｖ２）からの切断を行う。この時、各ダミー
セルＤＳはそれぞれ対応するビット線から切断されてい
るので、センスアンプ１の活性化動作とは独立したタイ
ミングで、この後から次のプリチャージ期間開始までの
間に、ダミーセルＤＳの電荷蓄積ノードを第１の電源電
位Ｖ１に接続し、ダミーセルＤＳの電荷蓄積ノードをＶ
１の電位に充電しておけばよい。また、センスアンプ１
の活性化期間中は、各ダミーセルＤＳはビット線から切
断されているので、ビット線負荷容量はＣｂｌより大き
くなることはない。従って、データ読み出し差電位を悪
化させることはない。
【００２３】以下、本実施形態の回路の動作について、
図２に示す動作タイミング波形図を参照しながら更に説
明する。なお、図示の例は、図１のセンスアンプ１に対
して左側のビット線群と交差するワード線ＷＬ００が活
性化される場合の動作タイミング波形を示すものである
が、センスアンプ１に対して右側のビット線群と交差す
るワード線が活性化される場合も同様に考えられる。ま
た、全ての非選択ワード線（例えばワード線ＷＬ０１）
は、図２に破線で示すように、“Ｌ”レベルを保持して
いる。
図２に示す動作タイミング波形図を参照しながら更に説
明する。なお、図示の例は、図１のセンスアンプ１に対
して左側のビット線群と交差するワード線ＷＬ００が活
性化される場合の動作タイミング波形を示すものである
が、センスアンプ１に対して右側のビット線群と交差す
るワード線が活性化される場合も同様に考えられる。ま
た、全ての非選択ワード線（例えばワード線ＷＬ０１）
は、図２に破線で示すように、“Ｌ”レベルを保持して
いる。
【００２４】先ず、センスアンプ１の活性化期間中は、
ダミーセル駆動信号ＤＷＬを“Ｌ”レベルとし、ダミー
セルＤＳを非選択状態とする。これによって、各ダミー
セルＤＳはそれぞれ対応するビット線から切断される。
この期間に、制御信号ＣＶ１を“Ｈ”レベルとし、トラ
ンジスタＱ８をオン状態とする。これによって、各ダミ
ーセルＤＳの電荷蓄積ノードは、第１の電源電位Ｖ１
（＝０Ｖ）の電位に充電される。この制御信号ＣＶ１
は、ダミーセル駆動信号ＤＷＬを活性化する（つまり
“Ｈ”レベルとする）前に“Ｌ”レベルとされる。
ダミーセル駆動信号ＤＷＬを“Ｌ”レベルとし、ダミー
セルＤＳを非選択状態とする。これによって、各ダミー
セルＤＳはそれぞれ対応するビット線から切断される。
この期間に、制御信号ＣＶ１を“Ｈ”レベルとし、トラ
ンジスタＱ８をオン状態とする。これによって、各ダミ
ーセルＤＳの電荷蓄積ノードは、第１の電源電位Ｖ１
（＝０Ｖ）の電位に充電される。この制御信号ＣＶ１
は、ダミーセル駆動信号ＤＷＬを活性化する（つまり
“Ｈ”レベルとする）前に“Ｌ”レベルとされる。
【００２５】次いで、プリチャージ動作に入る時は、選
択ワード線（ＷＬ００）を非活性化し、センスアンプ１
を各電源ラインＳＡＰ，ＳＡＮから切り離した後、ダミ
ーセル駆動信号ＤＷＬを活性化する（“Ｈ”レベルとす
る）。さらに、相補ビット線ＢＬ０，ＢＬ０Ｘの電位が
前述したプリチャージ電位（ｖｐｒ）に均衡した後、絶
縁用制御信号ＩＳ１を“Ｈ”レベルとし、トランジスタ
Ｑ１３，Ｑ１４をオン状態とする。これによってセンス
アンプ１は右側の相補ビット線と接続される。なお、ワ
ード線が選択される側（つまり左側）の絶縁用制御信号
ＩＳ０については、図２に破線で示すように、元々
“Ｈ”レベルとされている。
択ワード線（ＷＬ００）を非活性化し、センスアンプ１
を各電源ラインＳＡＰ，ＳＡＮから切り離した後、ダミ
ーセル駆動信号ＤＷＬを活性化する（“Ｈ”レベルとす
る）。さらに、相補ビット線ＢＬ０，ＢＬ０Ｘの電位が
前述したプリチャージ電位（ｖｐｒ）に均衡した後、絶
縁用制御信号ＩＳ１を“Ｈ”レベルとし、トランジスタ
Ｑ１３，Ｑ１４をオン状態とする。これによってセンス
アンプ１は右側の相補ビット線と接続される。なお、ワ
ード線が選択される側（つまり左側）の絶縁用制御信号
ＩＳ０については、図２に破線で示すように、元々
“Ｈ”レベルとされている。
【００２６】次いで、センスアンプ１の両側の相補ビッ
ト線の各電位が均衡した後、ダミーセル駆動信号ＤＷＬ
を活性化したままで制御信号ＣＶ２を“Ｈ”レベルと
し、トランジスタＱ９をオン状態とする。これによっ
て、第２の電源電位Ｖ２が各ダミーセルＤＳの電荷蓄積
ノードに接続され、さらに、オン状態にあるダミーセル
トランジスタＱｄｓを介してそれぞれビット線ＢＬ０，
ＢＬ０Ｘに接続される。これによって、ビット線がプリ
チャージ電位Ｖ２にクランプされる。
ト線の各電位が均衡した後、ダミーセル駆動信号ＤＷＬ
を活性化したままで制御信号ＣＶ２を“Ｈ”レベルと
し、トランジスタＱ９をオン状態とする。これによっ
て、第２の電源電位Ｖ２が各ダミーセルＤＳの電荷蓄積
ノードに接続され、さらに、オン状態にあるダミーセル
トランジスタＱｄｓを介してそれぞれビット線ＢＬ０，
ＢＬ０Ｘに接続される。これによって、ビット線がプリ
チャージ電位Ｖ２にクランプされる。
【００２７】このように、プリチャージ期間中、ダミー
セル駆動信号ＤＷＬを活性化しておく（つまり“Ｈ”レ
ベルとする）ことにより、相補ビット線ＢＬ０，ＢＬ０
Ｘ間の短絡と、各ビット線の電位のプリチャージ電位へ
のクランプを行うことができる。さらに、再びセンスア
ンプ１の活性化期間に入り、ワード線ＷＬ００が選択さ
れるとすると、制御信号ＩＳ１を“Ｌ”レベルとして非
選択側ビット線をセンスアンプ１から切断し、さらにダ
ミーセル駆動信号ＤＷＬを“Ｌ”レベルとしてダミーセ
ルＤＳを各ビット線ＢＬ０，ＢＬ０Ｘから切り離す。そ
の後、ＷＬ００、ＳＡＰ及びＳＡＮを順に活性化する。
セル駆動信号ＤＷＬを活性化しておく（つまり“Ｈ”レ
ベルとする）ことにより、相補ビット線ＢＬ０，ＢＬ０
Ｘ間の短絡と、各ビット線の電位のプリチャージ電位へ
のクランプを行うことができる。さらに、再びセンスア
ンプ１の活性化期間に入り、ワード線ＷＬ００が選択さ
れるとすると、制御信号ＩＳ１を“Ｌ”レベルとして非
選択側ビット線をセンスアンプ１から切断し、さらにダ
ミーセル駆動信号ＤＷＬを“Ｌ”レベルとしてダミーセ
ルＤＳを各ビット線ＢＬ０，ＢＬ０Ｘから切り離す。そ
の後、ＷＬ００、ＳＡＰ及びＳＡＮを順に活性化する。
【００２８】一方、同期間中（つまりセンスアンプ１の
活性化期間中）、ワード線ＷＬ００を活性化する前にダ
ミーセル駆動信号ＤＷＬを“Ｌ”レベルとし、その後、
順に制御信号ＣＶ２を“Ｌ”レベル、制御信号ＣＶ１を
“Ｈ”レベルとすることで、ダミーセルＤＳの電荷蓄積
ノードをＶ１の電位に充電する。以上説明したように、
第１の実施形態に係る回路構成によれば、トランジスタ
Ｑ８及びＱ９のオン／オフ動作に基づいてダミーセルＤ
Ｓの電荷蓄積ノードの電位が制御されることにより、ビ
ット線のプリチャージ電位は、前述の式（１）及び
（２）に表されるように、高電位側電源電位ＶＨと低電
位側電源電位ＶＬ（＝０Ｖ）の中心電位（ＶＨ／２）よ
り低い電位となる。これによって、電荷蓄積ノードの電
位がリークにより低下したセルの“Ｈ”レベルデータ
と、電荷蓄積ノードの電位がほとんど変化しないセルの
“Ｌ”レベルデータのどちらに対しても、同程度の読み
出し差電圧をもってデータを読み出すことが可能とな
る。つまり、“Ｈ”レベルデータ読み出しに対するマー
ジンを拡大することができる。
活性化期間中）、ワード線ＷＬ００を活性化する前にダ
ミーセル駆動信号ＤＷＬを“Ｌ”レベルとし、その後、
順に制御信号ＣＶ２を“Ｌ”レベル、制御信号ＣＶ１を
“Ｈ”レベルとすることで、ダミーセルＤＳの電荷蓄積
ノードをＶ１の電位に充電する。以上説明したように、
第１の実施形態に係る回路構成によれば、トランジスタ
Ｑ８及びＱ９のオン／オフ動作に基づいてダミーセルＤ
Ｓの電荷蓄積ノードの電位が制御されることにより、ビ
ット線のプリチャージ電位は、前述の式（１）及び
（２）に表されるように、高電位側電源電位ＶＨと低電
位側電源電位ＶＬ（＝０Ｖ）の中心電位（ＶＨ／２）よ
り低い電位となる。これによって、電荷蓄積ノードの電
位がリークにより低下したセルの“Ｈ”レベルデータ
と、電荷蓄積ノードの電位がほとんど変化しないセルの
“Ｌ”レベルデータのどちらに対しても、同程度の読み
出し差電圧をもってデータを読み出すことが可能とな
る。つまり、“Ｈ”レベルデータ読み出しに対するマー
ジンを拡大することができる。
【００２９】また、本実施形態では、従来の回路で用い
られていたビット線プリチャージ用回路部分（図１２の
プリチャージ回路２）が不要であるので、面積の増大を
抑えることができる。さらに、センスアンプ１の活性化
期間中、ダミーセルＤＳは非活性化されているので、ビ
ット線の負荷容量はＣｂｌより大きくなることはない。
従って、データ読み出し差電位が悪化したり或いは消費
電力が増大するといった不都合は生じない。
られていたビット線プリチャージ用回路部分（図１２の
プリチャージ回路２）が不要であるので、面積の増大を
抑えることができる。さらに、センスアンプ１の活性化
期間中、ダミーセルＤＳは非活性化されているので、ビ
ット線の負荷容量はＣｂｌより大きくなることはない。
従って、データ読み出し差電位が悪化したり或いは消費
電力が増大するといった不都合は生じない。
【００３０】上述した第１の実施形態では、ダミーセル
ＤＳ、ビット線短絡用トランジスタＱ１０などを含む回
路ブロック１０は、センスアンプ１の片側（図示の例で
は左側）に設けられているが、センスアンプ１を挟んで
反対側（右側）に設けてもよいことはもちろんである。
また、図示の例では、ダミーセルＤＳは各ビット線ＢＬ
０，ＢＬ０Ｘに対し１個ずつ設けられているが、必要に
応じて、各ビット線に対し複数個ずつ設けてもよい。さ
らに、図示の例では、共有型センスアンプ方式（センス
アンプを両側の相補ビット線で共有する方式）について
示したが、共有型でない他の方式の場合にも同様に適用
され得ることはもちろんである。
ＤＳ、ビット線短絡用トランジスタＱ１０などを含む回
路ブロック１０は、センスアンプ１の片側（図示の例で
は左側）に設けられているが、センスアンプ１を挟んで
反対側（右側）に設けてもよいことはもちろんである。
また、図示の例では、ダミーセルＤＳは各ビット線ＢＬ
０，ＢＬ０Ｘに対し１個ずつ設けられているが、必要に
応じて、各ビット線に対し複数個ずつ設けてもよい。さ
らに、図示の例では、共有型センスアンプ方式（センス
アンプを両側の相補ビット線で共有する方式）について
示したが、共有型でない他の方式の場合にも同様に適用
され得ることはもちろんである。
【００３１】図３には本発明の第２の実施形態に係るＤ
ＲＡＭにおける要部の回路構成が示される。図１に示し
た第１の実施形態の回路との対比において、本実施形態
の回路が構成上異なっている点は、相補ビット線ＢＬ
０，ＢＬ０Ｘについてセンスアンプ１を挟んで互いに反
対側に（つまり、センスアンプ１の左側ではビット線Ｂ
Ｌ０Ｘに、センスアンプ１の右側ではビット線ＢＬ０
に）ダミーセルＤＳが接続されていることである。かか
る接続形態は、他の相補ビット線ＢＬ１，ＢＬ１Ｘにつ
いても同様である。他の回路部分及びその動作について
は、第１の実施形態（図１参照）の場合と同様であるの
で、その説明は省略する。
ＲＡＭにおける要部の回路構成が示される。図１に示し
た第１の実施形態の回路との対比において、本実施形態
の回路が構成上異なっている点は、相補ビット線ＢＬ
０，ＢＬ０Ｘについてセンスアンプ１を挟んで互いに反
対側に（つまり、センスアンプ１の左側ではビット線Ｂ
Ｌ０Ｘに、センスアンプ１の右側ではビット線ＢＬ０
に）ダミーセルＤＳが接続されていることである。かか
る接続形態は、他の相補ビット線ＢＬ１，ＢＬ１Ｘにつ
いても同様である。他の回路部分及びその動作について
は、第１の実施形態（図１参照）の場合と同様であるの
で、その説明は省略する。
【００３２】また、本発明の特徴をなす回路ブロック２
０及び３０の構成及びその動作は、図１に示した回路ブ
ロック１０の構成及びその動作と基本的に同じであり、
当業者であれば容易に類推され得るので、その説明は省
略する。なお、図２に示した動作タイミング波形は、本
実施形態に係る回路の動作にも適用される。
０及び３０の構成及びその動作は、図１に示した回路ブ
ロック１０の構成及びその動作と基本的に同じであり、
当業者であれば容易に類推され得るので、その説明は省
略する。なお、図２に示した動作タイミング波形は、本
実施形態に係る回路の動作にも適用される。
【００３３】この第２の実施形態では、ビット線短絡用
トランジスタＱ２０及びＱ３０（Ｑ２１及びＱ３１）は
センスアンプ１を挟んで両側に設けられているが、かか
るビット線短絡用トランジスタはセンスアンプ１のいず
れか片側だけに設けてもよいことはもちろんである。ま
た、上述した第１の実施形態と同様、共有型センスアン
プ方式の場合について示したが、共有型でない他の方式
の場合にも同様に適用され得ることはもちろんである。
トランジスタＱ２０及びＱ３０（Ｑ２１及びＱ３１）は
センスアンプ１を挟んで両側に設けられているが、かか
るビット線短絡用トランジスタはセンスアンプ１のいず
れか片側だけに設けてもよいことはもちろんである。ま
た、上述した第１の実施形態と同様、共有型センスアン
プ方式の場合について示したが、共有型でない他の方式
の場合にも同様に適用され得ることはもちろんである。
【００３４】図４には第２の実施形態（図３）における
ダミーセルを実現するための第１の具体例に相当する等
価回路が示される。また、図５にはこの等価回路に対応
したレイアウトパターンが示される。図４及び図５の例
示は、ＳＡＣ(Self Align Contact)というプロセス技術
を使用しない場合のダミーセルのレイアウト例を示した
ものであり、図５において、（ａ）は、正規のメモリセ
ル２つ分を接続してダミーセルを形成した場合の、隣接
する拡散層同士を接続した時のレイアウトパターンを示
し、（ｂ）は、正規のメモリセル２つ分を接続してダミ
ーセルを形成した場合の、隣接するセルキャパシタの電
荷蓄積ノードを形成する導電層同士を接続した時のレイ
アウトパターンを示している。ここでは、多数回の繰り
返しパターンのうち、ビット線については６本分（ＢＬ
０〜ＢＬ２Ｘ）、ワード線については４本分（ＷＬ００
〜ＷＬ０３）の領域でのダミーセルの配置について示し
ている。各ダミーセルは、セル繰り返しパターンの端、
すなわちビット線の端に配置される。
ダミーセルを実現するための第１の具体例に相当する等
価回路が示される。また、図５にはこの等価回路に対応
したレイアウトパターンが示される。図４及び図５の例
示は、ＳＡＣ(Self Align Contact)というプロセス技術
を使用しない場合のダミーセルのレイアウト例を示した
ものであり、図５において、（ａ）は、正規のメモリセ
ル２つ分を接続してダミーセルを形成した場合の、隣接
する拡散層同士を接続した時のレイアウトパターンを示
し、（ｂ）は、正規のメモリセル２つ分を接続してダミ
ーセルを形成した場合の、隣接するセルキャパシタの電
荷蓄積ノードを形成する導電層同士を接続した時のレイ
アウトパターンを示している。ここでは、多数回の繰り
返しパターンのうち、ビット線については６本分（ＢＬ
０〜ＢＬ２Ｘ）、ワード線については４本分（ＷＬ００
〜ＷＬ０３）の領域でのダミーセルの配置について示し
ている。各ダミーセルは、セル繰り返しパターンの端、
すなわちビット線の端に配置される。
【００３５】本実施形態におけるダミーセルのレイアウ
トの特徴は、繰り返しパターンの最端の拡散層のパター
ンを少しだけ変更するだけで所望の動作を行うダミーセ
ルを形成できることである。具体的には、図５（ａ）に
示すように、最端の拡散層パターンと端から２番目の隣
接する拡散層パターンをつなげる、つまり隣合うキャパ
シタ−拡散層間のコンタクト同士を拡散層で接続する。
そして、最端の拡散層のキャパシタとは反対側の端で、
電源配線（Ｖ１／Ｖ２）と接続すればよい。また、図５
（ｂ）に示すように隣接するセルキャパシタの電荷蓄積
ノードを形成する導電層同士を接続したレイアウトパタ
ーンの場合には、拡散層のパターンの規則性は最端まで
保たれている。
トの特徴は、繰り返しパターンの最端の拡散層のパター
ンを少しだけ変更するだけで所望の動作を行うダミーセ
ルを形成できることである。具体的には、図５（ａ）に
示すように、最端の拡散層パターンと端から２番目の隣
接する拡散層パターンをつなげる、つまり隣合うキャパ
シタ−拡散層間のコンタクト同士を拡散層で接続する。
そして、最端の拡散層のキャパシタとは反対側の端で、
電源配線（Ｖ１／Ｖ２）と接続すればよい。また、図５
（ｂ）に示すように隣接するセルキャパシタの電荷蓄積
ノードを形成する導電層同士を接続したレイアウトパタ
ーンの場合には、拡散層のパターンの規則性は最端まで
保たれている。
【００３６】図６には第２の実施形態（図３）における
ダミーセルを実現するための第２の具体例に相当する等
価回路が示され、図７にはこの等価回路に対応したレイ
アウトパターンが示される。図６及び図７の例示は、Ｓ
ＡＣ技術を使用した場合のダミーセルのレイアウト例を
示したものである。なお、図７の（ａ）及び（ｂ）に示
されるレイアウトパターンの接続形態は、それぞれ図５
の（ａ）及び（ｂ）に示されるレイアウトパターンの接
続形態に対応している。
ダミーセルを実現するための第２の具体例に相当する等
価回路が示され、図７にはこの等価回路に対応したレイ
アウトパターンが示される。図６及び図７の例示は、Ｓ
ＡＣ技術を使用した場合のダミーセルのレイアウト例を
示したものである。なお、図７の（ａ）及び（ｂ）に示
されるレイアウトパターンの接続形態は、それぞれ図５
の（ａ）及び（ｂ）に示されるレイアウトパターンの接
続形態に対応している。
【００３７】但し、図６及び図７に例示されるＳＡＣ技
術は、２本のワード線及び２本のビット線を枠組みとし
てエッチングを行い、コンタクトホールを形成する技術
である。従って、この技術をキャパシタコンタクト形成
に使用する場合には、最端のキャパシタコンタクトにつ
いても２本のワード線で挟まれる必要があることにな
る。１本はダミーワード線（ＤＷＬ０）として使用し、
もう１本はリセット信号線（ＲＳＴ０）として使用す
る。このリセット信号線（ＲＳＴ０）は、図３に示す回
路の動作上は必要ないが、ＳＡＣ技術を使用するために
必要になる配線である。これはワード線と同一層の配線
なので、図６に示すようにダミーセルの電荷蓄積ノード
と電源配線の間に、リセット信号ＲＳＴ０に応答するＭ
ＯＳトランジスタが形成されることになる。本実施形態
の回路の動作のためには、このリセット信号ＲＳＴ０を
常時“Ｈ”レベルとしておけばよい。
術は、２本のワード線及び２本のビット線を枠組みとし
てエッチングを行い、コンタクトホールを形成する技術
である。従って、この技術をキャパシタコンタクト形成
に使用する場合には、最端のキャパシタコンタクトにつ
いても２本のワード線で挟まれる必要があることにな
る。１本はダミーワード線（ＤＷＬ０）として使用し、
もう１本はリセット信号線（ＲＳＴ０）として使用す
る。このリセット信号線（ＲＳＴ０）は、図３に示す回
路の動作上は必要ないが、ＳＡＣ技術を使用するために
必要になる配線である。これはワード線と同一層の配線
なので、図６に示すようにダミーセルの電荷蓄積ノード
と電源配線の間に、リセット信号ＲＳＴ０に応答するＭ
ＯＳトランジスタが形成されることになる。本実施形態
の回路の動作のためには、このリセット信号ＲＳＴ０を
常時“Ｈ”レベルとしておけばよい。
【００３８】次に、図５及び図７に例示されたダミーセ
ルの接続形態について図８及び図９を参照しながら説明
する。ここに、図８は、メモリセル２つ分を接続してダ
ミーセルを形成した場合の、隣接する拡散層同士を接続
した時のパターン例を示し、図９は、メモリセル２つ分
を接続してダミーセルを形成した場合の、隣接するセル
キャパシタの電荷蓄積ノードを形成する導電層同士を接
続した時のパターン例を示す。
ルの接続形態について図８及び図９を参照しながら説明
する。ここに、図８は、メモリセル２つ分を接続してダ
ミーセルを形成した場合の、隣接する拡散層同士を接続
した時のパターン例を示し、図９は、メモリセル２つ分
を接続してダミーセルを形成した場合の、隣接するセル
キャパシタの電荷蓄積ノードを形成する導電層同士を接
続した時のパターン例を示す。
【００３９】図８において、或るビット線とのコンタク
トを持つ拡散層に注目した時、隣接する拡散層は及
びであるが、この場合、ビット線コンタクトからは遠
い側の拡散層と接続する。なぜなら、拡散層を接続す
ることにより露光により鮮明なパターンを描くのが難し
い形状（図５において一点鎖線Ｐで示す部分）が形成さ
れ、パターン形状が鈍る可能性があるからである。しか
し、図示のように拡散層を接続すれば、仮にパターン形
状が鈍ったとしても、その周りの領域は同一信号のノー
ドであるので、短絡等の問題は生じない。
トを持つ拡散層に注目した時、隣接する拡散層は及
びであるが、この場合、ビット線コンタクトからは遠
い側の拡散層と接続する。なぜなら、拡散層を接続す
ることにより露光により鮮明なパターンを描くのが難し
い形状（図５において一点鎖線Ｐで示す部分）が形成さ
れ、パターン形状が鈍る可能性があるからである。しか
し、図示のように拡散層を接続すれば、仮にパターン形
状が鈍ったとしても、その周りの領域は同一信号のノー
ドであるので、短絡等の問題は生じない。
【００４０】従って、このようなレイアウトパターンを
作成することにより、面積の点で効率良くダミーセルを
形成することができる。拡散層の形状が異なる場合も、
同様に考えればよい。一方、図９に示す接続パターンの
場合、プロセス工程中の露光条件等によりビット線と平
行な方向で隣接するセルキャパシタが誤って接続されて
しまう可能性があるが、図中、一点鎖線Ｐ１及びＰ２で
示すようにセルキャパシタの形状を一部変形させておけ
ば、セルキャパシタが接続されてしまうといった問題を
解消することができる。
作成することにより、面積の点で効率良くダミーセルを
形成することができる。拡散層の形状が異なる場合も、
同様に考えればよい。一方、図９に示す接続パターンの
場合、プロセス工程中の露光条件等によりビット線と平
行な方向で隣接するセルキャパシタが誤って接続されて
しまう可能性があるが、図中、一点鎖線Ｐ１及びＰ２で
示すようにセルキャパシタの形状を一部変形させておけ
ば、セルキャパシタが接続されてしまうといった問題を
解消することができる。
【００４１】図１０には本発明の第３の実施形態に係る
ＤＲＡＭにおける要部の回路構成が示される。図３に示
した第２の実施形態の回路との対比において、本実施形
態の回路が構成上異なっている点は、各ダミーセルＤ
Ｓの電荷蓄積ノードが、リセット信号ＲＳＴ０，ＲＳＴ
１により駆動されるｎチャネルトランジスタＱ４４，Ｑ
４５，Ｑ５４及びＱ５５を介して互いに接続されている
こと、図１２に示した従来の回路で用いられていたプ
リチャージ回路２を備えていることである。他の回路部
分及びその動作については、第２の実施形態（図３参
照）と同様であるので、その説明は省略する。
ＤＲＡＭにおける要部の回路構成が示される。図３に示
した第２の実施形態の回路との対比において、本実施形
態の回路が構成上異なっている点は、各ダミーセルＤ
Ｓの電荷蓄積ノードが、リセット信号ＲＳＴ０，ＲＳＴ
１により駆動されるｎチャネルトランジスタＱ４４，Ｑ
４５，Ｑ５４及びＱ５５を介して互いに接続されている
こと、図１２に示した従来の回路で用いられていたプ
リチャージ回路２を備えていることである。他の回路部
分及びその動作については、第２の実施形態（図３参
照）と同様であるので、その説明は省略する。
【００４２】本実施形態に係る回路構成は、ダミーセル
ＤＳの電荷蓄積ノードに接続される配線抵抗が大きい時
に特に効果を発揮し、相補ビット線の電位を速やかに所
定のプリチャージ電位にクランプすることができる。な
ぜなら、配線の抵抗成分が大きく配線のＣＲ時定数が大
きい場合には、ダミーセルＤＳの電荷蓄積ノードを２つ
の電源（第１の電源電位Ｖ１と第２の電源電位Ｖ２）に
時分割形態で接続すると、配線の電位が当該電源電位ま
で十分達しないおそれがあるからである。このような場
合、ダミーセルＤＳの電荷蓄積ノードを第１の電源電位
Ｖ１に常時接続しておき、リセット信号ＲＳＴ０，ＲＳ
Ｔ１を用いて電荷蓄積ノードと各電源電位との接続を制
御するようにすればよい。
ＤＳの電荷蓄積ノードに接続される配線抵抗が大きい時
に特に効果を発揮し、相補ビット線の電位を速やかに所
定のプリチャージ電位にクランプすることができる。な
ぜなら、配線の抵抗成分が大きく配線のＣＲ時定数が大
きい場合には、ダミーセルＤＳの電荷蓄積ノードを２つ
の電源（第１の電源電位Ｖ１と第２の電源電位Ｖ２）に
時分割形態で接続すると、配線の電位が当該電源電位ま
で十分達しないおそれがあるからである。このような場
合、ダミーセルＤＳの電荷蓄積ノードを第１の電源電位
Ｖ１に常時接続しておき、リセット信号ＲＳＴ０，ＲＳ
Ｔ１を用いて電荷蓄積ノードと各電源電位との接続を制
御するようにすればよい。
【００４３】この第３の実施形態では、相補ビット線間
を短絡するトランジスタとして、ダミーセル駆動信号Ｄ
ＷＬ０，ＤＷＬ１に応答するトランジスタＱ４０（Ｑ４
１，Ｑ５０，Ｑ５１）と、プリチャージ回路２において
プリチャージ信号ＥＱＬに応答するトランジスタＱ７
（図１２参照）の２種類が設けられているが、これは、
いずれか一方だけ用いてもよいことはもちろんである。
を短絡するトランジスタとして、ダミーセル駆動信号Ｄ
ＷＬ０，ＤＷＬ１に応答するトランジスタＱ４０（Ｑ４
１，Ｑ５０，Ｑ５１）と、プリチャージ回路２において
プリチャージ信号ＥＱＬに応答するトランジスタＱ７
（図１２参照）の２種類が設けられているが、これは、
いずれか一方だけ用いてもよいことはもちろんである。
【００４４】参考として、図１１に本実施形態（図１０
参照）の回路の動作タイミング波形の一例が示される。
動作形態については、図１の回路に関連して図２に示し
た動作タイミング波形図から、当業者であれば容易に類
推され得るので、その説明は省略する。なお、本発明は
上述した第１〜第３の実施形態を用いて説明したが、本
発明はこれらの実施形態に限定されない。例えば、各実
施形態の特徴事項を適宜組み合わせることも可能であ
り、かかる組合せは、図示はしないが、当業者には容易
に想到されるであろう。
参照）の回路の動作タイミング波形の一例が示される。
動作形態については、図１の回路に関連して図２に示し
た動作タイミング波形図から、当業者であれば容易に類
推され得るので、その説明は省略する。なお、本発明は
上述した第１〜第３の実施形態を用いて説明したが、本
発明はこれらの実施形態に限定されない。例えば、各実
施形態の特徴事項を適宜組み合わせることも可能であ
り、かかる組合せは、図示はしないが、当業者には容易
に想到されるであろう。
【００４５】
【発明の効果】以上説明したように本発明によれば、面
積及び消費電力を増大させることなく比較的簡単な制御
によりビット線電位を必要十分なだけ変化させることが
でき、これによって“Ｈ”レベルデータ読み出しに対す
るマージンを拡大することが可能となる。
積及び消費電力を増大させることなく比較的簡単な制御
によりビット線電位を必要十分なだけ変化させることが
でき、これによって“Ｈ”レベルデータ読み出しに対す
るマージンを拡大することが可能となる。
【図１】本発明の第１の実施形態に係るＤＲＡＭにおけ
る要部の構成を示す回路図である。
る要部の構成を示す回路図である。
【図２】図１の回路の動作タイミング波形図である。
【図３】本発明の第２の実施形態に係るＤＲＡＭにおけ
る要部の構成を示す回路図である。
る要部の構成を示す回路図である。
【図４】図３におけるダミーセルを実現するための第１
の具体例を示す等価回路図である。
の具体例を示す等価回路図である。
【図５】図４の等価回路に対応したレイアウトパターン
図である。
図である。
【図６】図３におけるダミーセルを実現するための第２
の具体例を示す等価回路図である。
の具体例を示す等価回路図である。
【図７】図６の等価回路に対応したレイアウトパターン
図である。
図である。
【図８】図５及び図７におけるダミーセルの接続パター
ンの一例を示す図である。
ンの一例を示す図である。
【図９】図５及び図７におけるダミーセルの接続パター
ンの他の例を示す図である。
ンの他の例を示す図である。
【図１０】本発明の第３の実施形態に係るＤＲＡＭにお
ける要部の構成を示す回路図である。
ける要部の構成を示す回路図である。
【図１１】図１０の回路の動作タイミング波形図であ
る。
る。
【図１２】従来技術の一例としてのＤＲＡＭにおける要
部の構成を示す回路図である。
部の構成を示す回路図である。
１…センスアンプ（Ｓ／Ａ） ２…プリチャージ回路 ＢＬ０，ＢＬ０Ｘ，ＢＬ１，ＢＬ１Ｘ…相補ビット線 ＤＳ…ダミーセル ＤＷＬ，ＤＷＬ０，ＤＷＬ１…ダミーセルの駆動信号
（ビット線短絡用信号） ＭＳ…メモリセル Ｑ８，Ｑ２２，Ｑ３２，Ｑ４２，Ｑ５２…ダミーセルの
電荷蓄積ノードを第１の電位に接続する第１のスイッチ
ング素子（トランジスタ） Ｑ９，Ｑ２３，Ｑ３３，Ｑ４３，Ｑ５３…ダミーセルの
電荷蓄積ノードを第２の電位に接続する第２のスイッチ
ング素子（トランジスタ） Ｑ１０，Ｑ２０，Ｑ２１，Ｑ３０，Ｑ３１，Ｑ４０，Ｑ
４１，Ｑ５０，Ｑ５１…相補ビット線間を短絡する第３
のスイッチング素子（トランジスタ） Ｑ１１〜Ｑ１４…ビット線とセンスアンプの絶縁用トラ
ンジスタ ＶＳＳ…第１の電位 ＶＰＲ…第２の電位 ＷＬ００，ＷＬ０１，ＷＬ１０，ＷＬ１１…ワード線
（ビット線短絡用信号） ＭＳ…メモリセル Ｑ８，Ｑ２２，Ｑ３２，Ｑ４２，Ｑ５２…ダミーセルの
電荷蓄積ノードを第１の電位に接続する第１のスイッチ
ング素子（トランジスタ） Ｑ９，Ｑ２３，Ｑ３３，Ｑ４３，Ｑ５３…ダミーセルの
電荷蓄積ノードを第２の電位に接続する第２のスイッチ
ング素子（トランジスタ） Ｑ１０，Ｑ２０，Ｑ２１，Ｑ３０，Ｑ３１，Ｑ４０，Ｑ
４１，Ｑ５０，Ｑ５１…相補ビット線間を短絡する第３
のスイッチング素子（トランジスタ） Ｑ１１〜Ｑ１４…ビット線とセンスアンプの絶縁用トラ
ンジスタ ＶＳＳ…第１の電位 ＶＰＲ…第２の電位 ＷＬ００，ＷＬ０１，ＷＬ１０，ＷＬ１１…ワード線
Claims (12)
- 【請求項１】 メモリセルに電荷を蓄積することにより
データを記憶するダイナミック型半導体記憶装置であっ
て、 前記メモリセルが接続された相補ビット線と、 該相補ビット線間に接続されたセンスアンプと、 前記相補ビット線の少なくとも一方のビット線に接続さ
れ、選択された時に当該ビット線につながる電荷蓄積ノ
ードを有するダミーセルと、 前記相補ビット線のプリチャージ期間に前記ダミーセル
の電荷蓄積ノードの電位を制御して当該ビット線の電位
を所定の電位に制御する制御回路とを備え、 該所定の電位を、前記センスアンプにより前記相補ビッ
ト線間の電位差を増幅した際の高電位側電源電位と低電
位側電源電位の中心電位より低い電位に設定したことを
特徴とするダイナミック型半導体記憶装置。 - 【請求項２】 前記制御回路は、前記ダミーセルの電荷
蓄積ノードを第１の電位に接続する第１のスイッチング
素子と、該ダミーセルの電荷蓄積ノードを第２の電位に
接続する第２のスイッチング素子を有し、該第１及び第
２のスイッチング素子のいずれか一方のみをオンとする
ことを特徴とする請求項１に記載のダイナミック型半導
体記憶装置。 - 【請求項３】 前記制御回路は、前記ダミーセルの選択
／非選択を制御する駆動信号源と、該駆動信号により当
該ダミーセルが選択された時に該駆動信号に応答して前
記相補ビット線間を短絡する第３のスイッチング素子を
さらに有することを特徴とする請求項２に記載のダイナ
ミック型半導体記憶装置。 - 【請求項４】 前記ダミーセルは、前記相補ビット線の
プリチャージ期間に選択され、前記センスアンプの活性
化期間に非選択とされることを特徴とする請求項３に記
載のダイナミック型半導体記憶装置。 - 【請求項５】 前記相補ビット線のプリチャージ期間に
当該相補ビット線間を短絡する第４のスイッチング素子
をさらに有し、該第４のスイッチング素子は前記ダミー
セルの選択／非選択を制御する駆動信号と異なる信号に
よって駆動されることを特徴とする請求項１から４のい
ずれか一項に記載のダイナミック型半導体記憶装置。 - 【請求項６】 １対の相補ビット線の少なくとも一方の
ビット線に接続されたダミーセルの電荷蓄積ノードと、
他の１対の相補ビット線の少なくとも一方のビット線に
接続されたダミーセルの電荷蓄積ノードとが、互いに直
接接続されていることを特徴とする請求項１から４のい
ずれか一項に記載のダイナミック型半導体記憶装置。 - 【請求項７】 １対の相補ビット線の少なくとも一方の
ビット線に接続されたダミーセルの電荷蓄積ノードと、
他の１対の相補ビット線の少なくとも一方のビット線に
接続されたダミーセルの電荷蓄積ノードとが、少なくと
も１つのスイッチング素子を介して互いに接続されてい
ることを特徴とする請求項１から５のいずれか一項に記
載のダイナミック型半導体記憶装置。 - 【請求項８】 前記第１の電位は、前記低電位側電源電
位と同じ電位に設定され、前記第２の電位は、前記高電
位側電源電位と低電位側電源電位の中心電位より低い電
位に設定されることを特徴とする請求項２に記載のダイ
ナミック型半導体記憶装置。 - 【請求項９】 前記ダミーセルは、前記メモリセルと同
じ１トランジスタ・１キャパシタ型のセル構成を有して
いることを特徴とする請求項１に記載のダイナミック型
半導体記憶装置。 - 【請求項１０】 前記ダミーセルは、前記メモリセル１
つ分に相当するセル構造によって形成されていることを
特徴とする請求項９に記載のダイナミック型半導体記憶
装置。 - 【請求項１１】 前記ダミーセルは、前記メモリセル２
つ分を接続してなるセル構造によって形成され、隣接す
る拡散層同士を接続したことを特徴とする請求項９に記
載のダイナミック型半導体記憶装置。 - 【請求項１２】 前記ダミーセルは、前記メモリセル２
つ分を接続してなるセル構造によって形成され、隣接す
るセルキャパシタの電荷蓄積ノードを形成する導電層同
士を接続したことを特徴とする請求項９に記載のダイナ
ミック型半導体記憶装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17437997A JP4353546B2 (ja) | 1997-06-30 | 1997-06-30 | ダイナミック型半導体記憶装置 |
| US08/998,892 US5889718A (en) | 1997-06-30 | 1997-12-29 | Dynamic type semiconductor memory device |
| KR1019980000956A KR100294153B1 (ko) | 1997-06-30 | 1998-01-15 | 다이나믹형 반도체 기억 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17437997A JP4353546B2 (ja) | 1997-06-30 | 1997-06-30 | ダイナミック型半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1126720A true JPH1126720A (ja) | 1999-01-29 |
| JP4353546B2 JP4353546B2 (ja) | 2009-10-28 |
Family
ID=15977594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17437997A Expired - Lifetime JP4353546B2 (ja) | 1997-06-30 | 1997-06-30 | ダイナミック型半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5889718A (ja) |
| JP (1) | JP4353546B2 (ja) |
| KR (1) | KR100294153B1 (ja) |
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|---|---|---|---|---|
| WO2001003190A1 (fr) * | 1999-06-30 | 2001-01-11 | Hitachi, Ltd. | Circuit integre a semi-conducteurs |
| JP2004152394A (ja) * | 2002-10-30 | 2004-05-27 | Renesas Technology Corp | 半導体記憶装置 |
| JP2005051044A (ja) * | 2003-07-29 | 2005-02-24 | Hitachi Ltd | 半導体集積回路装置 |
| JP2006179852A (ja) * | 2004-12-22 | 2006-07-06 | Hynix Semiconductor Inc | 低電圧用半導体メモリ装置 |
| US7869292B2 (en) | 2008-07-14 | 2011-01-11 | Renesas Electronics Corporation | Dynamic type semiconductor memory device and operation method of the same |
Families Citing this family (10)
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|---|---|---|---|---|
| US6269039B1 (en) | 2000-04-04 | 2001-07-31 | International Business Machines Corp. | System and method for refreshing memory devices |
| FR2810150B1 (fr) * | 2000-06-13 | 2002-10-04 | St Microelectronics Sa | Dispositif de memoire vive dynamique et procede de commande d'un acces en lecture d'une telle memoire |
| US6301175B1 (en) | 2000-07-26 | 2001-10-09 | Micron Technology, Inc. | Memory device with single-ended sensing and low voltage pre-charge |
| US6292417B1 (en) * | 2000-07-26 | 2001-09-18 | Micron Technology, Inc. | Memory device with reduced bit line pre-charge voltage |
| JP4262911B2 (ja) * | 2001-09-27 | 2009-05-13 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置 |
| US6510093B1 (en) * | 2001-10-18 | 2003-01-21 | International Business Machines Corporation | Method and apparatus for cycle time reduction in a memory system using alternating reference cells and isolated sense lines |
| US6714473B1 (en) | 2001-11-30 | 2004-03-30 | Cypress Semiconductor Corp. | Method and architecture for refreshing a 1T memory proportional to temperature |
| JP4084149B2 (ja) * | 2002-09-13 | 2008-04-30 | 富士通株式会社 | 半導体記憶装置 |
| TW200721163A (en) * | 2005-09-23 | 2007-06-01 | Zmos Technology Inc | Low power memory control circuits and methods |
| US7408813B2 (en) * | 2006-08-03 | 2008-08-05 | Micron Technology, Inc. | Block erase for volatile memory |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4421996A (en) * | 1981-10-09 | 1983-12-20 | Advanced Micro Devices, Inc. | Sense amplification scheme for random access memory |
| JPS6246489A (ja) * | 1985-08-23 | 1987-02-28 | Nippon Texas Instr Kk | ダイナミツク型差動増幅器 |
| JPS63313392A (ja) * | 1987-06-16 | 1988-12-21 | Toshiba Corp | 半導体記憶装置 |
| JPH03259493A (ja) * | 1990-03-09 | 1991-11-19 | Matsushita Electron Corp | 半導体記憶装置 |
| US5291437A (en) * | 1992-06-25 | 1994-03-01 | Texas Instruments Incorporated | Shared dummy cell |
-
1997
- 1997-06-30 JP JP17437997A patent/JP4353546B2/ja not_active Expired - Lifetime
- 1997-12-29 US US08/998,892 patent/US5889718A/en not_active Expired - Lifetime
-
1998
- 1998-01-15 KR KR1019980000956A patent/KR100294153B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2001003190A1 (fr) * | 1999-06-30 | 2001-01-11 | Hitachi, Ltd. | Circuit integre a semi-conducteurs |
| JP2004152394A (ja) * | 2002-10-30 | 2004-05-27 | Renesas Technology Corp | 半導体記憶装置 |
| JP2005051044A (ja) * | 2003-07-29 | 2005-02-24 | Hitachi Ltd | 半導体集積回路装置 |
| JP4574136B2 (ja) * | 2003-07-29 | 2010-11-04 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP2006179852A (ja) * | 2004-12-22 | 2006-07-06 | Hynix Semiconductor Inc | 低電圧用半導体メモリ装置 |
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Also Published As
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|---|---|
| KR100294153B1 (ko) | 2001-07-12 |
| US5889718A (en) | 1999-03-30 |
| JP4353546B2 (ja) | 2009-10-28 |
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