JP2010283347A - アモルファスなタンタル−イリジウム拡散バリアを用いた銅相互接続構造、その形成方法、および該方法による半導体デバイス製造方法 - Google Patents

アモルファスなタンタル−イリジウム拡散バリアを用いた銅相互接続構造、その形成方法、および該方法による半導体デバイス製造方法 Download PDF

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Abstract

【課題】ライナ／銅界面のボイド生成部位の排除により、高い信頼性および生産歩留まりが得られる半導体デバイス製造方法を提供する。
【解決手段】半導体デバイス製造に用いる拡散バリアを形成する方法は、物理蒸着（ＰＶＤ）工程によって、パターン形成された中間誘電体（ＩＬＤ）層の上に、イリジウム・ドープされたタンタル・ベースのバリア層を堆積するステップを含み、該バリア層は、原子量で少なくとも６０％のイリジウム濃度で、バリア層が結果としてアモルファス構造を有するように堆積される。
【選択図】図２

Description

本発明は、一般に半導体デバイス製造技法に関し、さらに具体的にはアモルファスなタンタル−イリジウム拡散バリアを用いた銅相互接続構造、その形成方法、および該方法による半導体デバイス製造方法に関する。
集積回路デバイスのサイズは、より高い動作周波数、より低い電力消費、および、より高い総合生産性を実現するために縮小し続けているので、いわゆるデュアル・ダマシン工程により形成される銅相互接続は、製造および性能の両面に関し、ますます高まる困難性に直面している。具体的には、この相互接続機構のサイズ（例、銅ラインの幅およびビア・ホールの直径）が小さくなってきているので、電気メッキによってエッチングされた溝／ビア構造に銅を充填させるのが困難になっている。銅の電気メッキは、銅シード層の上に行われ、該シード層はライナ材料の上に物理蒸着（ＰＶＤ：ｐｈｙｓｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によって形成される。
しかしながら、銅シード層の適合性には限界があり、該シード層の層中に一つ以上の切れ目が生じることがある。かかる銅シードが途切れている箇所では、その下部の、銅拡散のバリアとして機能しているライナ（通常、タンタル（Ｔａ）または窒化タンタル（ＴａＮ））の表面が、ＰＶＤ工程の後、空気に曝され酸化される。その結果、酸化されたライナ表面では銅イオンに対する電子の供給（これは銅の電気メッキに必要な反応である）が阻止されるので、酸化されたライナ表面上には銅の電気メッキが行われない。結果として、シード層の切れ目部分は、原子結合が弱くて、その切れ目がアニーリング処理の過程でボイド生成部位として作用するような、銅との界面を有することになる。このアニーリング処理は、相互接続系の信頼性向上のため銅のグレインをより大きく成長させるのに用いられる。上記の後、該ボイド生成部位は、アニーリング処理の過程、もしくはその後のチップ製造を完了させるためのさらなる金属層を形成する加熱工程で、ボイド形成を引き起こす。また、ボイド生成部位が、エレクトロマイグレーション又は他の応力誘起マイグレーション現象によりチップの動作に悪影響を与える可能性もある。要するに、かかるボイド生成部位は、低い生産歩留まりもしくは低い製品信頼性をもたらす。
ある例示的実施形態において、半導体デバイス製造で用いられる拡散バリアを形成する方法は、物理蒸着（ＰＶＤ）工程によって、パターン形成された中間誘電体（ＩＬＤ：ｉｎｔｅｒｌｅｖｅｌ ｄｉｅｌｅｃｔｒｉｃ）層の上にイリジウム・ドープされたタンタル・ベースのバリア層を堆積するステップを含み、該バリア層は、原子量で少なくとも６０％のイリジウム濃度で、バリア層が結果としてアモルファス構造を有するように堆積される。
別の実施形態において、半導体デバイスの拡散バリア構造体は、パターン形成された中間誘電体（ＩＬＤ）層の上に、イリジウム・ドープされたタンタル・ベースのバリア層を含み、該バリア層は、原子量で少なくとも６０％のイリジウム濃度で、バリア層が結果としてアモルファス構造を有するように形成される。
別の実施形態において、半導体デバイスを形成する方法は、中間誘電体（ＩＬＤ）層中に、デュアル・ダマシン溝およびビア構造の一つ以上のパターンを形成するステップであって、該中間誘電体層は下部の導電体層の上に形成される、該形成ステップと、物理蒸着（ＰＶＤ）工程によって、パターン形成されたＩＬＤ層および下部導電体層の露出部分の上に犠牲層を堆積するステップであって、該犠牲層はイリジウム・ドープされたタンタル・ベースの第一層を包含する、該堆積ステップと、犠牲層の水平面を選択的に除去し、下部導電体層中に削り凹部を形成するステップと、ＰＶＤによって、ＩＬＤ層、犠牲層の残存垂直部分、および削り凹部に対応する下部導電体層の露出部分の上にバリア層を堆積するステップであって、該バリア層はイリジウム・ドープされたタンタル・ベースの第二層を包含する、該堆積ステップと、を含み、該犠牲層およびバリア層の双方は、原子量で少なくとも６０％のイリジウム濃度で、結果としてアモルファス構造を有するように堆積される。
別の実施形態において、半導体デバイスを形成する方法は、中間誘電体（ＩＬＤ）層中にビア・パターンを形成するステップであって、該中間誘電体層は、下部導電体の上に形成される、該形成ステップと、物理蒸着（ＰＶＤ）工程によって、パターン形成されたＩＬＤ層および下部導電体層の露出部分の上に犠牲層を堆積するステップであって、該犠牲層はイリジウム・ドープされたタンタル・ベースの第一層を包含する、該堆積ステップと、犠牲層の水平面を選択的に除去し、下部導電体層中に削り凹部を形成するステップと、ＩＬＤ層中に一つ以上の溝をパターン形成するステップと、ＰＶＤによって、ＩＬＤ層、犠牲層の残存垂直部分、および削り凹部に対応する下部導電体層の露出部分の上にバリア層を堆積するステップであって、該バリア層はイリジウム・ドープされたタンタル・ベースの第二層を包含する、該堆積ステップと、を含み、該犠牲層およびバリア層の双方は、原子量で少なくとも６０％のイリジウム濃度で、結果としてアモルファス構造を有するように堆積される。
以降、図面を参照するが、これらいくつかの図面中で同種のエレメントは類似に番号付けられている。
本発明のある実施形態による、半導体デバイス製造で用いられる拡散バリア形成の方法を図示する一連の断面図の一つである。 本発明のある実施形態による、半導体デバイス製造で用いられる拡散バリア形成の方法を図示する一連の断面図の一つである。 本発明のある実施形態による、半導体デバイス製造で用いられる拡散バリア形成の方法を図示する一連の断面図の一つである。 本発明のある実施形態による、半導体デバイス製造で用いられる拡散バリア形成の方法を図示する一連の断面図の一つである。 本発明のある実施形態による、半導体デバイス製造で用いられる拡散バリア形成の方法を図示する一連の断面図の一つである。 図６（ａ）は、例示的、アモルファスなＩｒドープされたＴａ膜の透過型電子顕微鏡写真（ＴＥＭ：ｔｒａｎｓｍｉｓｓｉｏｎ ｅｌｅｃｔｒｏｎ ｍｉｃｒｏｇｒａｐｈ）像である。図６（ｂ）は、図６（ａ）のＩｒドープされたＴａ膜の電子回折パターン像である。 図７（ａ）は、ＲｕドープされたＴａＮ膜のＴＥＭ像である。図７（ｂ）は、図７（ａ）のＲｕドープされたＴａＮ膜の電子回折パターン像である。 本発明の別の実施形態による、アモルファスなＩｒドープされたライナ技法を、ビア穿孔に用いられる犠牲ライナ・ステップに組み合わせた、例示的工程流れステップのシーケンスの一ステップを示す。 本発明の別の実施形態による、アモルファスなＩｒドープされたライナ技法を、ビア穿孔に用いられる犠牲ライナ・ステップに組み合わせた、例示的工程流れステップのシーケンスの一ステップを示す。 本発明の別の実施形態による、アモルファスなＩｒドープされたライナ技法を、ビア穿孔に用いられる犠牲ライナ・ステップに組み合わせた、例示的工程流れステップのシーケンスの一ステップを示す。 本発明の別の実施形態による、アモルファスなＩｒドープされたライナ技法を、ビア穿孔に用いられる犠牲ライナ・ステップに組み合わせた、例示的工程流れステップのシーケンスの一ステップを示す。 本発明の別の実施形態による、アモルファスなＩｒドープされたライナ技法を、ビア穿孔に用いられる犠牲ライナ・ステップに組み合わせた、例示的工程流れステップのシーケンスの一ステップを示す。 本発明の別の実施形態による、アモルファスなＩｒドープされたライナ技法を、スパン（Ｓｐａｎｇ）ビア形成に組み合わせた、例示的工程流れステップのシーケンスの一ステップを示す。 本発明の別の実施形態による、アモルファスなＩｒドープされたライナ技法を、スパン・ビア形成に組み合わせた、例示的工程流れステップのシーケンスの一ステップを示す。 本発明の別の実施形態による、アモルファスなＩｒドープされたライナ技法を、スパン・ビア形成に組み合わせた、例示的工程流れステップのシーケンスの一ステップを示す。 本発明の別の実施形態による、アモルファスなＩｒドープされたライナ技法を、スパン・ビア形成に組み合わせた、例示的工程流れステップのシーケンスの一ステップを示す。 本発明の別の実施形態による、アモルファスなＩｒドープされたライナ技法を、スパン・ビア形成に組み合わせた、例示的工程流れステップのシーケンスの一ステップを示す。 本発明の別の実施形態による、アモルファスなＩｒドープされたライナ技法を、スパン・ビア形成に組み合わせた、例示的工程流れステップのシーケンスの一ステップを示す。
銅形成に関するボイド生成の問題に対処するために、Ｔａライナの代替材料としてルテニウム（Ｒｕ）などの貴金属が研究されてきた。Ｔａと違って、Ｒｕは銅電気メッキのシード層として機能する。銅のシード層に切れ目部分があって大気曝露されても、切れ目部分のＲｕは酸化されることなく、電気メッキ・シード層としての役割をする。しかしながら、Ｒｕ層をデバイスの形体に適合させるためには、Ｒｕ層を、化学気相堆積（ＣＶＤ：ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）工程または原子層堆積（ＡＬＤ：ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）工程のいずれかによって形成しなければならない。かかるＲｕの堆積には、真空連続クラスタ処理システムとして、従来式のＴａのＰＶＤチャンバに加え別の処理チャンバが必要となる。残念なことに、これは生産コストの上昇をもたらす。
研究された別の解決策は、ＴａおよびＴａＮライナ材料に換えて、ＲｕドープされたＴａライナまたはＲｕドープされたＴａＮライナを使うことである。このアプローチの目的は、銅および水の拡散に対する保護バリア層および電気メッキ・シード層の両方としてのライナ材料機能を得ることにある。さらに、ＲｕドープされたＴａのＰＶＤを使うことによって、一切他の処理チャンバを追加することなく、従来型のＰＶＤシステムを用いることができる。しかしながら、実際にやってみると、ＲｕドープされたＴａ膜は多結晶微細構造を有し、Ｒｕ結晶はアモルファスなＴａまたはＴａＮ中に埋め込まれてしまう。その結果として、Ｒｕの粒界、およびＲｕグレインとＴａ相との界面が、銅原子が該粒界および界面に沿って拡散することを可能にする。従って、ＲｕドープされたＴａ膜は電気メッキのシード層としては機能するが、銅および水の拡散に対する効果的な保護バリアとしては機能しない。
上記に対応するため、本明細書では、ＰＶＤ工程に組入れ可能な、半導体デバイス製造に用いるための拡散バリアを開示する。簡潔には、これらの実施形態は、Ｔａに対するドーパントとして、イリジウム（Ｉｒ）を、アモルファス微細構造または完璧な粒界充填物質（ｇｒａｉｎ ｂｏｕｎｄａｒｙ ｓｔｕｆｆｉｎｇ）あるいはその両方を生成する配合および堆積条件で使用する。かかるアモルファス層の生成は、Ｃｕメタライゼーションの伸張、ボイドのない充填に有利である。アモルファス膜を形成するためには、ＩｒドープされたＴａベース膜中のＩｒの濃度は、原子量で少なくとも約６０％にすべきである。
本明細書の実施形態には、アモルファスなスタッフド合金または混合体を含めることができ、また、該合金または混合体にバリア金属窒化形成物（例、α−Ｔａ（Ｉｒ）およびα−Ｔａ（Ｎ，Ｉｒ））を含めることができる。かかるＩｒドープされたＴａ膜は、ＩｒドープされたＴａのＰＶＤターゲットを使い、ＰＶＤによって形成することができる。Ｒｕと違って、ＩｒドープされたＴａ膜は、アモルファスになるよう調整加工され、従って周囲誘電体への銅の急速な外方拡散をもたらす粒界が存在しない。また、膜の特定の組成を工夫すれば、脆弱なＴａ−Ｒｕシステムのものとは違って、温度的に安定で良好な拡散バリアを形成する効果的な粒界充填物質を得ることができる。しかして、ＩｒドープされたＴａ膜のアモルファスな微細構造によって、該膜は、拡散バリアとして且つ銅堆積のための電気メッキ・シード層としての役割を果たすことができる。
また、Ｔａ（Ｎ，Ｉｒ）／Ｔａ（Ｉｒ）／Ｃｕなど、ＴａＮ／Ｔａ／Ｃｕ類似のＣｕシードを有する二重層も考えられる。この場合、該層の少なくともＴａ（Ｉｒ）部分はアモルファス構造を有するものとするが、Ｔａ（Ｎ，Ｉｒ）部分をアモルファスにすることもできよう。他方で、誘電体材料への接着が適切で（且つ優れた拡散バリア性能が確立されているので）あれば二重層を省略することができる。この場合、例えば、α−Ｔａ（Ｉｒ）／Ｃｕまたはα−Ｔａ（Ｎ，Ｉｒ）／Ｃｕなど、Ｃｕシードを有する単一層のバリアだけが使われる。
また、後記でさらに詳細を説明するように、該Ｉｒドープされたライナの形成は、単一のイオン化ＰＶＤチャンバ内で行われるので、この工程は、最近になって開発された他の技法と両立性がある。例えば、該Ｉｒドープされたライナ技法は、第一ライナ層を貫通して下部の銅ラインへのビア穿孔に用いられその後に（Ｉｒドープされた）第二ライナ層およびＣｕシードの堆積が行われる、いわゆる「犠牲ライナ」または「バリア−ファースト」工程と併せ用いることができる。いずれの場合においても、本明細書で開示するＩｒドープされたＴａ膜を、銅ダマシン工程におけるライナ材料として実装している銅相互接続系においては、ライナ／銅界面のボイド生成部位の排除により、高信頼性および高い生産歩留まりを得ることができる。
ここで、図１を参照すると、本拡散バリア実施形態が適用可能なデュアル・ダマシン相互接続工程を描いた断面図が示されている。具体的には、下部金属層１０２は、その上に形成された中間誘電体（ＩＬＤ）層１０４（例、低Ｋ材料）を有する。図示のように、ＩＬＤ層１０４は、一般的に１０６として示された、デュアル・ダマシン（すなわち、ビアおよび溝用の開口部を有する）方式にパターン形成されている。次に、図２に示されるように、ＩｒドープされたＴａのバリア層１０８がＰＶＤによって形成される。さらに詳しくは、Ｔａバリア層１０８は、例えば、ＴａおよびＩｒを含む化合物ＰＶＤターゲットを使い、ＤＣマグネトロン・スパッタによって形成される。
さらにある例示的実施形態において、各成分の原子量での相対濃度は、Ｔａバリア層１０８がアモルファス構造を有するようにするため、Ｔａについては約４０％以下で、Ｉｒについては約６０％以上になっている。次いで、図３に示されるように、ＰＶＤによって、ＩｒドープされたＴａバリア層１０８の上に銅シード層１１０が形成される。ＩｒドープされたＴａと銅との間の界面は、従来式のＴａ／Ｃｕ界面よりも高い原子結合または接合性を有する。さらに、ＩｒドープされたＴａバリア層１０８の上に形成された銅シード層１１０は、４００℃で１時間アニールされた後でも凝集またはぬれ性喪失を示すことはなく、一方、従来式のＴａ／Ｃｕ界面は同じアニーリングの後に凝集が現れる。図４では、残りの銅充填部１１２が電気メッキされ、その後、図５に示されるように、例えば、化学機械研磨（ＣＭＰ：ｃｈｅｍｉｃａｌ ｍｅｃｈａｎｉｃａｌ ｐｏｌｉｓｈｉｎｇ）など他の従来式ダマシン工程、および随意的に、後続のキャッピング層（図示せず）形成ＣＶＤが行われる。
前述のＩｒドープされたＴａライナを実装して形成された銅相互接続は、後続の加熱工程においても、検知可能ないかなるボイド生成も顕現することはない。実際上、銅とＩｒドープされたＴａとの界面には、アモルファスなＩｒドープされたＴａの補償効果によってシードの切れ目部分が生じない。従って、該銅相互接続は、より高い、エレクトロマイグレーションおよび応力マイグレーション耐性を有する。
前述のように、少なくとも６０％のＩｒ濃度を用いることによって、得られた堆積バリア層はアモルファス構造を有することになる。図６（ａ）は、例示的アモルファスなＩｒドープされたＴａ膜の透過型電子顕微鏡写真（ＴＥＭ）像である。図６（ｂ）は、図６（ａ）のＩｒドープされたＴａ膜の電子回折パターン像で、像の中央部の単一の明るいドットの形で該膜のアモルファスな特性を示している。比較として、図７（ａ）は、ＲｕドープされたＴａＮ膜のＴＥＭ像である。図７（ｂ）は、図７（ａ）のＲｕドープされたＴａＮ膜の電子回折パターン像であり、像中の複数の同心状の明るい円群の形で該膜の多結晶特性を示している。
前にも示したように、該Ｉｒドープされたライナ技法は、第一ライナ層を貫通して下部の銅ラインへのビア穿孔に用いられその後に（Ｉｒドープされた）第二ライナ層およびＣｕシードの堆積が行われる、いわゆる「犠牲ライナ」または「バリア−ファースト」工程と併せ用いることができる。図８から図１２までは、上記に関する例示的工程流れステップのシーケンスを図示したものである。図８では、ＩＬＤ層４０６中に、デュアル・ダマシン・ビア／溝パターン４０２および溝パターン４０４が形成されており、該ＩＬＤ層は、下部配線層４０８の上に形成されている。ビア／溝パターン４０２のビア部分は、キャッピング層４１０を貫通してエッチングされ、下部配線層４０８の上で終端している。
図９において、ＰＶＤにより、この構造を覆って犠牲層４１２が形成され、該犠牲層４１２は、アモルファス構造を有するのに適した原子濃度の、ＩｒドープされたＴａまたはＴａＮ材料である。次いで、図１０に示されるように、犠牲層４１２の水平面は、例えば、アルゴン（Ａｒ）イオンなどの適切な物質を用いたスパッタリング（矢印で示す）によって除去される。また、この処理によって、下部配線層４０８の露出部分に形成された削り凹部４１４がもたらされる。削り凹部４１４の形成後、図１１に示されるように、前述の種類のバリア層４１６（例、アモルファスなＩｒドープされたＴａ）が形成され、次いで銅シード層４１８が形成される。しかる後、ダマシン溝およびビア構造は、銅材料４２０によって完全に充填され、続いて、化学機械研磨（ＣＭＰ）によって図１２に示す構造が得られる。この後、該デバイスは既存の技法によって加工されてもよい。
最後に図１３から図１８までは、本発明の別の実施形態による、アモルファスなＩｒドープされたライナ技法を、スパン・ビア形成に組み合わせた、例示的工程流れステップのシーケンスを示す。図１３では、始めにビア５０２がＩＬＤ層５０４中に区画されており、ＩＬＤ層５０４は下部配線層５０６の上に形成されている。ビア５０２は、キャッピング層５０８を貫通してエッチングされ、下部配線層５０６上で終端している。また、ハードマスク層５１０（例、二酸化ケイ素）がＩＬＤ層５０４の上に形成されており、該ＩＬＤ層５０４は例えば低Ｋ材料とすることができる。
図１４において、ＰＶＤにより上記の構造を覆って犠牲ライナ５１２が形成され、該犠牲ライナ５１２は、アモルファス構造を有するのに適切な原子濃度のＩｒドープされたＴａまたはＴａＮ材料である。次いで図１５に示されるように、犠牲ライナ５１２の水平面は、例えば、アルゴン（Ａｒ）イオンなどの適切な物質を用いたスパッタリング（矢印で示す）によって除去される。また、この処理によって、下部配線層５０６の露出部分中に形成された削り凹部５１４がもたらされる。図１６に示されるように、このステップで、既存の技法によってＩＬＤ層５０４中に溝構造５１６がパターン形成されエッチングされる。
図１７を参照すると、図１１に示されるように、前述した種類の（例、アモルファスなＩｒドープされたＴａ）バリア層５１８が形成され、続いて銅シード層５２０が形成される。しかる後、ダマシン溝およびビア構造は銅材料５２２によって完全に充填され、続いて、化学機械研磨（ＣＭＰ）によって図１８に示す構造が得られる。なお、このＣＭＰでハードマスク層５１０も除去される。この後、該デバイスは既存の技法によって加工されてもよい。
好適な実施形態または実施形態群を参照しながら本発明を説明してきたが、当業者は、本発明の範囲から逸脱することなく、さまざまな変更を加え、実施形態のエレメントを同等物で置き換えることが可能なことを理解していよう。さらに、本発明の本質的な範囲から逸脱することなく、特定の状況または材料に適合させるため、本発明の教示に多くの改修を加えることができる。従って、本発明は、その実施のため考えられる最善の態様として開示したこれら特定の実施形態に限定されるものでなく、本発明が添付の請求項の範囲内に含まれるすべての実施形態を包含するものとして、意図されている。
１０２ 下部金属層
１０４ 中間誘電体（ＩＬＤ）層
１０６ 形成パターン
１０８ Ｔａバリア層
１１０ 銅シード層

Claims (13)

  1. 半導体デバイス製造で用いられる拡散バリアを形成する方法であって、該方法は、
    物理蒸着（ＰＶＤ）工程によって、パターン形成された中間誘電体（ＩＬＤ）層の上にイリジウム・ドープされたタンタル・ベースのバリア層を堆積するステップを含み、
    前記バリア層は、原子量で少なくとも６０％のイリジウム濃度で、前記バリア層が結果としてアモルファス構造を有するように堆積される、
    前記方法。
  2. 前記バリア層は、アモルファスなイリジウム−タンタル（α−ＴａＩｒ）層およびアモルファスなイリジウム−タンタル窒化物（α−ＴａＮＩｒ）層のうちの一つを含む、請求項１に記載の方法。
  3. ＰＶＤによって、前記バリア層上に銅シード層を形成するステップをさらに含む、請求項１に記載の方法。
  4. 前記パターン形成されるＩＬＤ層は、前記バリア層が堆積されることになる、下部金属層の上面部を露出させる、デュアル・ダマシン構造にパターン形成される、請求項１に記載の方法。
  5. 半導体デバイスのための拡散バリア構造体であって、
    パターン形成された中間誘電体（ＩＬＤ）層の上に形成されたイリジウム・ドープされたタンタル・ベースのバリア層を含み、
    前記バリア層は、原子量で少なくとも６０％のイリジウム濃度で、前記バリア層が結果としてアモルファス構造を有するように形成される、
    前記拡散バリア構造体。
  6. 半導体デバイスを形成する方法であって、前記方法は、
    中間誘電体（ＩＬＤ）層中にデュアル・ダマシン溝およびビア構造の一つ以上のパターンを形成するステップであって、前記中間誘電体層は下部導電体層の上に形成される、前記形成するステップと、
    物理蒸着（ＰＶＤ）工程によって、前記パターン形成されたＩＬＤ層と前記下部導電体層の露出部分との上に犠牲層を堆積するステップであって、前記犠牲層はイリジウム・ドープされたタンタル・ベースの第一層を包含する、前記堆積するステップと、
    前記犠牲層の水平面を選択的に除去し、前記下部導電体層中に削り凹部を形成するステップと、
    ＰＶＤによって、前記ＩＬＤ層、前記犠牲層の残存垂直部分、および前記削り凹部に対応する前記下部導電体層の前記露出部分の上にバリア層を堆積するステップであって、前記バリア層は、イリジウム・ドープされたタンタル・ベースの第二層を包含する、前記堆積するステップと、
    を含み、
    前記犠牲層およびバリア層の双方は、原子量で少なくとも６０％のイリジウム濃度で、結果としてアモルファス構造を有するように堆積される、
    前記方法。
  7. 前記犠牲層は、アモルファスなイリジウム−タンタル（α−ＴａＩｒ）層およびアモルファスなイリジウム−タンタル窒化物（α−ＴａＮＩｒ）層のうちの一つを含む、請求項６に記載の方法。
  8. 前記バリア層は、アモルファスなイリジウム−タンタル窒化物（α−ＴａＮＩｒ）層を含む、請求項７に記載の方法。
  9. ＰＶＤによって、前記バリア層上に銅シード層を形成するステップをさらに含む、請求項７に記載の方法。
  10. 半導体デバイスを形成する方法であって、前記方法は、
    中間誘電体（ＩＬＤ）層中にビア・パターンを形成するステップであって、前記中間誘電体層は下部導電体層の上に形成される、前記形成するステップと、
    物理蒸着（ＰＶＤ）工程によって、前記パターン形成されたＩＬＤ層と前記下部導電体層の露出部分との上に犠牲層を堆積するステップであって、前記犠牲層はイリジウム・ドープされたタンタル・ベースの第一層を包含する、前記堆積するステップと、
    前記犠牲層の水平面を選択的に除去し、前記下部導電体層中に削り凹部を形成するステップと、
    前記ＩＬＤ中に一つ以上の溝をパターン形成するステップと、
    ＰＶＤによって、前記ＩＬＤ層、前記犠牲層の残存垂直部分、および前記削り凹部に対応する前記下部導電体層の前記露出部分の上に犠牲層を堆積するステップであって、前記バリア層は、イリジウム・ドープされたタンタル・ベースの第二層を包含する、前記堆積するステップと、
    を含み、
    前記犠牲層およびバリア層の双方は、原子量で少なくとも６０％のイリジウム濃度で、結果としてアモルファス構造を有するように堆積される、
    前記方法。
  11. 前記犠牲層は、アモルファスなイリジウム−タンタル（α−ＴａＩｒ）層およびアモルファスなイリジウム−タンタル窒化物（α−ＴａＮＩｒ）層のうちの一つを含む、請求項１０に記載の方法。
  12. 前記バリア層は、アモルファスなイリジウム−タンタル窒化物（α−ＴａＮＩｒ）層を含む、請求項１１に記載の方法。
  13. ＰＶＤによって、前記バリア層上に銅シード層を形成するステップをさらに含む、請求項１１に記載の方法。
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