JP2003332339A - 集積されたデバイスの中の層の間の接着を改善する方法と装置 - Google Patents

集積されたデバイスの中の層の間の接着を改善する方法と装置

Info

Publication number
JP2003332339A
JP2003332339A JP2003126897A JP2003126897A JP2003332339A JP 2003332339 A JP2003332339 A JP 2003332339A JP 2003126897 A JP2003126897 A JP 2003126897A JP 2003126897 A JP2003126897 A JP 2003126897A JP 2003332339 A JP2003332339 A JP 2003332339A
Authority
JP
Japan
Prior art keywords
layer
seed layer
barrier layer
holes
seed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2003126897A
Other languages
English (en)
Inventor
Richard A Faust
リチャード、エイ、フォースト
Jiong-Ping Lu
− ピン ル ジオン
Qing-Tang Jiang
− タン ジアン キン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Texas Instruments Inc
Original Assignee
Texas Instruments Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Texas Instruments Inc filed Critical Texas Instruments Inc
Publication of JP2003332339A publication Critical patent/JP2003332339A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76871—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L21/76873—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers for electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1068—Formation and after-treatment of conductors
    • H01L2221/1073—Barrier, adhesion or liner layers
    • H01L2221/1084—Layers specifically deposited to enhance or enable the nucleation of further layers, i.e. seed layers
    • H01L2221/1089—Stacks of seed layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

(57)【要約】 【課題】 集積されたデバイスの中の層の間の接着を改
善する方法と装置を提供する。 【解決手段】 集積されたデバイスにおいて、基板層１
２の中に孔が作成され、そして孔１４の中の基板層１２
の上に障壁層１６が作成される。孔の中の障壁層の上に
シード層１８が作成される。シード層は第１の材料と第
２の材料とを有する。第１の材料により、第２の材料が
障壁層１６と接着する性能が得られる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は全体的に言えば、電
子デバイスの処理工程の分野に関する。さらに詳細に言
えば、本発明は集積されたデバイスの中の層の間の接着
を改善する方法と装置に関する。
【０００２】
【発明が解決しようとする課題】集積された複雑な電子
デバイスにおいて、孔(via)および相互接続体を利用す
ることは周知である。相互接続体が維持されている場所
では、電流が集積された電子デバイスの中の１つの半導
体部品からまた別の半導体部品に孔を通して流れるであ
ろう。相互接続体および孔が作成される期間中におい
て、典型的には、種々の導電体層または導電体膜が半導
体部品の基板層の上に例えば電気メッキのような処理工
程によって沈着される。
【０００３】半導体部品の間に相互接続体を保持するこ
とは、それらの層が相互に接着する性能に直接に関係し
ている。これらの層は導電体材料で作成されるであろ
う。例えば、孔を充填するために銅がしばしば用いられ
る。それは、銅は比較的に大きな導電率を有しているか
らである。けれども、大きな導電率を有する金属は、基
板の上に作成された他の層との接着を悪くすることがあ
る。孔の中のこれらの層の接着が不十分であると、熱的
なストレスにより、および導電体材料の結晶格子を形成
しているイオンが弱化している界面を通して電界に沿っ
て移動するエレクトロマイグレーション(electromigrat
ion)により、界面において層間剥離を起こすことがあ
る。その結果、層と層との間の界面におけるラインの長
さに沿っての空隙による故障箇所が半導体部品の間の電
気的接触を破壊することがある。したがって、接着が不
十分なことにより半導体部品の中に生ずる故障の問題点
を解決することが好ましい。
【０００４】
【課題を解決するための手段】前記の説明から当業者に
は、集積されたデバイスの中の材料の弱化した界面をな
くすることが必要であることが分かるであろう。本発明
により、集積されたデバイスの中の層の間の接着を改善
し、それにより従来の技術およびシステムに付随する欠
点および問題点の少なくともいくつかを実質的になくす
るまたは減少する方法と装置が得られる。
【０００５】本発明の１つの特定の実施例により、層と
層との間の接着を改善する方法が開示される。本発明に
よる方法は、基板層の中に孔を作成する段階と、この孔
の中の基板層の上に障壁層を作成する段階とを有する。
それに加えて、シード層が孔の中の障壁層の上に作成さ
れる。このシード層は第１の材料と第２の材料とを有す
る。第１の材料により、第２の材料が障壁層との接着を
維持する性能を得ることができる。
【０００６】本発明により、従来の半導体製造技術より
も優れた種々の技術的な利点が得られる。いくつかの特
定の実施例における１つの技術的な利点は、基板層の上
に作成された層の間の接着が改善されることである。具
体的に言えば、第２の材料により、シード層と障壁層と
の間の接着を大幅に改善することができる接合特性を得
ることができる。これらの特定の実施例のまた別の技術
的な利点は、エレクトロマイグレーションが大幅に減少
することである。その結果、障壁層とシード層との間の
界面に沿って空隙が生成することとこれらの空隙により
生ずる電気的な故障とを大幅に少なくすることができ
る。これらの特定の実施例のまた別の技術的な利点は、
銅または他の導電体材料が基板層の中に拡散することが
阻止、または大幅に減少することである。それに伴っ
て、障壁層の抵抗率が損なわれることはないであろう。
さらにまた別の技術的な利点は、孔の中で導電体材料が
再結晶化する期間中において、導電体材料の結晶粒の配
向が最適化されることである。
【０００７】本発明の実施例は、下記の技術的な利点の
いくつかまたは全部を有することができる、またはいず
れをも有しないこともある。本発明のその他の技術的な
利点は、当業者には前記の特許請求の範囲、添付図面お
よび下記説明を参照すれば容易に理解できるであろう。
【０００８】
【発明の実施の形態】添付図面を参照しての下記の説明
により、本発明をさらに完全に理解することができ、そ
して本発明のその他の特徴および利点をさらに完全に理
解することができるであろう。下記の説明において、同
等な部品には同等な参照番号が付されている。
【０００９】集積された半導体デバイスは多数の半導体
部品を有するであろう。このように多数の半導体部品を
有する場合には、電流が１つの半導体部品からまた別の
半導体部品に流れることがあり、したがってこれらの半
導体部品を相互に接続することが要請される。この場合
には、これらの半導体部品を分離しているケイ酸塩ガラ
スまたは他の誘電体の層の中に孔(via)および／または
トレンチ(trench)がエッチングにより作成されるであろ
う。ケイ酸塩ガラスの中のこれらの孔および／またはト
レンチを導電体材料で充填することができる。孔および
／またはトレンチの中のこの導電体材料が半導体部品と
相互に接続され、それにより１つの半導体部品からまた
別の半導体部品に電流が流れることができる。
【００１０】相互接続体および孔を作成する期間中にお
いて、半導体部品の基板層の上に種々の導電体膜または
導電体層が、典型的には電気メッキの処理工程によって
沈着される。特定の実施例では、１つの導電体膜または
さらに多くの導電体膜は銅であることができる。銅は好
ましい導電体材料である。それは、銅は比較的に廉価な
材料であると共に、アルミニウム合金に比べて導電率が
比較的に大きく、そしてエレクトロマイグレーションが
起こりにくいからである。また別の特定の実施例では、
導電体膜の材料はパラジウム、金、銀、または他の適切
な金属導電体または金属合金を有することができる。
【００１１】けれども、基板層の上に種々の中間層を沈
着することによって、銅または他の金属導電体を半導体
部品から十分に分離することが好ましい。例えば、基板
層の上に障壁層をまず沈着することができる。この障壁
層の材料は、基板層の上に後で沈着される層の原子が拡
散するのを阻止する任意の合金であることができる。障
壁層の材料は拡散は十分に小さいけれどもまた導電性を
有していて、電流が１つの半導体部品から他の半導体部
品に流れる時には電流は障壁層を通して流れることがで
きる。特定の実施例では、障壁層の材料は拡散が十分に
小さいタンタル、窒化タンタル、窒化チタン、窒化タン
グステンまたは他の任意の適切な材料を有することがで
きる。
【００１２】障壁層が沈着された後、この障壁層の上に
シード(seed)層を沈着することができる。このシード層
は電気メッキの処理工程の期間中に用いられるのと同じ
導電体材料であることもできるし、またはそれとは異な
る導電体材料であることもできる。導電性のシード層の
組成がどのようであっても、シード層の主要な目的は障
壁層の対して接着することであり、および電気メッキさ
れた膜に対して結晶核生成層を得ることである。下記で
さらに詳細に説明されるように、導電率の大きな金属は
障壁層に対して接着を妨げることがある。したがって、
他の導電体材料と共にシード層の中に一定量の接合材料
を散在させることが好ましい。銅またはシード層の他の
導電体材料と共に散在された一定量のシリコンのような
接合材料は、この導電体材料が障壁層に対して接着を維
持する性能を提供できるような十分な量であることがで
きる。けれども、この一定量のシリコンは、１つの半導
体部品からまた別の半導体部品に電流が流れるのを妨げ
る程に大きな量であってはならない、すなわち障壁層の
抵抗率に影響を与える程に大きな量であってはならな
い。
【００１３】図１Ａ〜図１Ｆは、集積されたデバイスの
層の間の接着を本発明の１つの実施例によって改良する
ための１つの例示された装置１０の横断面図である。
【００１４】図１Ａは、基板層１２を有する集積された
デバイスの１つの半導体部品を示した図である。基板層
１２は誘電体材料で作成することができる。特定の実施
例では、基板層１２はフッ化ケイ酸塩ガラス、有機ケイ
酸塩ガラスまたは他の任意の適切なポリマで作成するこ
とができる。孔１４が基板層１２の中に、好ましくは従
来のエッチング処理工程により作成される。孔１４は、
基板層１２の一部分を通るトレンチを形成することがで
きる。その後、孔１４は導電体材料の１つまたは多数の
層によって充填され、それにより電流が１つの半導体部
品からまた別の半導体部品に孔を通して流れることがで
きる。
【００１５】図１Ｂは、障壁層１６が基板層１２の上に
作成された後の半導体部品を示した図である。障壁層１
６は、基板層１２とその上に後で配置される任意の層と
を分離する障壁体としての役割を果たすことができる。
障壁層１６はまた、基板層１２の上に後で配置される任
意の層からおよび孔１４の中に、粒子が拡散するのを妨
げることができる。例えば、もし障壁層１６の上に銅が
後で配置されるならば、銅の粒子が障壁層１６を通して
そして基板層１２の中にまで拡散するのを障壁層１６が
妨げるであろう。したがって、障壁層１６の抵抗率は重
要であるであろう。障壁層１６の材料としてはチタン、
窒化チタン、窒化タングステン、または孔１４の中の導
電体粒子が基板層１２の中に拡散するのを妨げるのに十
分な抵抗率を有する適切な任意の材料を有することがで
きる。けれども、障壁層１６の材料はまた、電流が１つ
の金属部品からまた別の金属部品に流れる時に電流がこ
の障壁体を通して流れることができるように、導電性の
性質を有していなければならない。
【００１６】図１Ｃは、シード層１８の作成の期間中の
集積されたデバイスの半導体部品を示した図である。障
壁層１６の上にシード層１８を作成することができる。
シード層１８の主要な目的は障壁層１６と接着を行うこ
とであり、および電気メッキされた膜に対して結晶核生
成層を提供することである。シード層１８は、孔１４を
充填するための電気メッキの処理工程の期間中に用いら
れる導電体材料と同じ導電体材料であることができる。
もし例えば銅が孔１４を充填するための電気メッキの処
理工程に用いられるならば、シード層１８はまた銅を有
することができる。けれども、銅の利用は単に１つの例
を示したものである。シード層１８としておよび孔１４
を充填して金属部品を相互に接続するためとして、他の
適切な任意の導電体材料を用いることができる。また別
の実施例では、シード層１８の導電体材料は孔１４を充
填するために用いられる導電体材料とは異なることがで
きる。したがって、相互接続体を作成することに対し
て、多くの変更および置換えを行うことが可能である。
このような変更実施例および置換え実施例はすべて本発
明の範囲内に包含されるものである。
【００１７】銅および導電率が比較的に大きな他の導電
体材料は、障壁層１６に対する接合を妨げることがある
であろう。シード層１８の中の導電体材料の接着特性を
増大するために、シード層１８の沈着の期間中に、導電
体材料の中に一定量の接合材料を散在させることが好ま
しいであろう。
【００１８】１つの特定の実施例では、シリコンを含有
するターゲット材料をシード層１８として沈着すること
ができる。ターゲット材料は、銅合金の中に散在された
シリコンを有することができる。この銅合金としては、
Ｃｕ−Ｍｇ、Ｃｕ−Ｓｎ、Ｃｕ−Ｉｎ、Ｃｕ−Ｚｒ、ま
たはシード層１８として適切に用いることができる他の
任意の導電体材料を有することができる。銅の利用は単
に１つの例を示したものであって、ターゲット材料とし
ては、シード層１８として用いることが適切である任意
の材料でもって散在されたシリコンを有することができ
る。シリコンの利用はまた１つの例を示したものであっ
て、シード層１８が障壁層１６に接着するのを促進する
ことができる任意の材料を接合材料として有することが
できる。ターゲット材料２０の組成がどのようであって
も、シード層１８の導電体材料でもって散在される接合
材料は接合剤として作用するのに十分な量であることが
できる。シリコンの量は、シード層１８の導電体材料を
障壁層１６に接着させるのに十分な量であることができ
る。けれども、シリコンの量は電流が孔１４を通して流
れるのを妨げる程には大きくないであろう。
【００１９】障壁層１６の上に、シリコンを含有するタ
ーゲット材料２０を作成することができる。この作成は
従来の蒸着処理工程によって行われることが好ましい。
当業者にとっては、種々の蒸着処理工程が容易に利用可
能であることが理解できるであろう。通常は、蒸着処理
工程は真空容器の中で行われる。全体的に言えば、２つ
の種類の蒸着処理工程がある。すなわち、物理蒸着ＰＶ
Ｄ(physical vapor deposition) および化学蒸着ＣＶＤ
(chemical vapor deposition) である。ＰＶＤ処理工程
では、作業物体に対してプラズマ照射が行われる。ＰＶ
Ｄ法は清浄な乾式真空沈着法であって、そこでは被覆体
の沈着は局部的な領域に対して行われるよりはむしろ作
業物体の全体に対して同時に行われる。この沈着工程
は、稠密でかつしっかりした被覆体を確実に得るため
に、ターゲットに対して最後にプラズマ照射が行われる
であろう。ＰＶＤ法は、金属前駆物質の生成手段とプラ
ズマの生成の細部とにおいて異なる。主要なＰＶＤ法と
しては、イオン・メッキ、イオン注入、スパッタリン
グ、レーザ表面合金化がある。
【００２０】それとは異なって、シリコンを含有するタ
ーゲット材料２０をＣＶＤ処理工程によって障壁層１６
の上に沈着することができる。ＣＶＤ処理工程では、被
覆用容器の中のガスを熱エネルギによって加熱し、そし
て沈着の反応を促進する。ＣＶＤは、蒸気圧が比較的に
高いガスを分解することによって被覆体を作成する方法
である。沈着されるべき材料の気化した混合物を基板の
表面に輸送し、そしてこの基板の表面で熱的な反応／沈
着を起こさせる。
【００２１】図１Ｄは、シード層１８が作成された後に
おける集積されたデバイスの半導体部品を示した図であ
る。ターゲット材料２０の均一な被覆体が障壁層１６を
被覆する。シード層１８の作成は、導電性の充填材料を
さらに沈着するために孔に準備を行う。前記で説明した
ように、シード層１８の沈着の期間中に、シリコンを含
有しない金属合金の代わりにシリコンを含有するターゲ
ット材料２０で置き換えることにより、シード層１８の
中における導電体材料の接着特性を増強することができ
る。したがって、技術的な利点は、シリコンを含有する
ターゲット材料２０をシード層１８として沈着すること
により、シード層１８が障壁層１６に対して接着する性
能が増大することである。
【００２２】接着性能が改善されることにより、導電体
材料のエレクトロマイグレーションがまた防止されるで
あろう。エレクトロマイグレーションは、全体的に言え
ば、加えられた電界の中で移動する電子から相互接続体
材料の格子を構成するイオンに、運動量が転送される結
果であると考えられる。シード層１８のエレクトロマイ
グレーションの結果として、ラインの長さに沿って空隙
による故障箇所が存在するために、電気的な接続が破壊
されることがあるであろう。したがって、シード層の沈
着の期間中に、導電体材料と共にシリコンを散在させる
ことによって、エレクトロマイグレーションを防止する
ことが好ましいであろう。もし導電体材料が障壁層１６
にさらに容易に接着するならば、相互接続体のエレクト
ロマイグレーションと電気的な故障とが大幅に減少する
であろう。
【００２３】図１Ｅは、充填材料２２が孔１４の残りの
部分の中に沈着された後における、集積されたデバイス
の半導体部品を示した図である。充填材料２２は、全体
的に周知である電気メッキの処理工程によって孔の中に
沈着される電気メッキ材料を有することができる。この
電気メッキ材料は、銅または比較的に大きな導電率を有
する他の適切な金属であることができる。充填材料２２
は１つの半導体部品とまた別の半導体部品との間の相互
接続体を形成することができ、そしてこれらの半導体部
品の間で電流が流れるのを可能にする。
【００２４】もし充填材料２２が電気メッキの処理工程
の期間中に沈着されるならば、充填材料２２とシード層
１８の導電体材料とが再結晶化し、これらの２つの層は
実質的に区別できないようになるであろう。その結果、
図１Ｆの構造体が得られる。図１Ｆは、充填材料２２と
シード層１８の導電体材料が再結晶化した後における半
導体部品を示した図である。特定の実施例では、シード
層１８の接合材料２４は障壁層１６の近くに残ることが
でき、そしてシード層１８の導電体材料が障壁層１６に
対して接着する性能が改善される。したがって、導電粒
子のエレクトロマイグレーションが防止される、または
大幅に小さくすることができる。再結晶化の期間中にお
いて、銅のような導電体材料は結晶粒に分解するであろ
う。その結果、ターゲット材料２０の中に最初に散在し
ていた接合材料２４は結晶粒の粒界に向かって移動する
であろう、または障壁層とシード層との界面に向かって
移動するであろう。図１Ｃに関連して前記で説明したよ
うに、障壁層１６の上または近くにもし接合材料２４が
沈着されるならば、接合材料２４の粒子は障壁層１６に
向かって移動する自然の傾向を有するであろう。したが
って、シード層１８の導電体材料と障壁層１６との間の
接着が大幅に改善されるであろう。それに加えて、シー
ド層１８の中の結晶粒の配向が最適化されるであろう。
【００２５】再び図１Ｆを参照するならば、導電性の充
填材料２２で充填されると共に、孔に蓋がされる。充填
された孔１４の上に半導体部品２６が配置される。した
がって、相互接続体および孔１４は、この半導体部品２
６から孔１４の中の充填材料２２によって結合されたま
た別の半導体部品２６に電流が流れることを可能にする
ことができる。
【００２６】図２Ａ〜図２Ｄは、本発明のまた別の実施
例による集積されたデバイスの層の間の接着を改善する
１つの例示された実施例の横断面図である。この実施例
では、図２Ａおよび図２Ｂに示されるように、孔１４や
基板層１２および障壁層１６が、図１Ａおよび図１Ｂに
関連して前記で説明されたようにして作成される。
【００２７】図２Ｃは、シード層１８が作成された後の
半導体部品を示した図である。図示されている特定の実
施例では、シード層１８は２つまたは多数の導電体層３
２の間に散在した少なくとも１つの接合層３０を有す
る。前記で説明したように導電体層３２は、銅または導
電率が比較的に大きな他の任意の材料を有することがで
きる。シード層１８を作成する初期の段階として、障壁
層１６のすぐ上に第１の導電体層３２ａを作成すること
ができる。この第１の導電体層３２ａの厚さは、シード
層１８全体の厚さに比べて比較的に小さいことができ
る。銅および導電率が比較的に大きな他の導電体材料は
障壁層１６に対する接合を妨げるであろうから、第１の
導電体層３２ａの上に接合層３０が作成される。導電体
層３２ａの中の導電体材料の接合特性を増大するため
に、接合層３０はシリコンまたは他の適切な材料を有す
ることができる。接合層３０は、導電体層３２ａが障壁
層１６に対して接着することを可能にするのに十分な厚
さであることができる。けれども接合層３０の厚さは、
孔１４を通る電流を妨げる程に大きくあってはならな
い、すなわち障壁層１６の抵抗率に影響を与える程に大
きくあってはならない。
【００２８】接合層３０が作成された後、接合層３０の
上に第２の導電体層３２ｂが作成されるであろう。第２
の導電体層３２ｂの厚さは、接合層３０および第１の導
電体層３２ａの相対的厚さに比べて比較的に大きいこと
ができる。したがって、第２の導電体層３２ｂはシード
層１８の大部分を占めるであろう。
【００２９】ＰＶＤ処理工程やＣＶＤ処理工程または従
来の他の作成工程によって、シード層１８を孔１４の中
に沈着することができる。図１Ｃに関連して前記で説明
したように、ＰＶＤ処理工程は高いエネルギを有する不
活性イオンによる物理的照射とターゲットのディスクか
ら被覆材料を除去することに主として頼っている。ＰＶ
Ｄ処理工程により、局部的な領域の被覆体を処理するこ
とよりはむしろ、対象物体全体にわたる被覆体を同時に
処理することが得られる。この時、この解放された材料
は集積されたデバイスの表面の上に沈着する。他方、Ｃ
ＶＤ処理工程は表面の上におけるガス材料の化学反応に
頼っている。この時、この化学反応の生成物はその表面
の上に層を形成する。
【００３０】前記で説明したように、シード層１８の沈
着は、孔に対して導電性の充填材料２２を次に沈着のた
めの準備を行う。障壁層１６の近くに配置された接合層
３０は、導電体層３２の接着特性を増大するであろう。
したがって、再結晶化の期間中においても、導電体層３
２が障壁層１６に対して接着する性能を接合層３０が提
供することができる。障壁層１６とシード層１８との間
の接着特性が改善されると、孔１４の中の残っているス
ペースの中に沈着された導電性の充填材料２２のエレク
トロマイグレーションが防止されるであろう。それに加
えて、再結晶化の結果として、接合層３０が障壁層とシ
ード層との界面に向かって移動するであろう。接合層３
０は最初は障壁層とシード層との界面の近くに沈着され
るから、接合層３０の中の接合材料の粒子は障壁層とシ
ード層との界面に向かって移動して自然に処理されるで
あろう。接合層３０の存在はまた、シード層１８の中の
結晶粒の配向を最適化するという結果を生ずるであろ
う。
【００３１】図２Ｄに示されているように、導電性の充
填材料２２は図１Ｅおよび図１Ｆに関連して前記で説明
したようにして作成される。再結晶化が行われると、シ
ード層１８の接合層３０と導電体層３２および導電性の
充填材料２２は実質的に区別できなくなるであろう。そ
れに加えて、孔１４に蓋がされ、そしてその上に半導体
部品を配置することができる。この時、充填材料２２と
シード層１８との中の導電体材料がこの半導体部品とま
た別の半導体部品とを相互に接続することができ、そし
て１つの半導体部品から他の半導体部品に電流が容易に
流れるようにする。
【００３２】図３Ａ〜図３Ｄは、本発明のまた別の実施
例による集積されたデバイスの層の間の接着を改善する
ための１つの例示された装置の横断面図である。この実
施例では、図３Ａおよび図３Ｂに示されたような孔１４
と基板層１２および障壁層１６が、図１Ａおよび図１Ｂ
と図２Ａおよび図２Ｂとに関連して前記で説明されたよ
うにして作成される。
【００３３】図３Ｃは、シード層１８が作成された後の
金属部品を示した図である。図示されたこの特定の実施
例では、接合材料３６を含有するガスが導入され、それ
により導電体材料がシード層１８の中に沈着されるであ
ろう。前記で説明したように、シード層１８の中に沈着
された導電体材料は銅または導電率が比較的に大きい他
の任意の材料を有することができる。例えば、シード層
１８の中の導電体材料は銅または銅合金を有することが
できる。シード層１８は、ＰＶＤ処理工程またはＣＶＤ
処理工程またはシード層１８を沈着する他の適切な任意
の技術によって、障壁層１６に上に直接に沈着すること
ができる。
【００３４】導電体材料が障壁層１６に沿って分散され
るので、接合材料３６を含有するガスが障壁層１６の中
に同時に導入される。接合材料３６はシリコンを有する
ことができ、またはシード層１８の中の導電体材料が障
壁層１６に接着する性能を増大する他の適切な任意の材
料を有することができる。例えば、ガスはＳｉＨ4であ
ることができる。けれども、シラン・ガスの利用は単に
１つの例を示しただけである。適切な接合材料３６と混
合することができる他の任意のガスを用いることができ
る。
【００３５】特定の実施例では、導電体材料に対するガ
スの比率はシード層１８の沈着の全体にわたって実質的
に一定のままであることができる。このような場合、接
合材料３６の濃度はシード層１８の全体にわたって均一
であることができる。それとは異なって、接合材料３６
の要求された分布を得るために、導電体材料に対するガ
スの比率をシード層１８の沈着の時間中にわたって変え
ることができる。例えば、障壁層とシード層との界面の
近くで接合材料３６の濃度が増大することが好ましいこ
とがある。この場合には、導電体材料に対するガスの比
率はシード層１８の沈着の開始時には大きく、そしてシ
ード層１８の沈着が進行すると共に小さくすることがで
きる。特定の実施例では、障壁層１６から最も遠いシー
ド層１８の部分が接合材料３６をなにも含まないよう
に、ガスの濃度を着実に小さくすることができる。
【００３６】前記で説明したように、シード層１８の沈
着は、導電性の充填材料をさらに沈着するために孔に準
備を行う。障壁層１６の近くに接合材料３６が存在する
ことは、シード層１８の中の導電体材料の接着特性を増
大させるであろう。前記で説明した実施例の１つの技術
的な利点は、シード層１８が障壁層１６に対して接着性
能を維持することを接合材料３６が提供することであ
る。前記で説明したように、障壁層１６とシード層１８
との間の接着が改善されると、孔１４の残りの部分の中
に沈着された導電性の充填材料２２の層間剥離およびエ
レクトロマイグレーションを防止することができる。そ
れに加えて再結晶化の結果、障壁層とシード層との間の
界面に向けて接合材料３６が移動することが起こるであ
ろう。接合材料３６が最初は障壁層とシード層との間の
界面の近くに沈着されるために、接合材料３６の粒子は
障壁層１６に向けて移動して自然に処理されるであろ
う。接合材料３６の存在はまた、シード層１８の中の結
晶粒の配向を最適化するという結果を生ずるであろう。
【００３７】図３Ｄに示されているように導電性の充填
材料２２は、図１Ｅおよび図１Ｆおよび図２Ｄに関連し
て前記で説明されたようにして作成される。再結晶化が
起こると、シード層１８の中の導電体材料および接合材
料３６と導電性の充填材料２２とは実質的に区別できな
くなる。それに加えて、孔１４に蓋がされ、そしてその
上に半導体部品を配置することができる。次に、充填材
料２２の導電体材料とシード層１８とはこの半導体部品
をまた別の半導体部品に相互に接続することができ、そ
して１つの半導体部品からまた別の半導体部品に電流が
容易に流れることができる。
【００３８】本発明をいくつかの実施例について説明し
たが、当業者にとっては、多くの変更、置換え、代替
え、変換および修正された実施例が可能であることが理
解されるであろう。このような変更、置換え、代替え、
変換および修正された実施例はすべて本発明の範囲内に
包含される。
【００３９】以上の説明に関して更に以下の項を開示す
る。 （１） 基板層の中に孔を作成する段階と、前記孔の中
の前記基板層の上に障壁層を作成する段階と、前記孔の
中の前記障壁層の上にシード層を作成する段階と、ここ
で前記シード層は第１の材料と第２の材料とを有し、前
記第１の材料により前記第２の材料が前記障壁層に対し
て接着する性能が得られる、を有する層の間の接着を改
善するための方法。 （２） 第１項記載の方法において、前記シード層と前
記障壁層とが接触する点が障壁層とシード層との間の界
面であり、前記障壁層が前記シード層を前記基板層から
分離するように動作することが可能であり、障壁層とシ
ード層との間の前記界面を通して前記第２の材料が拡散
するのを実質的に阻止するように動作することが可能で
ある方法。 （３） 第１項記載の方法において、前記シード層を作
成する前記段階がターゲット材料を沈着する段階を有
し、前記ターゲット材料が前記第１の材料としてシリコ
ンを有しおよび前記第２の材料として銅を有する方法。 （４） 第１項記載の方法において、前記シード層を作
成する前記段階が作成の期間中に前記第１の材料として
シリコンを含有するガスを前記第２の材料に導入する段
階を有する方法。 （５） 第１項記載の方法において、前記シード層を作
成する段階が前記障壁層の上に前記第２の材料の第１の
層を作成する段階と、前記第２の材料の前記第１の層の
上に前記第１の材料の層を導入する段階と、前記第１の
材料の前記層の上に前記第２の材料の第２の層を作成す
る段階と、を有する方法。 （６） 第１項記載の方法において、前記シード層を作
成する前記段階が前記第２の材料としての導電体金属と
共に前記第１の材料としての一定の濃度のシリコンを共
通に沈着する段階を有し、シリコンの前記濃度が前記シ
ード層と前記障壁層との間の接着の性能を増大するのに
十分な大きさの濃度である方法。
【００４０】（７） 孔を有する基板層と、前記孔の中
の前記基板層の上に作成された障壁層と、前記孔の中の
前記障壁層の上に作成されたシード層と、ここで前記シ
ード層が第１の材料と第２の材料とを有し、前記第１の
材料により前記第２の材料が前記障壁層に対する接着を
維持する性能が得られる、を有する層の間の接着を改善
するための装置。 （８） 第７項記載の装置において、前記シード層と前
記障壁層とが接触する点が障壁層とシード層との間の界
面であり、前記障壁層が前記シード層を前記基板層から
分離するように動作することができ、障壁層とシード層
との間の前記界面を通して前記第２の材料が拡散するの
を実質的に阻止するように動作することができる装置。 （９） 第７項記載の装置において、前記シード層が前
記第１の材料としてシリコンを含有するターゲット材料
を有しおよび前記第２の材料として銅を有する装置。 （１０） 第７項記載の装置において、前記第１の材料
がシリコンを有し、シリコンの前記濃度が前記シード層
と前記障壁層との間の接着の性能を増大するのに十分な
大きさの濃度である装置。
【００４１】（１１） 集積されたデバイスにおいて、
基板層１２の中に孔が作成され、そして孔１４の中の基
板層１２の上に障壁層１６が作成される。孔の中の障壁
層の上にシード層１８が作成される。シード層は第１の
材料と第２の材料とを有する。第１の材料により、第２
の材料が障壁層１６と接着する性能が得られる。
【図面の簡単な説明】
【図１】集積されたデバイスの層の間の接着を改善する
ための例示された１つの装置の横断面図であって、Ａは
最初の段階の図、ＢはＡの次の段階の図、ＣはＢの次の
段階の図、ＤはＣの次の段階の図、ＥはＤの次の段階の
図、ＦはＥの次の段階の図。
【図２】集積されたデバイスの層の間の接着を改善する
ための例示されたまた別の装置の横断面図であって、Ａ
は最初の段階の図、ＢはＡの次の段階の図、ＣはＢの次
の段階の図、ＤはＣの次の段階の図。
【図３】集積されたデバイスの層の間の接着を改善する
ための例示されたさらに別の装置の横断面図であって、
Ａは最初の段階の図、ＢはＡの次の段階の図、ＣはＢの
次の段階の図、ＤはＣの次の段階の図。
【符号の説明】
１２ 基板層 １４ 孔 １６ 障壁層 １８ シード層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジオン − ピン ル 中国 シャンハイ、プ ドン ニュー ア ルカ、ザンジアン ロード 18 (72)発明者 キン − タン ジアン アメリカ合衆国 テキサス、リチャードソ ン、シルヴァースローン ストリート 4128 Ｆターム(参考） 5F033 HH11 HH12 HH18 HH33 HH34 MM01 MM12 MM13 PP06 PP14 PP15 PP27 RR04 RR09 RR11 RR25 XX05 XX13 XX28

Claims (2)

    【特許請求の範囲】
  1. 【請求項１】 基板層の中に孔を作成する段階と、 前記孔の中の前記基板層の上に障壁層を作成する段階
    と、 前記孔の中の前記障壁層の上にシード層を作成する段階
    と、ここで前記シード層が第１の材料と第２の材料とを
    有し、前記第１の材料により前記第２の材料が前記障壁
    層に対して接着する性能が得れる、を有する層の間の接
    着を改善するための方法。
  2. 【請求項２】 孔を有する基板層と、 前記孔の中の前記基板層の上に作成された障壁層と、 前記孔の中の前記障壁層の上に作成されたシード層と、
    ここで前記シード層が第１の材料と第２の材料とを有
    し、前記第１の材料により前記第２の材料が前記障壁層
    に対する接着を維持する性能が得られる、を有する層の
    間の接着を改善する装置。
JP2003126897A 2002-05-03 2003-05-02 集積されたデバイスの中の層の間の接着を改善する方法と装置 Pending JP2003332339A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US138393 2002-05-03
US10/138,393 US6958290B2 (en) 2002-05-03 2002-05-03 Method and apparatus for improving adhesion between layers in integrated devices

Publications (1)

Publication Number Publication Date
JP2003332339A true JP2003332339A (ja) 2003-11-21

Family

ID=29215715

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003126897A Pending JP2003332339A (ja) 2002-05-03 2003-05-02 集積されたデバイスの中の層の間の接着を改善する方法と装置

Country Status (3)

Country Link
US (1) US6958290B2 (ja)
EP (1) EP1359616A3 (ja)
JP (1) JP2003332339A (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100558002B1 (ko) * 2003-09-26 2006-03-06 삼성전자주식회사 선택적 전기도금 공정을 이용한 금속패턴 형성방법
TWI397972B (zh) * 2005-08-26 2013-06-01 Hitachi Ltd Semiconductor device manufacturing method

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4873205A (en) 1987-12-21 1989-10-10 International Business Machines Corporation Method for providing silicide bridge contact between silicon regions separated by a thin dielectric
JP3358328B2 (ja) 1994-10-27 2002-12-16 ソニー株式会社 高融点金属膜の成膜方法
US5576579A (en) 1995-01-12 1996-11-19 International Business Machines Corporation Tasin oxygen diffusion barrier in multilayer structures
US5614437A (en) 1995-01-26 1997-03-25 Lsi Logic Corporation Method for fabricating reliable metallization with Ta-Si-N barrier for semiconductors
US5736192A (en) 1995-07-05 1998-04-07 Fujitsu Limited Embedded electroconductive layer and method for formation thereof
US5705442A (en) 1995-10-27 1998-01-06 Vanguard International Semiconductor Corporation Optimized tungsten contact plug process via use of furnace annealed barrier layers
US6017818A (en) 1996-01-22 2000-01-25 Texas Instruments Incorporated Process for fabricating conformal Ti-Si-N and Ti-B-N based barrier films with low defect density
JP3323055B2 (ja) 1996-04-03 2002-09-09 株式会社東芝 半導体装置およびその製造方法
US5913147A (en) 1997-01-21 1999-06-15 Advanced Micro Devices, Inc. Method for fabricating copper-aluminum metallization
US6037013A (en) 1997-03-06 2000-03-14 Texas Instruments Incorporated Barrier/liner with a SiNx-enriched surface layer on MOCVD prepared films
US6153519A (en) 1997-03-31 2000-11-28 Motorola, Inc. Method of forming a barrier layer
US5926740A (en) 1997-10-27 1999-07-20 Micron Technology, Inc. Graded anti-reflective coating for IC lithography
US5972804A (en) 1997-08-05 1999-10-26 Motorola, Inc. Process for forming a semiconductor device
US6001730A (en) 1997-10-20 1999-12-14 Motorola, Inc. Chemical mechanical polishing (CMP) slurry for polishing copper interconnects which use tantalum-based barrier layers
US6077780A (en) 1997-12-03 2000-06-20 Advanced Micro Devices, Inc. Method for filling high aspect ratio openings of an integrated circuit to minimize electromigration failure
US6093966A (en) 1998-03-20 2000-07-25 Motorola, Inc. Semiconductor device with a copper barrier layer and formation thereof
US6214731B1 (en) 1998-03-25 2001-04-10 Advanced Micro Devices, Inc. Copper metalization with improved electromigration resistance
US6181012B1 (en) 1998-04-27 2001-01-30 International Business Machines Corporation Copper interconnection structure incorporating a metal seed layer
US6475912B1 (en) 1998-06-01 2002-11-05 Matsushita Electric Industrial Co., Ltd. Semiconductor device and method and apparatus for fabricating the same while minimizing operating failures and optimizing yield
US6461675B2 (en) 1998-07-10 2002-10-08 Cvc Products, Inc. Method for forming a copper film on a substrate
US6365511B1 (en) 1999-06-03 2002-04-02 Agere Systems Guardian Corp. Tungsten silicide nitride as a barrier for high temperature anneals to improve hot carrier reliability
US6391163B1 (en) 1999-09-27 2002-05-21 Applied Materials, Inc. Method of enhancing hardness of sputter deposited copper films
JP3449960B2 (ja) 2000-02-25 2003-09-22 沖電気工業株式会社 半導体装置の製造方法
JP3518470B2 (ja) 2000-03-01 2004-04-12 日本電気株式会社 半導体装置の製造方法
US6436825B1 (en) * 2000-04-03 2002-08-20 Taiwan Semiconductor Manufacturing Company Method of copper barrier layer formation
US6423201B1 (en) 2000-08-23 2002-07-23 Applied Materials, Inc. Method of improving the adhesion of copper

Also Published As

Publication number Publication date
EP1359616A3 (en) 2004-12-01
EP1359616A2 (en) 2003-11-05
US20030207562A1 (en) 2003-11-06
US6958290B2 (en) 2005-10-25

Similar Documents

Publication Publication Date Title
US6242808B1 (en) Semiconductor device with copper wiring and semiconductor device manufacturing method
US7304388B2 (en) Method and apparatus for an improved air gap interconnect structure
JP2007281485A (ja) 狭いトレンチ中でスーパー第２結晶粒の成長を発生させる方法
US6506668B1 (en) Utilization of annealing enhanced or repaired seed layer to improve copper interconnect reliability
KR101581050B1 (ko) 무정형 탄탈륨 이리듐 확산 장벽을 갖는 구리 인터커넥트 구조
TW201241918A (en) Barrierless single-phase interconnect
US8058164B2 (en) Methods of fabricating electronic devices using direct copper plating
JP2004063556A (ja) 半導体装置の製造方法
US8039390B2 (en) Method of manufacturing semiconductor device
JP2004040101A (ja) 配線性能改善用メタライゼーションの合金化及び／又は局部ドーピング
US20140374907A1 (en) Ultra-thin copper seed layer for electroplating into small features
JP2004153162A (ja) 配線構造の形成方法
US20020173144A1 (en) Method of manufacturing a semiconductor device
WO2002017388A2 (en) Method of improving the adhesion of copper
JP3816091B1 (ja) 半導体装置及びその製造方法
US20070243708A1 (en) Manufacturing method for an integrated semiconductor contact structure having an improved aluminum fill
JP2003332339A (ja) 集積されたデバイスの中の層の間の接着を改善する方法と装置
US20080242078A1 (en) Process of filling deep vias for 3-d integration of substrates
JP2001015517A (ja) 半導体装置及びその製造方法
JP2000357669A (ja) 基板の表面フィーチャを銅で充填する方法
JP3269490B2 (ja) 半導体集積回路装置およびその製造方法
KR100720402B1 (ko) 듀얼 다마센 공정을 이용한 금속 배선 형성 방법
JPH11186390A (ja) 半導体装置の製造方法
KR100451766B1 (ko) 반도체 소자의 금속 배선 형성방법
JP2001023925A (ja) 半導体装置及びその製造方法