JP3518470B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP3518470B2 JP3518470B2 JP2000060389A JP2000060389A JP3518470B2 JP 3518470 B2 JP3518470 B2 JP 3518470B2 JP 2000060389 A JP2000060389 A JP 2000060389A JP 2000060389 A JP2000060389 A JP 2000060389A JP 3518470 B2 JP3518470 B2 JP 3518470B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- underlayer
- deposited
- ecd
- opening
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置におけ
る銅配線の形成方法に関するものである。
る銅配線の形成方法に関するものである。
【０００２】
【従来の技術】従来の技術を半導体素子の上層配線と下
層配線を接続するｖｉａホールの埋め込みを例として図
１０を用いて説明する。
層配線を接続するｖｉａホールの埋め込みを例として図
１０を用いて説明する。
【０００３】近年、配線遅延低減のためＣｕ埋め込み配
線形成が検討されている。Ｃｕ埋め込み法としては現在
最も一般的なのは電気化学的成膜（ｅｌｅｃｔｒｏ−Ｃ
ｈｅｍｉｃａｌ ｄｅｐｏｓｉｔｉｏｎ：ＥＣＤ）法で
ある。
線形成が検討されている。Ｃｕ埋め込み法としては現在
最も一般的なのは電気化学的成膜（ｅｌｅｃｔｒｏ−Ｃ
ｈｅｍｉｃａｌ ｄｅｐｏｓｉｔｉｏｎ：ＥＣＤ）法で
ある。
【０００４】Ｃｕ配線をＥＣＤ法で埋め込む場合には図
１０に示す様に半導体基板２０１上に、まず、Ｔａ等か
らなるＣｕ配線の下地金属層（ｌｉｎｅｒ ｍｅｔａ
ｌ：ＬＭ）となるＬＭ層２０３を形成し、次にＥＣＤ成
長の核となるＣｕの下地種付け層となるｓｅｅｄ層２０
４をＰＶＤ法により形成する必要がある。
１０に示す様に半導体基板２０１上に、まず、Ｔａ等か
らなるＣｕ配線の下地金属層（ｌｉｎｅｒ ｍｅｔａ
ｌ：ＬＭ）となるＬＭ層２０３を形成し、次にＥＣＤ成
長の核となるＣｕの下地種付け層となるｓｅｅｄ層２０
４をＰＶＤ法により形成する必要がある。
【０００５】しかし、半導体基板２０１に形成されたｖ
ｉａホール２０２の縦横比（ａｓｐｅｃｔ比）が大きく
て２以上である場合、ＰＶＤ法によるｓｅｅｄ層２０４
はｖｉａホール２０２側壁では十分に厚く被覆出来な
い。Ｓｅｅｄ層２０４のｖｉａホール２０２側壁に於け
る膜厚ｄは、後のＥＣＤ層２０６を成膜可能とするため
に最小でもｄｍｉｎの膜厚が必要とされる為に、ｓｅｅ
ｄ層２０４をｄｍｉｎの膜厚以上の厚さに堆積する必要
がある。ＥＣＤ条件にもよるが最小膜厚ｄｍｉｎは我々
の検討では５ｎｍであり、ｖｉａホール埋め込みを行う
為にはｖｉａホール側壁膜厚を５ｎｍ以上にする必要が
ある。
ｉａホール２０２の縦横比（ａｓｐｅｃｔ比）が大きく
て２以上である場合、ＰＶＤ法によるｓｅｅｄ層２０４
はｖｉａホール２０２側壁では十分に厚く被覆出来な
い。Ｓｅｅｄ層２０４のｖｉａホール２０２側壁に於け
る膜厚ｄは、後のＥＣＤ層２０６を成膜可能とするため
に最小でもｄｍｉｎの膜厚が必要とされる為に、ｓｅｅ
ｄ層２０４をｄｍｉｎの膜厚以上の厚さに堆積する必要
がある。ＥＣＤ条件にもよるが最小膜厚ｄｍｉｎは我々
の検討では５ｎｍであり、ｖｉａホール埋め込みを行う
為にはｖｉａホール側壁膜厚を５ｎｍ以上にする必要が
ある。
【０００６】しかし、ＰＶＤ法でｖｉａホール２０２側
壁に充分ｓｅｅｄ層２０４を形成しようとすると、ｖｉ
ａホール２０２開口部での迫り出しが大きくなり、ＥＣ
Ｄ後にｖｉａホール２０２中に空隙２０７が残る（図１
０（ａ））。
壁に充分ｓｅｅｄ層２０４を形成しようとすると、ｖｉ
ａホール２０２開口部での迫り出しが大きくなり、ＥＣ
Ｄ後にｖｉａホール２０２中に空隙２０７が残る（図１
０（ａ））。
【０００７】また、ｖｉａホール２０２開口部での迫り
出しを小さくしようとｓｅｅｄ層を薄く堆積すると、ｓ
ｅｅｄ層２２４のｖｉａホール２０２側壁での膜厚ｄ
が、最小膜厚ｄｍｉｎより小さくなる箇所がｖｉａホー
ル２０２の側壁に必然的に発生し、ＥＣＤ層２２６堆積
後にｖｉａホール２０２中に埋め込み残りによる空隙２
２７が生じる（図１０（ｂ））。
出しを小さくしようとｓｅｅｄ層を薄く堆積すると、ｓ
ｅｅｄ層２２４のｖｉａホール２０２側壁での膜厚ｄ
が、最小膜厚ｄｍｉｎより小さくなる箇所がｖｉａホー
ル２０２の側壁に必然的に発生し、ＥＣＤ層２２６堆積
後にｖｉａホール２０２中に埋め込み残りによる空隙２
２７が生じる（図１０（ｂ））。
【０００８】こうした状況を打開する為に、ｖｉａホー
ル２０２開口部でｓｅｅｄ層が迫り出していても空隙が
残らない様なＥＣＤ法が提案されている。それは、ＥＣ
Ｄ液の成分やＥＣＤの電圧印加方法を調整してｖｉａホ
ール側壁よりもｖｉａホール底部からの成膜速度が速く
なる様にする方法である。（Ｍ．Ｅ．Ｇｒｏｓｓ ｅｔ
ａｌ， Ａｄｖａｎｃｅｄ Ｍｅｔａｌｌｉｚａｔｉ
ｏｎ Ｃｏｎｆｅｒｅｎｃｅ ｉｎ １９９８，ｐｐ．
５１−５６、いわゆる、ボトムアップ埋込法）。
ル２０２開口部でｓｅｅｄ層が迫り出していても空隙が
残らない様なＥＣＤ法が提案されている。それは、ＥＣ
Ｄ液の成分やＥＣＤの電圧印加方法を調整してｖｉａホ
ール側壁よりもｖｉａホール底部からの成膜速度が速く
なる様にする方法である。（Ｍ．Ｅ．Ｇｒｏｓｓ ｅｔ
ａｌ， Ａｄｖａｎｃｅｄ Ｍｅｔａｌｌｉｚａｔｉ
ｏｎ Ｃｏｎｆｅｒｅｎｃｅ ｉｎ １９９８，ｐｐ．
５１−５６、いわゆる、ボトムアップ埋込法）。
【０００９】以上はｖｉａホール埋め込みを例に採って
説明したが、配線溝の埋め込みやｖｉａホールと配線溝
を同時に埋め込むデュアルダマシン（Ｄｕａｌ Ｄａｍ
ａｓｃｅｎｅ：ＤＤ）埋め込みでも同様のことが言え
る。
説明したが、配線溝の埋め込みやｖｉａホールと配線溝
を同時に埋め込むデュアルダマシン（Ｄｕａｌ Ｄａｍ
ａｓｃｅｎｅ：ＤＤ）埋め込みでも同様のことが言え
る。
【００１０】
【発明が解決しようとする課題】発明が解決しようとす
る課題をｖｉａホールの埋め込みを例として図１１〜１
６を用いて説明する。
る課題をｖｉａホールの埋め込みを例として図１１〜１
６を用いて説明する。
【００１１】まず、ｓｅｅｄ層の厚みとしてｖｉａホー
ル側壁とｖｉａホール外部でそれぞれ最適値が存在する
理由をまず説明する。最初に、ｖｉａホール外部のｓｅ
ｅｄ層膜厚に関して図１１を例に説明する。
ル側壁とｖｉａホール外部でそれぞれ最適値が存在する
理由をまず説明する。最初に、ｖｉａホール外部のｓｅ
ｅｄ層膜厚に関して図１１を例に説明する。
【００１２】図１１（ａ）は、通常のＥＣＤ成膜時の半
導体基板全体の断面模式図であり、半導体基板３０１上
にＬＭ層３０３、ｓｅｅｄ層３０４が堆積された試料の
半導体基板周辺にＥＣＤ電極３１０並びにＥＣＤ液３１
２からの電極保護の為に電極覆い３１１が配置され、Ｅ
ＣＤ液３１２に浸されている。説明の単純化のために試
料はｖｉａホールの無い平坦な試料とする。
導体基板全体の断面模式図であり、半導体基板３０１上
にＬＭ層３０３、ｓｅｅｄ層３０４が堆積された試料の
半導体基板周辺にＥＣＤ電極３１０並びにＥＣＤ液３１
２からの電極保護の為に電極覆い３１１が配置され、Ｅ
ＣＤ液３１２に浸されている。説明の単純化のために試
料はｖｉａホールの無い平坦な試料とする。
【００１３】この時、ｓｅｅｄ層３０４の半導体基板３
０１の中心からの半径方向への距離ｒとｓｅｅｄ層３０
４表面での電位Ｖとの関係は模式的に図１１（ｂ）の様
な関係になる。このＶ−ｒ曲線はｓｅｅｄ層３０４の比
抵抗、ｓｅｅｄ層３０４の膜厚、ＥＣＤ液３１２の比抵
抗等により決定され、例えばｓｅｅｄ層３０４が薄い場
合、ｗａｆｅｒ中心での電位は低くなる。成膜速度は電
位Ｖに依存し、電位Ｖが低い箇所では成膜速度が遅くな
る。従って、ｓｅｅｄ層３０４が薄い程、半導体基板３
０１周辺に対する中心の電位は低下し、図１１（ｃ）に
示す様に、半導体基板中心部でＥＣＤ層３０６の膜厚が
薄膜化し、成膜が不均一となる。
０１の中心からの半径方向への距離ｒとｓｅｅｄ層３０
４表面での電位Ｖとの関係は模式的に図１１（ｂ）の様
な関係になる。このＶ−ｒ曲線はｓｅｅｄ層３０４の比
抵抗、ｓｅｅｄ層３０４の膜厚、ＥＣＤ液３１２の比抵
抗等により決定され、例えばｓｅｅｄ層３０４が薄い場
合、ｗａｆｅｒ中心での電位は低くなる。成膜速度は電
位Ｖに依存し、電位Ｖが低い箇所では成膜速度が遅くな
る。従って、ｓｅｅｄ層３０４が薄い程、半導体基板３
０１周辺に対する中心の電位は低下し、図１１（ｃ）に
示す様に、半導体基板中心部でＥＣＤ層３０６の膜厚が
薄膜化し、成膜が不均一となる。
【００１４】即ち、ｖｉａホール外部のｓｅｅｄ膜厚は
ｗａｆｅｒ面内のＥＣＤ層膜厚の均一性に影響を与え
る。従って、均一な成膜を行うにはｖｉａホール外部の
ｓｅｅｄ層膜厚を厚くして抵抗を下げて、電圧を印加し
ている箇所からの距離が遠ざかるのに伴う電圧降下量を
少なくする必要がある。若しくは、電極を半導体基板周
辺だけでは無く中央付近等の内部にも配置する等して電
位分布を均一化する必要がある。
ｗａｆｅｒ面内のＥＣＤ層膜厚の均一性に影響を与え
る。従って、均一な成膜を行うにはｖｉａホール外部の
ｓｅｅｄ層膜厚を厚くして抵抗を下げて、電圧を印加し
ている箇所からの距離が遠ざかるのに伴う電圧降下量を
少なくする必要がある。若しくは、電極を半導体基板周
辺だけでは無く中央付近等の内部にも配置する等して電
位分布を均一化する必要がある。
【００１５】しかし、後者は半導体基板内部に電極用の
スペースを設けるのは歩留まりの低下や装置構成等の点
で困難である。従って、ｖｉａホール外部のｓｅｅｄ膜
厚をある膜厚ｔｍｉｎよりも厚くして、電圧降下のバラ
ツキがＥＣＤ層の膜厚バラツキに反映されないようにす
る必要がある。この値はＥＣＤ装置、ＥＣＤ液、ＥＣＤ
電圧印加等のＥＣＤ条件により異なるがＣｕの場合５０
ｎｍよりも大きいことが望ましい。
スペースを設けるのは歩留まりの低下や装置構成等の点
で困難である。従って、ｖｉａホール外部のｓｅｅｄ膜
厚をある膜厚ｔｍｉｎよりも厚くして、電圧降下のバラ
ツキがＥＣＤ層の膜厚バラツキに反映されないようにす
る必要がある。この値はＥＣＤ装置、ＥＣＤ液、ＥＣＤ
電圧印加等のＥＣＤ条件により異なるがＣｕの場合５０
ｎｍよりも大きいことが望ましい。
【００１６】次に、ｖｉａホール側壁膜厚に関して図１
２を例に説明する。
２を例に説明する。
【００１７】図１２は、半導体基板４０１にＬＭ層４０
３、ｓｅｅｄ層４０４が形成された試料にＥＣＤ電極４
１０が試料周辺に接している様子を模式的に示してい
る。この時、ｒ1はＥＣＤ電極４１０から考えているｖ
ｉａホール４０２迄の距離、ｒ2はｖｉａホール４０２
の深さ、ｔはｖｉａホール４０２外部のｓｅｅｄ膜厚、
ｄはｖｉａホール４０２側壁でのｓｅｅｄ膜厚、ΔＶ1
は電極から当該ｖｉａホール４０２迄の電圧降下、ΔＶ
2はｖｉａホール４０２内部での電圧降下とする。
３、ｓｅｅｄ層４０４が形成された試料にＥＣＤ電極４
１０が試料周辺に接している様子を模式的に示してい
る。この時、ｒ1はＥＣＤ電極４１０から考えているｖ
ｉａホール４０２迄の距離、ｒ2はｖｉａホール４０２
の深さ、ｔはｖｉａホール４０２外部のｓｅｅｄ膜厚、
ｄはｖｉａホール４０２側壁でのｓｅｅｄ膜厚、ΔＶ1
は電極から当該ｖｉａホール４０２迄の電圧降下、ΔＶ
2はｖｉａホール４０２内部での電圧降下とする。
【００１８】この時、ｖｉａホール４０２までの距離ｒ
1はｖｉａホール４０２の深さｒ2に比べて非常に大きい
ため、ｖｉａホール４０２内部での電圧降下はｖｉａホ
ール４０２外部の電圧降下に対して多くの場合に無視出
来る。Ｓｅｅｄ層４０４での電圧降下が単純化して距離
に比例し、ｓｅｅｄ層４０４の膜厚に反比例すると仮定
すると、半導体基板４０１の中心部でｒ1＝１０ｃｍ程
度、ｒ2＝１μｍ程度、或いはそれ以下であるから、ｄ
＝ｔ／１００の場合でもΔＶ2は半導体基板中心部での
ΔＶ1に比べて概算して３桁程度小さく、ΔＶ2の電圧降
下分は無視出来る。
1はｖｉａホール４０２の深さｒ2に比べて非常に大きい
ため、ｖｉａホール４０２内部での電圧降下はｖｉａホ
ール４０２外部の電圧降下に対して多くの場合に無視出
来る。Ｓｅｅｄ層４０４での電圧降下が単純化して距離
に比例し、ｓｅｅｄ層４０４の膜厚に反比例すると仮定
すると、半導体基板４０１の中心部でｒ1＝１０ｃｍ程
度、ｒ2＝１μｍ程度、或いはそれ以下であるから、ｄ
＝ｔ／１００の場合でもΔＶ2は半導体基板中心部での
ΔＶ1に比べて概算して３桁程度小さく、ΔＶ2の電圧降
下分は無視出来る。
【００１９】従って、ｖｉａホール４０２側壁のｓｅｅ
ｄ層４０４の膜厚はｔｍｉｎよりも薄くすることが出来
る。ｖｉａホール４０２側壁のｓｅｅｄ層４０４の最小
膜厚ｄｍｉｎは、図１１のＥＣＤ液３１２によるｓｅｅ
ｄ層表面の除去量等により決定され、それはＥＣＤ条件
により異なるが、我々の検討では５ｎｍであった。
ｄ層４０４の膜厚はｔｍｉｎよりも薄くすることが出来
る。ｖｉａホール４０２側壁のｓｅｅｄ層４０４の最小
膜厚ｄｍｉｎは、図１１のＥＣＤ液３１２によるｓｅｅ
ｄ層表面の除去量等により決定され、それはＥＣＤ条件
により異なるが、我々の検討では５ｎｍであった。
【００２０】さて、従来の技術の説明に於いてＰＶＤ法
によるｓｅｅｄ層ではｖｉａホール開口部でのｓｅｅｄ
層の迫り出しを防ぐため、側壁がｄｍｉｎより小さくな
ることが課題であることを述べた。更に、その対策とし
てボトムアップ−ＥＣＤ法が提案されていることを述べ
たが、それだけではｖｉａホール径が０．４μｍ以下と
なる将来に於いては不十分である。
によるｓｅｅｄ層ではｖｉａホール開口部でのｓｅｅｄ
層の迫り出しを防ぐため、側壁がｄｍｉｎより小さくな
ることが課題であることを述べた。更に、その対策とし
てボトムアップ−ＥＣＤ法が提案されていることを述べ
たが、それだけではｖｉａホール径が０．４μｍ以下と
なる将来に於いては不十分である。
【００２１】図１３は、ｖｉａホール径が微細になった
場合、ａｓｐｅｃｔ比の大きいｖｉａホールへの埋め込
みの変化の様子の一例を示す断面模式図であり、ｖｉａ
ホール径が小さくなると、ｓｅｅｄ層５２４に空隙５２
７が生じてしまう。
場合、ａｓｐｅｃｔ比の大きいｖｉａホールへの埋め込
みの変化の様子の一例を示す断面模式図であり、ｖｉａ
ホール径が小さくなると、ｓｅｅｄ層５２４に空隙５２
７が生じてしまう。
【００２２】まず、半導体基板５０１上に、ＬＭ層を形
成し、ｓｅｅｄ層としてＰＶＤ法によりＣｕ薄膜を形成
し、さらに、ＥＣＤ層を形成する。図１３（ａ）はｖｉ
ａホール５０２の径が大きい０．５μｍ以上の場合、図
１３（ｂ）はｖｉａホール５２２の径が小さい０．４μ
ｍ以下の場合を示す。
成し、ｓｅｅｄ層としてＰＶＤ法によりＣｕ薄膜を形成
し、さらに、ＥＣＤ層を形成する。図１３（ａ）はｖｉ
ａホール５０２の径が大きい０．５μｍ以上の場合、図
１３（ｂ）はｖｉａホール５２２の径が小さい０．４μ
ｍ以下の場合を示す。
【００２３】即ち、ＰＶＤ法はｓｅｅｄ層の被覆性が悪
いが、ｖｉａホール径が広い場合には、ｖｉａホール５
０２開口部の閉塞が無く、ｖｉａホール５０２側壁の膜
厚がｄｍｉｎより厚いｓｅｅｄ層５０４の堆積が可能
で、十分なＥＣＤ層５０６の埋め込みが達成できる（図
１３（ａ））。
いが、ｖｉａホール径が広い場合には、ｖｉａホール５
０２開口部の閉塞が無く、ｖｉａホール５０２側壁の膜
厚がｄｍｉｎより厚いｓｅｅｄ層５０４の堆積が可能
で、十分なＥＣＤ層５０６の埋め込みが達成できる（図
１３（ａ））。
【００２４】しかし、将来の微細なｖｉａホール５２２
に於いてはｖｉａホール５２２側壁の膜厚がｄｍｉｎと
なるまで堆積すると、ｖｉａホール５２２の上部がｓｅ
ｅｄ層５２４により閉塞し、ｓｅｅｄ層５２４に空隙５
２７が生じる（図１３（ｂ））。
に於いてはｖｉａホール５２２側壁の膜厚がｄｍｉｎと
なるまで堆積すると、ｖｉａホール５２２の上部がｓｅ
ｅｄ層５２４により閉塞し、ｓｅｅｄ層５２４に空隙５
２７が生じる（図１３（ｂ））。
【００２５】ＰＶＤ法によるｓｅｅｄ層の被覆性を改善
しｖｉａホール上部の閉塞を防止する方法も提案されて
いる。このＰＶＤ法に於いては、粒子の半導体基板に対
する垂直性を向上させることで被覆性を向上させるもの
で、図１４（ａ）に示す様に、ｖｉａホール６０２側壁
の被覆性は若干改善するが、図１４（ｂ）に示す様に、
より狭い０．２５μｍ程度以下のｖｉａホール径でａｓ
ｐｅｃｔ比が２程度以上のｖｉａホール６２２の場合、
やはり開口部の閉塞無く側壁の膜厚をｄｍｉｎよりも厚
くすることは困難で、ｖｉａホール６２２底部にｓｅｅ
ｄ層６２４がｖｉａホール６２２側壁部のｓｅｅｄ層６
２４から分断されて形成され、ＥＣＤ層６２６との間に
空隙６２７を生じさせてしまう。
しｖｉａホール上部の閉塞を防止する方法も提案されて
いる。このＰＶＤ法に於いては、粒子の半導体基板に対
する垂直性を向上させることで被覆性を向上させるもの
で、図１４（ａ）に示す様に、ｖｉａホール６０２側壁
の被覆性は若干改善するが、図１４（ｂ）に示す様に、
より狭い０．２５μｍ程度以下のｖｉａホール径でａｓ
ｐｅｃｔ比が２程度以上のｖｉａホール６２２の場合、
やはり開口部の閉塞無く側壁の膜厚をｄｍｉｎよりも厚
くすることは困難で、ｖｉａホール６２２底部にｓｅｅ
ｄ層６２４がｖｉａホール６２２側壁部のｓｅｅｄ層６
２４から分断されて形成され、ＥＣＤ層６２６との間に
空隙６２７を生じさせてしまう。
【００２６】その為、ＰＶＤ法よりも原理的に被覆性に
優れているＣＶＤ法によるｓｅｅｄ成膜が近年検討さて
いる（特開平２−２５０２３号公報、或いは、Ｎ．Ｙｏ
ｓｈｉｄａ ｅｔ ａｌ，Ａｄｖａｎｃｅｄ Ｍｅｔａ
ｌｌｉｚａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ ｉｎ １
９９８，ｐｐ．１８９−１９４等）。
優れているＣＶＤ法によるｓｅｅｄ成膜が近年検討さて
いる（特開平２−２５０２３号公報、或いは、Ｎ．Ｙｏ
ｓｈｉｄａ ｅｔ ａｌ，Ａｄｖａｎｃｅｄ Ｍｅｔａ
ｌｌｉｚａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ ｉｎ １
９９８，ｐｐ．１８９−１９４等）。
【００２７】ＰＶＤ−ｓｅｅｄで被覆性の向上が困難な
為、ｓｅｅｄ層形成に被覆性に優れたＣＶＤ法を検討し
たものである。しかし、ＣＶＤ法はｖｉａホール側壁と
ｖｉａホール外部とで膜厚がほぼ同一になり、これが新
たな課題である。即ちＣＶＤ法でｓｅｅｄ層を形成して
も、次の工程のＥＣＤ成膜によるＥＣＤ層をうまく埋め
込めない。以下にこの状況を図１５、１６を用いて説明
する。
為、ｓｅｅｄ層形成に被覆性に優れたＣＶＤ法を検討し
たものである。しかし、ＣＶＤ法はｖｉａホール側壁と
ｖｉａホール外部とで膜厚がほぼ同一になり、これが新
たな課題である。即ちＣＶＤ法でｓｅｅｄ層を形成して
も、次の工程のＥＣＤ成膜によるＥＣＤ層をうまく埋め
込めない。以下にこの状況を図１５、１６を用いて説明
する。
【００２８】まず、ＣＶＤ−ｓｅｅｄをｖｉａホール外
部の膜厚がｔｍｉｎより厚くなる様に堆積する場合を考
える。ＣＶＤ−ｓｅｅｄの場合、ｓｅｅｄ層７０４はｖ
ｉａホール７０２外部と側壁に全く均一に堆積される。
そのため、ｖｉａホール７０２側壁にも厚さｔｍｉｎの
ｓｅｅｄ層７０４が形成される。
部の膜厚がｔｍｉｎより厚くなる様に堆積する場合を考
える。ＣＶＤ−ｓｅｅｄの場合、ｓｅｅｄ層７０４はｖ
ｉａホール７０２外部と側壁に全く均一に堆積される。
そのため、ｖｉａホール７０２側壁にも厚さｔｍｉｎの
ｓｅｅｄ層７０４が形成される。
【００２９】これは、ＥＣＤ埋め込みの埋め込み径を狭
め、埋め込みの実効的なａｓｐｅｃｔ比を高くすること
になる。例えば、ｖｉａホール７０２のａｓｐｅｃｔ比
が２でｖｉａホール７０２の径が０．２５μｍ、ｔｍｉ
ｎが０．０５μｍの場合、埋め込み径は０．１５μｍ、
埋め込みのａｓｐｅｃｔ比は約３．３となる。この様な
微細なｖｉａホール埋め込みでは、理想的なボトムアッ
プ−ＥＣＤが完成しない限り、ＥＣＤ後にｓｅａｍと呼
ばれる空隙７０７が生じる（図１５）。
め、埋め込みの実効的なａｓｐｅｃｔ比を高くすること
になる。例えば、ｖｉａホール７０２のａｓｐｅｃｔ比
が２でｖｉａホール７０２の径が０．２５μｍ、ｔｍｉ
ｎが０．０５μｍの場合、埋め込み径は０．１５μｍ、
埋め込みのａｓｐｅｃｔ比は約３．３となる。この様な
微細なｖｉａホール埋め込みでは、理想的なボトムアッ
プ−ＥＣＤが完成しない限り、ＥＣＤ後にｓｅａｍと呼
ばれる空隙７０７が生じる（図１５）。
【００３０】一方、ＣＶＤ−ｓｅｅｄ膜厚をｔｍｉｎよ
り薄く堆積すると、前出の様に面内均一性不足や極端な
場合成膜されないといった問題を生じさせる（図１
６）。従って、被覆性が１００％に近い為に将来の微細
なｖｉａホールの埋め込みは困難である。
り薄く堆積すると、前出の様に面内均一性不足や極端な
場合成膜されないといった問題を生じさせる（図１
６）。従って、被覆性が１００％に近い為に将来の微細
なｖｉａホールの埋め込みは困難である。
【００３１】以上をまとめると、ａｓｐｅｃｔ比が２以
上でｖｉａホール径が０．２５μｍ以下となる微細なｖ
ｉａホールをＥＣＤ法により埋め込む場合、そのｓｅｅ
ｄ層は、 （１）ｖｉａホール開口部での迫り出しが無いこと。 （２）ｓｅｅｄ層に於けるｗａｆｅｒ面内での電圧降下
を防ぐ為、ｖｉａホール外部でのｓｅｅｄ膜厚をｔｍｉ
ｎよりも厚くすること。 （３）ｓｅｅｄ層堆積後のＥＣＤ法によるＥＣＤ層埋め
込みのａｓｐｅｃｔ比を小さくする為に、ｖｉａホール
内部でのｓｅｅｄ層の膜厚が、ｄｍｉｎを下回らない程
度に薄くすること。という条件を満たす必要があるが、
現在検討されているＰＶＤ−ｓｅｅｄ、ＣＶＤ−ｓｅｅ
ｄではこれらを満たすことが出来無いことが課題であ
る。
上でｖｉａホール径が０．２５μｍ以下となる微細なｖ
ｉａホールをＥＣＤ法により埋め込む場合、そのｓｅｅ
ｄ層は、 （１）ｖｉａホール開口部での迫り出しが無いこと。 （２）ｓｅｅｄ層に於けるｗａｆｅｒ面内での電圧降下
を防ぐ為、ｖｉａホール外部でのｓｅｅｄ膜厚をｔｍｉ
ｎよりも厚くすること。 （３）ｓｅｅｄ層堆積後のＥＣＤ法によるＥＣＤ層埋め
込みのａｓｐｅｃｔ比を小さくする為に、ｖｉａホール
内部でのｓｅｅｄ層の膜厚が、ｄｍｉｎを下回らない程
度に薄くすること。という条件を満たす必要があるが、
現在検討されているＰＶＤ−ｓｅｅｄ、ＣＶＤ−ｓｅｅ
ｄではこれらを満たすことが出来無いことが課題であ
る。
【００３２】上述の説明では、微細なｖｉａホール埋め
込みを例に取ったが、ＤＤ埋め込みの場合、これらのｓ
ｅｅｄ層は更に不適当である。ＤＤ埋め込みでは、配線
とｖｉａホールを同時に埋め込む為、配線とｖｉａホー
ルを併せてａｓｐｅｃｔ比が３以上の埋め込みを行わな
ければならない為である。
込みを例に取ったが、ＤＤ埋め込みの場合、これらのｓ
ｅｅｄ層は更に不適当である。ＤＤ埋め込みでは、配線
とｖｉａホールを同時に埋め込む為、配線とｖｉａホー
ルを併せてａｓｐｅｃｔ比が３以上の埋め込みを行わな
ければならない為である。
【００３３】ＣＶＤ法をｓｅｅｄ層堆積に用いる場合に
は他にも課題があり、それはＥＣＤ後のＣｕ−ＥＣＤ層
の結晶性が劣化することである。即ち、ＣＶＤ−ｓｅｅ
ｄを用いる場合、ＰＶＤ法をｓｅｅｄ層に用いた場合に
比べて、ＥＣＤ後のＥＣＤ層の粒径が小さく、半導体基
板に対する結晶学的な配向性が不揃いである。この結晶
性の劣化はｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ（ＥＭ）
信頼性を劣化させることで半導体装置の信頼性を低下さ
せる。
は他にも課題があり、それはＥＣＤ後のＣｕ−ＥＣＤ層
の結晶性が劣化することである。即ち、ＣＶＤ−ｓｅｅ
ｄを用いる場合、ＰＶＤ法をｓｅｅｄ層に用いた場合に
比べて、ＥＣＤ後のＥＣＤ層の粒径が小さく、半導体基
板に対する結晶学的な配向性が不揃いである。この結晶
性の劣化はｅｌｅｃｔｒｏｍｉｇｒａｔｉｏｎ（ＥＭ）
信頼性を劣化させることで半導体装置の信頼性を低下さ
せる。
【００３４】本発明の目的は、径が小さく、アスペクト
比の高いｖｉａホールに、被覆性、埋込性の良いＣｕ−
ＥＣＤ層を形成する方法を提供することにある。
比の高いｖｉａホールに、被覆性、埋込性の良いＣｕ−
ＥＣＤ層を形成する方法を提供することにある。
【００３５】
【課題を解決するための手段】本発明の第１の半導体装
置の製造方法は、開口径が０．２５μｍ以下で、開口深
さを開口径で割って算出されるアスペクト比が２以上の
開口部が形成された半導体基板を用意し、前記開口部
に、上層のＣｕと下地とを密着させるためのＣｕの下地
密着層、Ｃｕからなる下地種付け層を順に堆積し、さら
に、電気化学的成膜（英語で、Ｅｌｅｃｔｒｏ Ｃｈｅ
ｍｉｃａｌ Ｄｅｐｏｓｉｔｉｏｎと表し、ＥＣＤと略
称される）法によりＣｕからなるＥＣＤ薄膜を堆積する
半導体装置の製造方法であって、前記下地種付け層を、
少なくとも、下から順にＣｕからなる第１下地種付け層
とＣｕからなる第２下地種付け層とし、これら第１下地
種付け層及び前記第２下地種付け層のうち、一方を物理
気相成長（英語で、Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎと表し、ＰＶＤと略称される）法に
より堆積し、他方を化学気相成長（英語で、Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎと表し、Ｃ
ＶＤと略称される）法により堆積することにより形成す
ることを特徴とする。
置の製造方法は、開口径が０．２５μｍ以下で、開口深
さを開口径で割って算出されるアスペクト比が２以上の
開口部が形成された半導体基板を用意し、前記開口部
に、上層のＣｕと下地とを密着させるためのＣｕの下地
密着層、Ｃｕからなる下地種付け層を順に堆積し、さら
に、電気化学的成膜（英語で、Ｅｌｅｃｔｒｏ Ｃｈｅ
ｍｉｃａｌ Ｄｅｐｏｓｉｔｉｏｎと表し、ＥＣＤと略
称される）法によりＣｕからなるＥＣＤ薄膜を堆積する
半導体装置の製造方法であって、前記下地種付け層を、
少なくとも、下から順にＣｕからなる第１下地種付け層
とＣｕからなる第２下地種付け層とし、これら第１下地
種付け層及び前記第２下地種付け層のうち、一方を物理
気相成長（英語で、Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄ
ｅｐｏｓｉｔｉｏｎと表し、ＰＶＤと略称される）法に
より堆積し、他方を化学気相成長（英語で、Ｃｈｅｍｉ
ｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎと表し、Ｃ
ＶＤと略称される）法により堆積することにより形成す
ることを特徴とする。
【００３６】上記第１の半導体装置の製造方法において
は、前記下地種付け層の膜厚は、前記開口部以外の前記
半導体基板の表面上において５０ｎｍ以上であり、前記
開口部の側壁において５〜３０ｎｍであり、また、前記
第１下地種付け層をＰＶＤ法により堆積し、前記第２下
地種付け層をＣＶＤ法により堆積するとき、前記第１下
地種付け層を堆積した後に、前記第１下地種付け層を覆
う金属薄膜を堆積し、さらに、前記金属薄膜を覆って前
記第２下地種付け層を堆積する、というもので、前記金
属薄膜は、島状に堆積し、平均膜厚が２〜３ｎｍであ
り、前記ＣＶＤ法により堆積する膜厚が、５〜３０ｎｍ
であり、前記ＰＶＤ法により堆積する膜厚が、２０〜１
００ｎｍである、というものである。
は、前記下地種付け層の膜厚は、前記開口部以外の前記
半導体基板の表面上において５０ｎｍ以上であり、前記
開口部の側壁において５〜３０ｎｍであり、また、前記
第１下地種付け層をＰＶＤ法により堆積し、前記第２下
地種付け層をＣＶＤ法により堆積するとき、前記第１下
地種付け層を堆積した後に、前記第１下地種付け層を覆
う金属薄膜を堆積し、さらに、前記金属薄膜を覆って前
記第２下地種付け層を堆積する、というもので、前記金
属薄膜は、島状に堆積し、平均膜厚が２〜３ｎｍであ
り、前記ＣＶＤ法により堆積する膜厚が、５〜３０ｎｍ
であり、前記ＰＶＤ法により堆積する膜厚が、２０〜１
００ｎｍである、というものである。
【００３７】次に、本発明の第２の半導体装置の製造方
法は、半導体基板上に配線と、前記配線を含む前記半導
体基板の表面を覆う絶縁膜とを形成し、前記配線上の前
記絶縁膜に開口され前記配線の表面に達する接続用開口
部と、前記接続用開口部を包含し、前記接続用開口部よ
りも幅が広くて浅い配線溝を前記絶縁膜中に形成し、前
記接続用開口部及び前記配線溝を含む開口部に上層のＣ
ｕと下地とを密着させるためのＣｕの下地密着層、Ｃｕ
からなる下地種付け層を順に堆積し、さらに、電気化学
的成膜法によりＣｕからなるＥＣＤ薄膜を堆積する半導
体装置の製造方法であって、前記下地種付け層を、少な
くとも、下から順にＰＶＤ法によるＣｕからなる第１下
地種付け層とＣＶＤ法によるＣｕからなる第２下地種付
け層とを堆積することにより形成し、前記第２下地種付
け層を堆積した時点において、少なくとも前記開口部を
構成する前記接続用開口部が、完全にＣｕにより埋め込
まれることを特徴とし、前記第１下地種付け層を堆積し
た後に、前記第１下地種付け層を覆う金属薄膜を堆積
し、さらに、前記金属薄膜を覆って前記第２下地種付け
層を堆積し、前記金属薄膜は、島状に堆積し、平均膜厚
が２〜３ｎｍである、というものである。
法は、半導体基板上に配線と、前記配線を含む前記半導
体基板の表面を覆う絶縁膜とを形成し、前記配線上の前
記絶縁膜に開口され前記配線の表面に達する接続用開口
部と、前記接続用開口部を包含し、前記接続用開口部よ
りも幅が広くて浅い配線溝を前記絶縁膜中に形成し、前
記接続用開口部及び前記配線溝を含む開口部に上層のＣ
ｕと下地とを密着させるためのＣｕの下地密着層、Ｃｕ
からなる下地種付け層を順に堆積し、さらに、電気化学
的成膜法によりＣｕからなるＥＣＤ薄膜を堆積する半導
体装置の製造方法であって、前記下地種付け層を、少な
くとも、下から順にＰＶＤ法によるＣｕからなる第１下
地種付け層とＣＶＤ法によるＣｕからなる第２下地種付
け層とを堆積することにより形成し、前記第２下地種付
け層を堆積した時点において、少なくとも前記開口部を
構成する前記接続用開口部が、完全にＣｕにより埋め込
まれることを特徴とし、前記第１下地種付け層を堆積し
た後に、前記第１下地種付け層を覆う金属薄膜を堆積
し、さらに、前記金属薄膜を覆って前記第２下地種付け
層を堆積し、前記金属薄膜は、島状に堆積し、平均膜厚
が２〜３ｎｍである、というものである。
【００３８】
【発明の実施の形態】本発明の実施形態の説明に入る前
に、上述した本発明の作用を、これまでと同様にｖｉａ
ホールの場合を例として説明する。
に、上述した本発明の作用を、これまでと同様にｖｉａ
ホールの場合を例として説明する。
【００３９】従来の製造方法の課題の繰り返しとなる
が、ａｓｐｅｃｔ比が２以上でｖｉａホール径が０．２
５μｍ以下となる微細なｖｉａホールをＥＣＤ法により
埋め込む場合、そのｓｅｅｄ層は下記の性質が要求され
るが、ＰＶＤ−ｓｅｅｄ、ＣＶＤ−ｓｅｅｄ単独ではそ
れらを満たすことができない。 （１）ｖｉａホール開口部での迫り出しが無いこと。 （２）ｓｅｅｄ層に於けるｗａｆｅｒ面内での電圧降下
を防ぐ為、ｖｉａホール外部でのｓｅｅｄ膜厚をｔｍｉ
ｎよりも厚くすること。 （３）ｓｅｅｄ堆積後のＥＣＤ埋め込みのａｓｐｅｃｔ
比を小さくする為にｖｉａホール内部でｄｍｉｎを下回
らない程度に薄くすること。
が、ａｓｐｅｃｔ比が２以上でｖｉａホール径が０．２
５μｍ以下となる微細なｖｉａホールをＥＣＤ法により
埋め込む場合、そのｓｅｅｄ層は下記の性質が要求され
るが、ＰＶＤ−ｓｅｅｄ、ＣＶＤ−ｓｅｅｄ単独ではそ
れらを満たすことができない。 （１）ｖｉａホール開口部での迫り出しが無いこと。 （２）ｓｅｅｄ層に於けるｗａｆｅｒ面内での電圧降下
を防ぐ為、ｖｉａホール外部でのｓｅｅｄ膜厚をｔｍｉ
ｎよりも厚くすること。 （３）ｓｅｅｄ堆積後のＥＣＤ埋め込みのａｓｐｅｃｔ
比を小さくする為にｖｉａホール内部でｄｍｉｎを下回
らない程度に薄くすること。
【００４０】それに対して図１に示す様に、ｓｅｅｄ層
を第１ｓｅｅｄ層と第２ｓｅｅｄ層の二層構造とし、第
１ｓｅｅｄ層と第２ｓｅｅｄ層のいずれか一方を被覆率
が良くない成膜方法で、他方を被覆率の良い成膜方法で
形成することで、上記（１）〜（３）の構造を実現出来
る。
を第１ｓｅｅｄ層と第２ｓｅｅｄ層の二層構造とし、第
１ｓｅｅｄ層と第２ｓｅｅｄ層のいずれか一方を被覆率
が良くない成膜方法で、他方を被覆率の良い成膜方法で
形成することで、上記（１）〜（３）の構造を実現出来
る。
【００４１】例えば、被覆率の良くない成膜方法にはＰ
ＶＤ法が、被覆率の良い成膜方法にはＣＶＤ法が挙げら
れる。例えば、第１ｓｅｅｄ層（或いは第２ｓｅｅｄ
層）としてＣＶＤ−ｓｅｅｄ層をｄｍｉｎからｔｍｉｎ
の間の膜厚形成する。この時、ｖｉａホール外部の厚さ
はｔｍｉｎに足りないので、もう一方の第２ｓｅｅｄ層
（或いは第１ｓｅｅｄ層）にＰＶＤ−ｓｅｅｄ層を成膜
しｖｉａホール外部の膜厚がｔｍｉｎ以上になる様にす
る。これにより（２）の条件が満たされる。
ＶＤ法が、被覆率の良い成膜方法にはＣＶＤ法が挙げら
れる。例えば、第１ｓｅｅｄ層（或いは第２ｓｅｅｄ
層）としてＣＶＤ−ｓｅｅｄ層をｄｍｉｎからｔｍｉｎ
の間の膜厚形成する。この時、ｖｉａホール外部の厚さ
はｔｍｉｎに足りないので、もう一方の第２ｓｅｅｄ層
（或いは第１ｓｅｅｄ層）にＰＶＤ−ｓｅｅｄ層を成膜
しｖｉａホール外部の膜厚がｔｍｉｎ以上になる様にす
る。これにより（２）の条件が満たされる。
【００４２】この時、ＰＶＤ単層の場合に比べてＰＶＤ
の膜厚は薄い為、ＰＶＤ−ｓｅｅｄに特有のｖｉａホー
ル開口部での迫り出しは減少し、これにより（１）の条
件が満たされる。
の膜厚は薄い為、ＰＶＤ−ｓｅｅｄに特有のｖｉａホー
ル開口部での迫り出しは減少し、これにより（１）の条
件が満たされる。
【００４３】更に、ＰＶＤ層のｖｉａホール内部の膜厚
は少なく、特に粒子の基板垂直性が高いＰＶＤ法に於い
ては、ｖｉａホール側壁の膜厚は殆ど増加せず、ｖｉａ
ホール側壁の膜厚はＣＶＤ膜厚と等しい。これにより
（３）の条件も満たすこととなる。
は少なく、特に粒子の基板垂直性が高いＰＶＤ法に於い
ては、ｖｉａホール側壁の膜厚は殆ど増加せず、ｖｉａ
ホール側壁の膜厚はＣＶＤ膜厚と等しい。これにより
（３）の条件も満たすこととなる。
【００４４】即ち、被覆率の異なるＣＶＤ法とＰＶＤ法
等を組み合わせることで、単層のｓｅｅｄでは満足出来
ない（１）から（３）の条件を実現出来る。
等を組み合わせることで、単層のｓｅｅｄでは満足出来
ない（１）から（３）の条件を実現出来る。
【００４５】さて、被覆率の異なる成膜方法による積層
ｓｅｅｄにより埋め込み性は改善されるが、その最適な
膜厚等は基本的にはＥＣＤ装置、ＥＣＤ液、ＥＣＤ電圧
印加等のＥＣＤ条件により異なる。
ｓｅｅｄにより埋め込み性は改善されるが、その最適な
膜厚等は基本的にはＥＣＤ装置、ＥＣＤ液、ＥＣＤ電圧
印加等のＥＣＤ条件により異なる。
【００４６】しかしながら、筆者等が更に検討を進めた
結果、第１のＣｕ−ｓｅｅｄ層と第２のＣｕ−ｓｅｅｄ
層の合計膜厚が、ｖｉａホール外部で５０ｎｍ以上、ｖ
ｉａホール側壁で５ｎｍ以上３０ｎｍ以下である場合に
のみ常に良好な埋め込みが達成出来ることが分かった。
結果、第１のＣｕ−ｓｅｅｄ層と第２のＣｕ−ｓｅｅｄ
層の合計膜厚が、ｖｉａホール外部で５０ｎｍ以上、ｖ
ｉａホール側壁で５ｎｍ以上３０ｎｍ以下である場合に
のみ常に良好な埋め込みが達成出来ることが分かった。
【００４７】そしてこれは、ＣＶＤ／ＰＶＤ積層の場合
にはＣＶＤ膜厚を５ｎｍ以上３０ｎｍ以下、ＰＶＤ膜厚
を２０ｎｍ以上１００ｎｍ以下とすることで実現出来
る。様々なＣＶＤ、ＰＶＤ膜厚でｖｉａホールへの埋め
込みの検討を行ったが、代表的な結果としてＣＶＤ膜厚
が３０、５０、８０ｎｍ、ＰＶＤ膜厚が２０、４０、７
０ｎｍの場合を示す。これらの膜厚のＰＶＤ−ｓｅｅ
ｄ、ＣＶＤ−ｓｅｅｄをこの順に堆積してＣＶＤ／ＰＶ
Ｄ積層ｓｅｅｄ層を形成後に、ＥＣＤ膜を２μｍ埋め込
んだ結果を図５〜７の模式断面図に示す。
にはＣＶＤ膜厚を５ｎｍ以上３０ｎｍ以下、ＰＶＤ膜厚
を２０ｎｍ以上１００ｎｍ以下とすることで実現出来
る。様々なＣＶＤ、ＰＶＤ膜厚でｖｉａホールへの埋め
込みの検討を行ったが、代表的な結果としてＣＶＤ膜厚
が３０、５０、８０ｎｍ、ＰＶＤ膜厚が２０、４０、７
０ｎｍの場合を示す。これらの膜厚のＰＶＤ−ｓｅｅ
ｄ、ＣＶＤ−ｓｅｅｄをこの順に堆積してＣＶＤ／ＰＶ
Ｄ積層ｓｅｅｄ層を形成後に、ＥＣＤ膜を２μｍ埋め込
んだ結果を図５〜７の模式断面図に示す。
【００４８】ＣＶＤ膜厚が３０ｎｍより厚くなるとｓｅ
ａｍ６８及びｓｅａｍ７８が出来て良好な埋め込みが達
成出来なかった（図５参照）が、ＣＶＤ膜厚が３０ｎｍ
以下の場合はｓｅａｍの無い良好な埋め込みが出来た
（図６及び図７参照）。
ａｍ６８及びｓｅａｍ７８が出来て良好な埋め込みが達
成出来なかった（図５参照）が、ＣＶＤ膜厚が３０ｎｍ
以下の場合はｓｅａｍの無い良好な埋め込みが出来た
（図６及び図７参照）。
【００４９】また、ＰＶＤ膜厚が１００ｎｍを越えると
開口部で閉塞するｖｉａホールが生じた（図示省略）。
更に、ＣＶＤ膜厚が５ｎｍ以下の場合はｖｉａホール側
壁の膜厚が５ｎｍ以下となり、先に述べたｖｉａホール
側壁のＥＣＤ可能な最小膜厚を下回り埋め込みが達成で
きなかった（図示省略）。
開口部で閉塞するｖｉａホールが生じた（図示省略）。
更に、ＣＶＤ膜厚が５ｎｍ以下の場合はｖｉａホール側
壁の膜厚が５ｎｍ以下となり、先に述べたｖｉａホール
側壁のＥＣＤ可能な最小膜厚を下回り埋め込みが達成で
きなかった（図示省略）。
【００５０】さて、先にも述べたように、ＣＶＤ−ｓｅ
ｅｄを用いる場合にはＥＣＤ後のＣｕ膜の結晶性が劣化
することが別の課題として存在する。これはＣＶＤ法で
堆積する膜とＣＶＤ膜の下地が異なる物質である場合、
ＣＶＤ膜の成膜初期の核形成が非常に困難でありそれが
ＣＶＤ膜の膜質等の劣化を引き起こすことが一因であ
る。
ｅｄを用いる場合にはＥＣＤ後のＣｕ膜の結晶性が劣化
することが別の課題として存在する。これはＣＶＤ法で
堆積する膜とＣＶＤ膜の下地が異なる物質である場合、
ＣＶＤ膜の成膜初期の核形成が非常に困難でありそれが
ＣＶＤ膜の膜質等の劣化を引き起こすことが一因であ
る。
【００５１】これに対して、ＰＶＤ膜を下地に用いて結
晶性を改善する方法が検討されている。これは、ＰＶＤ
等の様に核形成は下地にあまり依存しない手法で核付け
することで、ＣＶＤによる核形成の必要が無くなるため
である。ＰＶＤ核形成はＣｕに関して、Ｎ．Ｙｏｓｈｉ
ｄａ等によって報告されている（Ｎ．Ｙｏｓｈｉｄａｅ
ｔ ａｌ， Ａｄｖａｎｃｅｄ Ｍｅｔａｌｌｉｚａｔ
ｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ ｉｎ １９９８，ｐ
ｐ．１８９−１９４）。
晶性を改善する方法が検討されている。これは、ＰＶＤ
等の様に核形成は下地にあまり依存しない手法で核付け
することで、ＣＶＤによる核形成の必要が無くなるため
である。ＰＶＤ核形成はＣｕに関して、Ｎ．Ｙｏｓｈｉ
ｄａ等によって報告されている（Ｎ．Ｙｏｓｈｉｄａｅ
ｔ ａｌ， Ａｄｖａｎｃｅｄ Ｍｅｔａｌｌｉｚａｔ
ｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ ｉｎ １９９８，ｐ
ｐ．１８９−１９４）。
【００５２】Ｘ線回折のθ−２θ法による回折強度測定
結果を図８に示す。回折強度はＣＶＤ膜厚には依存しな
かったが、ＰＶＤ膜厚には強く依存することが今回の検
討より明らかとなった。ＰＶＤ膜厚が２０ｎｍ以下の場
合、ＥＣＤ後のＣｕ配向は無配向であるのに対し、ＰＶ
Ｄ膜厚が２０ｎｍ以上では１１１ ｐｅａｋ強度が増加
して（１１１）配向であった。ＥＭ特性は無配向の場合
に特に信頼性を劣化させることが知られている。従っ
て、ＥＭ故障による信頼性を考慮するとＰＶＤ膜厚は２
０ｎｍ以上でなければならない。
結果を図８に示す。回折強度はＣＶＤ膜厚には依存しな
かったが、ＰＶＤ膜厚には強く依存することが今回の検
討より明らかとなった。ＰＶＤ膜厚が２０ｎｍ以下の場
合、ＥＣＤ後のＣｕ配向は無配向であるのに対し、ＰＶ
Ｄ膜厚が２０ｎｍ以上では１１１ ｐｅａｋ強度が増加
して（１１１）配向であった。ＥＭ特性は無配向の場合
に特に信頼性を劣化させることが知られている。従っ
て、ＥＭ故障による信頼性を考慮するとＰＶＤ膜厚は２
０ｎｍ以上でなければならない。
【００５３】更に、ＥＣＤ埋め込み後のｓｈｅｅｔ抵抗
並びにその面内均一性測定結果を図９に示す。ＥＣＤ後
のｓｈｅｅｔ抵抗のバラツキが小さいのは、ＣＶＤ膜厚
が３０ｎｍでＰＶＤ膜厚が４０及び７０ｎｍであった。
Ｓｈｅｅｔ抵抗は、面内バラツキを反映しているので、
上記範囲でＥＣＤ膜厚の面内バラツキが小さいことが分
かる。
並びにその面内均一性測定結果を図９に示す。ＥＣＤ後
のｓｈｅｅｔ抵抗のバラツキが小さいのは、ＣＶＤ膜厚
が３０ｎｍでＰＶＤ膜厚が４０及び７０ｎｍであった。
Ｓｈｅｅｔ抵抗は、面内バラツキを反映しているので、
上記範囲でＥＣＤ膜厚の面内バラツキが小さいことが分
かる。
【００５４】以上をまとめると、埋め込み特性の点か
ら、ＣＶＤ膜厚は５ｎｍ以上３０ｎｍ以下で、ＰＶＤ膜
厚は１００ｎｍ以下とする必要があり、更に膜の配向性
の点からＰＶＤ膜厚は２０ｎｍ以上とする必要があるこ
とが分かる。また、この条件に於いてＥＣＤ後の埋め込
みの面内バラツキは良好となる。
ら、ＣＶＤ膜厚は５ｎｍ以上３０ｎｍ以下で、ＰＶＤ膜
厚は１００ｎｍ以下とする必要があり、更に膜の配向性
の点からＰＶＤ膜厚は２０ｎｍ以上とする必要があるこ
とが分かる。また、この条件に於いてＥＣＤ後の埋め込
みの面内バラツキは良好となる。
【００５５】しかしながら、ＰＶＤ−ｓｅｅｄ層を７０
ｎｍまで厚くしてもＣＶＤ／ＰＶＤ積層ｓｅｅｄでのＣ
ｕ（１１１）配向性は、ＰＶＤ単層ｓｅｅｄの場合に比
べて低い（図８（ｂ）参照）。これはＰＶＤ−ｓｅｅｄ
上に金属薄膜のｓｅｅｄ ｂｕｆｆｅｒ層を堆積するこ
とで改善することが出来る（図２（ｂ）参照）。Ｚｎ等
のＣｕに対する溶解度の低い金属薄膜が，連続膜を形成
しない２〜３ｎｍ程度に堆積されている場合に特に顕著
となる。この状態でＣＶＤ成膜するとき、表面はＣｕが
殆ど露出した状態でありながら、部分的にこれらの金属
により覆われている状態となる。Ｃｕ−ＣＶＤはＣｕが
表面に無いと核形成が困難になり結晶性は劣化するが、
この場合表面の大部分はＣｕであるため問題ない。更
に、部分的に覆われた金属により表面ｅｎｅｒｇｙが局
所的に変わることで、配向性が改善され（１１１）配向
性が向上する。
ｎｍまで厚くしてもＣＶＤ／ＰＶＤ積層ｓｅｅｄでのＣ
ｕ（１１１）配向性は、ＰＶＤ単層ｓｅｅｄの場合に比
べて低い（図８（ｂ）参照）。これはＰＶＤ−ｓｅｅｄ
上に金属薄膜のｓｅｅｄ ｂｕｆｆｅｒ層を堆積するこ
とで改善することが出来る（図２（ｂ）参照）。Ｚｎ等
のＣｕに対する溶解度の低い金属薄膜が，連続膜を形成
しない２〜３ｎｍ程度に堆積されている場合に特に顕著
となる。この状態でＣＶＤ成膜するとき、表面はＣｕが
殆ど露出した状態でありながら、部分的にこれらの金属
により覆われている状態となる。Ｃｕ−ＣＶＤはＣｕが
表面に無いと核形成が困難になり結晶性は劣化するが、
この場合表面の大部分はＣｕであるため問題ない。更
に、部分的に覆われた金属により表面ｅｎｅｒｇｙが局
所的に変わることで、配向性が改善され（１１１）配向
性が向上する。
【００５６】配線溝とｖｉａホール孔で構成されたデュ
アルダマシン溝への埋め込みを行う場合には、ＣＶＤ法
とＰＶＤ法を用いて次の様な埋め込みも可能である。即
ち、ＰＶＤ法により第１のＣｕ−ｓｅｅｄ層を堆積後
に、ａｓｐｅｃｔ比が高くて埋め込みの困難なｖｉａホ
ール部がＣＶＤ法で完全に埋め込まれるまでＣＶＤ−ｓ
ｅｅｄ層を堆積する（図３（ａ）参照）。その後、ａｓ
ｐｅｃｔ比の低い配線部のみをＥＣＤ法により埋め込
む。ＰＶＤ法を下地に用いることでＥＣＤ膜の配向性が
改善され、且つ、埋め込みの困難なｖｉａホール部にも
完全に埋め込むことが出来る。
アルダマシン溝への埋め込みを行う場合には、ＣＶＤ法
とＰＶＤ法を用いて次の様な埋め込みも可能である。即
ち、ＰＶＤ法により第１のＣｕ−ｓｅｅｄ層を堆積後
に、ａｓｐｅｃｔ比が高くて埋め込みの困難なｖｉａホ
ール部がＣＶＤ法で完全に埋め込まれるまでＣＶＤ−ｓ
ｅｅｄ層を堆積する（図３（ａ）参照）。その後、ａｓ
ｐｅｃｔ比の低い配線部のみをＥＣＤ法により埋め込
む。ＰＶＤ法を下地に用いることでＥＣＤ膜の配向性が
改善され、且つ、埋め込みの困難なｖｉａホール部にも
完全に埋め込むことが出来る。
【００５７】次に、本発明の実施形態について図面を参
照して詳細に説明する。本発明の最良の実施形態を図４
を用いて説明する。
照して詳細に説明する。本発明の最良の実施形態を図４
を用いて説明する。
【００５８】それを参照すると、本発明の最良の実施形
態は、径が０．２５μｍ以下でａｓｐｅｃｔ比が２以上
のｖｉａホールを含む半導体基板１にＣｕの第１ｓｅｅ
ｄ層４をＰＶＤ法により２０ｎｍ以上１００ｎｍ以下形
成する工程と、第１ｓｅｅｄ層４の堆積後に、金属膜か
らなるｓｅｅｄバッファ層７を島状に２〜３ｎｍの膜厚
に堆積する工程と、ｓｅｅｄバッファ層７の堆積後に、
Ｃｕの第２ｓｅｅｄ層５をＣＶＤ法により５ｎｍ以上３
０ｎｍ以下形成する工程と、第２ｓｅｅｄ層５上にＥＣ
Ｄ法でＣｕ薄膜からなるＥＣＤ層６を堆積する工程とか
らなる。
態は、径が０．２５μｍ以下でａｓｐｅｃｔ比が２以上
のｖｉａホールを含む半導体基板１にＣｕの第１ｓｅｅ
ｄ層４をＰＶＤ法により２０ｎｍ以上１００ｎｍ以下形
成する工程と、第１ｓｅｅｄ層４の堆積後に、金属膜か
らなるｓｅｅｄバッファ層７を島状に２〜３ｎｍの膜厚
に堆積する工程と、ｓｅｅｄバッファ層７の堆積後に、
Ｃｕの第２ｓｅｅｄ層５をＣＶＤ法により５ｎｍ以上３
０ｎｍ以下形成する工程と、第２ｓｅｅｄ層５上にＥＣ
Ｄ法でＣｕ薄膜からなるＥＣＤ層６を堆積する工程とか
らなる。
【００５９】これにより、第１ｓｅｅｄ層４と第２ｓｅ
ｅｄ層５の合計膜厚が、ｖｉａホール２の外部で５０ｎ
ｍ以上、ｖｉａホール２の側壁で５ｎｍ以上３０ｎｍ以
下のｓｅｅｄ形状を形成することができ、Ｃｕ薄膜から
なる良好なＥＣＤ層６の埋め込みが可能となる。
ｅｄ層５の合計膜厚が、ｖｉａホール２の外部で５０ｎ
ｍ以上、ｖｉａホール２の側壁で５ｎｍ以上３０ｎｍ以
下のｓｅｅｄ形状を形成することができ、Ｃｕ薄膜から
なる良好なＥＣＤ層６の埋め込みが可能となる。
【００６０】更に、ｓｅｅｄバッファ層７により、ＥＣ
Ｄ層６の堆積後、結晶性が良好なＣｕ薄膜のＣｕ埋め込
み配線を形成することができる。
Ｄ層６の堆積後、結晶性が良好なＣｕ薄膜のＣｕ埋め込
み配線を形成することができる。
【００６１】次に、本発明の第１の実施形態について図
１を参照して説明する。
１を参照して説明する。
【００６２】径が０．２８μｍ以下でａｓｐｅｃｔ比が
２以上のｖｉａホール１２を含む半導体基板１１に、Ｐ
ＶＤ−ｓｅｅｄ層として、７０ｎｍ厚のＣｕの第１ｓｅ
ｅｄ層１４を堆積する。ＰＶＤ法は、 ｉｏｎｉｚｅｄ ｓｐｕｔｔｅｒｉｎｇ条件：ＤＣ ｐ
ｏｗｅｒ １．５ｋＷＲＦ ｐｏｗｅｒ：２ｋＷ 成膜圧力：３０ｍＴｏｒｒ Ａｒ／Ｎ2流量：５０／１０ｓｃｃｍ 基板設定温度：−５０℃ の条件で行った。
２以上のｖｉａホール１２を含む半導体基板１１に、Ｐ
ＶＤ−ｓｅｅｄ層として、７０ｎｍ厚のＣｕの第１ｓｅ
ｅｄ層１４を堆積する。ＰＶＤ法は、 ｉｏｎｉｚｅｄ ｓｐｕｔｔｅｒｉｎｇ条件：ＤＣ ｐ
ｏｗｅｒ １．５ｋＷＲＦ ｐｏｗｅｒ：２ｋＷ 成膜圧力：３０ｍＴｏｒｒ Ａｒ／Ｎ2流量：５０／１０ｓｃｃｍ 基板設定温度：−５０℃ の条件で行った。
【００６３】次に、ＣＶＤ−ｓｅｅｄ層として、３０ｎ
ｍのＣｕの第２ｓｅｅｄ層１５を堆積する。ＣＶＤ法
は、 ｃａｒｒｉｅｒ ｇａｓ種：Ｈ2 ｃａｒｒｉｅｒ ｇａｓ流量：３００ｓｃｃｍ 成膜圧力：１ｋＰａ 成膜原料：ｔｒｉｍｅｔｈｙｌｖｉｎｙｌｓｉｌｙｌ
ｈｅｘａｆｌｕｏｒｏａｃｅｔｙｌａｃｅｔｏｎａｔｏ
ｃｏｐｐｅｒ Ｉを主成分とする液体原料 原料流量：１．２ｇ／ｍｉｎ 成膜温度：１９０℃ の条件で行った。
ｍのＣｕの第２ｓｅｅｄ層１５を堆積する。ＣＶＤ法
は、 ｃａｒｒｉｅｒ ｇａｓ種：Ｈ2 ｃａｒｒｉｅｒ ｇａｓ流量：３００ｓｃｃｍ 成膜圧力：１ｋＰａ 成膜原料：ｔｒｉｍｅｔｈｙｌｖｉｎｙｌｓｉｌｙｌ
ｈｅｘａｆｌｕｏｒｏａｃｅｔｙｌａｃｅｔｏｎａｔｏ
ｃｏｐｐｅｒ Ｉを主成分とする液体原料 原料流量：１．２ｇ／ｍｉｎ 成膜温度：１９０℃ の条件で行った。
【００６４】この方法により、図１に示すｖｉａホール
１２の模式断面図、図８（ａ）、（ｂ）、図９（ａ）に
示すＥＣＤ埋込みＣｕ薄膜層抵抗のｓｅｅｄ層膜厚依存
性及びＥＣＤ埋込みＣｕ薄膜の結晶性の如く、良好に埋
め込まれた半導体装置を実現できる。
１２の模式断面図、図８（ａ）、（ｂ）、図９（ａ）に
示すＥＣＤ埋込みＣｕ薄膜層抵抗のｓｅｅｄ層膜厚依存
性及びＥＣＤ埋込みＣｕ薄膜の結晶性の如く、良好に埋
め込まれた半導体装置を実現できる。
【００６５】尚、ＰＶＤ法は、
ＤＣ ｐｏｗｅｒ：０．５〜４ｋＷ
ＲＦ ｐｏｗｅｒ：１〜６ｋＷ
成膜圧力：１０〜１００ｍＴｏｒｒ
Ａｒ／Ｎ2流量：１０〜１００／１０〜１００ｓｃｃｍ
基板設定温度：−７０〜−５０℃
の条件下でも同様の結果が得られる。
【００６６】また、ＰＶＤ法は、ｉｏｎｉｚｅｄ ｓｐ
ｕｔｔｅｒｉｎｇではなくＤＣ ｓｐｕｔｔｅｒｉｎ
ｇ、ＲＦ ｓｐｕｔｔｅｒｉｎｇ、ｃｏｌｌｉｍａｔｅ
ｓｐｕｔｔｅｒｉｎｇ等でも同様の結果が得られる。
ｕｔｔｅｒｉｎｇではなくＤＣ ｓｐｕｔｔｅｒｉｎ
ｇ、ＲＦ ｓｐｕｔｔｅｒｉｎｇ、ｃｏｌｌｉｍａｔｅ
ｓｐｕｔｔｅｒｉｎｇ等でも同様の結果が得られる。
【００６７】ＣＶＤ法は、通常の成膜条件であれば同様
の結果が得られ、例えば、 ｃａｒｒｉｅｒ ｇａｓ種：Ｎ2 Ａｒ等の不活性ｇａｓ、ｃａｒｒｉｅｒ ｇａｓ流量：
５０〜５００ｓｃｃｍ 成膜圧力：０．０５〜２ｋＰａ 原料流量：０．５〜３．０ｇ／ｍｉｎ 成膜温度：１７０〜２１０℃ の条件で行っても同様であった。
の結果が得られ、例えば、 ｃａｒｒｉｅｒ ｇａｓ種：Ｎ2 Ａｒ等の不活性ｇａｓ、ｃａｒｒｉｅｒ ｇａｓ流量：
５０〜５００ｓｃｃｍ 成膜圧力：０．０５〜２ｋＰａ 原料流量：０．５〜３．０ｇ／ｍｉｎ 成膜温度：１７０〜２１０℃ の条件で行っても同様であった。
【００６８】次に、本発明の第２の実施形態について、
図２（ａ）を参照して説明する。
図２（ａ）を参照して説明する。
【００６９】径が０．２８μｍ以下でａｓｐｅｃｔ比が
２以上のｖｉａホール２２を含む半導体基板２１に、Ｃ
ＶＤ−ｓｅｅｄ層として３０ｎｍ厚のＣｕの第１ｓｅｅ
ｄ層２４を、ＰＶＤ−ｓｅｅｄ層として２０ｎｍ厚のＣ
ｕの第２ｓｅｅｄ層２５を順次堆積する。
２以上のｖｉａホール２２を含む半導体基板２１に、Ｃ
ＶＤ−ｓｅｅｄ層として３０ｎｍ厚のＣｕの第１ｓｅｅ
ｄ層２４を、ＰＶＤ−ｓｅｅｄ層として２０ｎｍ厚のＣ
ｕの第２ｓｅｅｄ層２５を順次堆積する。
【００７０】この方法により、第１ｓｅｅｄ層２４と第
２ｓｅｅｄ層２５を上記膜厚に堆積しても、ｖｉａホー
ル２２に良好に埋め込まれたＣｕ薄膜からなるＥＣＤ層
２６を実現できる。
２ｓｅｅｄ層２５を上記膜厚に堆積しても、ｖｉａホー
ル２２に良好に埋め込まれたＣｕ薄膜からなるＥＣＤ層
２６を実現できる。
【００７１】次に、本発明の第３の実施形態について、
図２（ｂ）を参照して詳細に説明する。
図２（ｂ）を参照して詳細に説明する。
【００７２】径が０．２８μｍ以下でａｓｐｅｃｔ比が
２以上のｖｉａホール３２を含む半導体基板３１に、Ｐ
ＶＤ−ｓｅｅｄ層として、膜厚７０ｎｍのＣｕの第１ｓ
ｅｅｄ層３４を、膜厚２ｎｍのＺｎからなるｓｅｅｄバ
ッファ層３７を、ＣＶＤ−ｓｅｅｄ層として、膜厚３０
ｎｍのＣｕの第２ｓｅｅｄ層３５を堆積する。
２以上のｖｉａホール３２を含む半導体基板３１に、Ｐ
ＶＤ−ｓｅｅｄ層として、膜厚７０ｎｍのＣｕの第１ｓ
ｅｅｄ層３４を、膜厚２ｎｍのＺｎからなるｓｅｅｄバ
ッファ層３７を、ＣＶＤ−ｓｅｅｄ層として、膜厚３０
ｎｍのＣｕの第２ｓｅｅｄ層３５を堆積する。
【００７３】この方法によっても、ｖｉａホール３２に
良好に埋め込まれたＣｕ薄膜からなるＥＣＤ層３６を実
現できる。
良好に埋め込まれたＣｕ薄膜からなるＥＣＤ層３６を実
現できる。
【００７４】次に、本発明の第４の実施形態について、
図３（ａ）を参照して詳細に説明する。
図３（ａ）を参照して詳細に説明する。
【００７５】ｖｉａホール径が０．２８μｍ以下でａｓ
ｐｅｃｔ比が３以上のデュアルダマシン溝４２を含む半
導体基板４１に、ＰＶＤ−ｓｅｅｄ層として、膜厚７０
ｎｍのＣｕの第１ｓｅｅｄ層４４を、ＣＶＤ−ｓｅｅｄ
層として、膜厚１５０ｎｍのＣｕの第２ｓｅｅｄ層４５
を堆積する。
ｐｅｃｔ比が３以上のデュアルダマシン溝４２を含む半
導体基板４１に、ＰＶＤ−ｓｅｅｄ層として、膜厚７０
ｎｍのＣｕの第１ｓｅｅｄ層４４を、ＣＶＤ−ｓｅｅｄ
層として、膜厚１５０ｎｍのＣｕの第２ｓｅｅｄ層４５
を堆積する。
【００７６】この方法によっても、ｖｉａホールに良好
に埋め込まれたＣｕ薄膜からなるＥＣＤ層４６を実現で
きる。
に埋め込まれたＣｕ薄膜からなるＥＣＤ層４６を実現で
きる。
【００７７】次に、本発明の第５の実施形態について、
図３（ｂ）を参照して詳細に説明する。
図３（ｂ）を参照して詳細に説明する。
【００７８】ｖｉａホール径が０．１μｍ以下でａｓｐ
ｅｃｔ比が３以上のデュアルダマシン溝５２を含む半導
体基板５１に、ＰＶＤ−ｓｅｅｄ層として、膜厚７０ｎ
ｍのＣｕの第１ｓｅｅｄ層５４を、膜厚２ｎｍのＺｎか
らなるｓｅｅｄバッファ層５７を、ＣＶＤ−ｓｅｅｄ層
として、膜厚１５０ｎｍのＣｕの第２ｓｅｅｄ層５５を
堆積する。
ｅｃｔ比が３以上のデュアルダマシン溝５２を含む半導
体基板５１に、ＰＶＤ−ｓｅｅｄ層として、膜厚７０ｎ
ｍのＣｕの第１ｓｅｅｄ層５４を、膜厚２ｎｍのＺｎか
らなるｓｅｅｄバッファ層５７を、ＣＶＤ−ｓｅｅｄ層
として、膜厚１５０ｎｍのＣｕの第２ｓｅｅｄ層５５を
堆積する。
【００７９】この方法によっても、ｖｉａホールに良好
に埋め込まれたＣｕ薄膜からなるＥＣＤ層５６を実現で
きる。
に埋め込まれたＣｕ薄膜からなるＥＣＤ層５６を実現で
きる。
【００８０】
【発明の効果】本発明の第一の効果はＥＣＤ埋め込みの
埋め込み性を向上させる半導体装置の製造方法を提供で
きることである。
埋め込み性を向上させる半導体装置の製造方法を提供で
きることである。
【００８１】その理由は、ｓｅｅｄ層を第１ｓｅｅｄ層
と第２ｓｅｅｄ層の二層構造とし、第１ｓｅｅｄ層と第
２ｓｅｅｄ層のいずれか一方をＰＶＤ層、もう一方をＣ
ＶＤ層とし、更に ＣＶＤ膜厚を５ｎｍ以上３０ｎｍ以
下、ＰＶＤ膜厚を２０ｎｍ以上１００ｎｍ以下とするこ
とで、下記の理想的なＥＣＶＤ−ｓｅｅｄ形状を達成す
ることが出来る為である。 （１）ｖｉａホール上部での迫り出しが無いこと。 （２）面内電圧降下を防ぐ為、ｖｉａホール外部でのｓ
ｅｅｄ膜厚をｔｍｉｎよりも厚くすること。 （３）ｓｅｅｄ堆積後のａｓｐｅｃｔ比を小さくする為
にｖｉａホール内部でｄｍｉｎを下回らない程度に薄く
すること。
と第２ｓｅｅｄ層の二層構造とし、第１ｓｅｅｄ層と第
２ｓｅｅｄ層のいずれか一方をＰＶＤ層、もう一方をＣ
ＶＤ層とし、更に ＣＶＤ膜厚を５ｎｍ以上３０ｎｍ以
下、ＰＶＤ膜厚を２０ｎｍ以上１００ｎｍ以下とするこ
とで、下記の理想的なＥＣＶＤ−ｓｅｅｄ形状を達成す
ることが出来る為である。 （１）ｖｉａホール上部での迫り出しが無いこと。 （２）面内電圧降下を防ぐ為、ｖｉａホール外部でのｓ
ｅｅｄ膜厚をｔｍｉｎよりも厚くすること。 （３）ｓｅｅｄ堆積後のａｓｐｅｃｔ比を小さくする為
にｖｉａホール内部でｄｍｉｎを下回らない程度に薄く
すること。
【図１】本発明の第１の実施形態の半導体装置の製造方
法により得られるＥＣＤ−Ｃｕ層の様子を示す模式断面
図である。
法により得られるＥＣＤ−Ｃｕ層の様子を示す模式断面
図である。
【図２】本発明の第２、３の実施形態の半導体装置の製
造方法により得られるＥＣＤ−Ｃｕ層の様子を示す模式
断面図である。
造方法により得られるＥＣＤ−Ｃｕ層の様子を示す模式
断面図である。
【図３】本発明の第４、５の実施形態の半導体装置の製
造方法により得られるＥＣＤ−Ｃｕ層の様子を示す模式
断面図である。
造方法により得られるＥＣＤ−Ｃｕ層の様子を示す模式
断面図である。
【図４】本発明の半導体装置の製造方法の最良の実施形
態により得られるＥＣＤ−Ｃｕ層の様子を示す模式断面
図である。
態により得られるＥＣＤ−Ｃｕ層の様子を示す模式断面
図である。
【図５】本発明の半導体装置の製造方法において、ＣＶ
Ｄ／ＰＶＤ積層ｓｅｅｄ層構造の場合、ＣＶＤｓｅｅｄ
層の膜厚によりＥＣＤ膜の埋め込み性が悪くなったとき
のＥＣＤ−Ｃｕ層の様子を示す模式断面図である。
Ｄ／ＰＶＤ積層ｓｅｅｄ層構造の場合、ＣＶＤｓｅｅｄ
層の膜厚によりＥＣＤ膜の埋め込み性が悪くなったとき
のＥＣＤ−Ｃｕ層の様子を示す模式断面図である。
【図６】本発明の半導体装置の製造方法において、ＣＶ
Ｄ／ＰＶＤ積層ｓｅｅｄ層構造の場合、ＣＶＤｓｅｅｄ
層の膜厚によりＥＣＤ膜の埋め込み性が良くなったとき
のＥＣＤ−Ｃｕ層の様子を示す模式断面図である。
Ｄ／ＰＶＤ積層ｓｅｅｄ層構造の場合、ＣＶＤｓｅｅｄ
層の膜厚によりＥＣＤ膜の埋め込み性が良くなったとき
のＥＣＤ−Ｃｕ層の様子を示す模式断面図である。
【図７】本発明の半導体装置の製造方法において、ＣＶ
Ｄ／ＰＶＤ積層ｓｅｅｄ層構造の場合、ＣＶＤｓｅｅｄ
層の膜厚によりＥＣＤ膜の埋め込み性が良くなったとき
のＥＣＤ−Ｃｕ層の様子を示す模式断面図である。
Ｄ／ＰＶＤ積層ｓｅｅｄ層構造の場合、ＣＶＤｓｅｅｄ
層の膜厚によりＥＣＤ膜の埋め込み性が良くなったとき
のＥＣＤ−Ｃｕ層の様子を示す模式断面図である。
【図８】本発明の作用を説明するため、各種ＣＶＤ膜厚
及びＰＶＤ膜厚に於けるＸＲＤ測定結果及びそのＣｕ
（１１１）ｐｅａｋとＣｕ（２００）ｐｅａｋの比の一
例を示した図である。
及びＰＶＤ膜厚に於けるＸＲＤ測定結果及びそのＣｕ
（１１１）ｐｅａｋとＣｕ（２００）ｐｅａｋの比の一
例を示した図である。
【図９】本発明の作用を説明するため、各種ＣＶＤ膜厚
及びＰＶＤ膜厚に於けるｓｈｅｅｔ抵抗値及びその分布
の一例を示した図である。
及びＰＶＤ膜厚に於けるｓｈｅｅｔ抵抗値及びその分布
の一例を示した図である。
【図１０】従来の半導体装置の製造方法において、ｓｅ
ｅｄ層膜厚が厚い場合、ＥＣＤ膜の埋め込み性が悪くな
ったときのＥＣＤ−Ｃｕ層の様子を示す模式断面図であ
る。
ｅｄ層膜厚が厚い場合、ＥＣＤ膜の埋め込み性が悪くな
ったときのＥＣＤ−Ｃｕ層の様子を示す模式断面図であ
る。
【図１１】本発明の解決する課題を説明する為の断面模
式図で、ｖｉａホールと電極の位置関係、ｓｅｅｄ層の
厚さ、電圧降下の関係を示す図である。
式図で、ｖｉａホールと電極の位置関係、ｓｅｅｄ層の
厚さ、電圧降下の関係を示す図である。
【図１２】本発明の解決する課題を説明する為の断面模
式図で、ｖｉａホール位置におけるＥＣＤ電極からの電
位降下とｖｉａホール内部での電位降下との関係を説明
するための図である。。
式図で、ｖｉａホール位置におけるＥＣＤ電極からの電
位降下とｖｉａホール内部での電位降下との関係を説明
するための図である。。
【図１３】本発明の解決する課題を説明する為の断面模
式図で、ＰＶＤｓｅｅｄ層を用いて、（ａ）設計値が緩
い低集積度の場合と（ｂ）微細で高集積化された場合の
それぞれのＥＣＤ−Ｃｕ層の様子を示す模式断面図であ
る。
式図で、ＰＶＤｓｅｅｄ層を用いて、（ａ）設計値が緩
い低集積度の場合と（ｂ）微細で高集積化された場合の
それぞれのＥＣＤ−Ｃｕ層の様子を示す模式断面図であ
る。
【図１４】本発明の解決する課題を説明する為の断面模
式図で、被覆性を改善したＰＶＤｓｅｅｄ層を用いて、
（ａ）設計値が緩い低集積度の場合と（ｂ）微細で高集
積化された場合のそれぞれのＥＣＤ−Ｃｕ層の様子を示
す模式断面図である。
式図で、被覆性を改善したＰＶＤｓｅｅｄ層を用いて、
（ａ）設計値が緩い低集積度の場合と（ｂ）微細で高集
積化された場合のそれぞれのＥＣＤ−Ｃｕ層の様子を示
す模式断面図である。
【図１５】本発明の解決する課題を説明する為の断面模
式図で、厚いＣＶＤｓｅｅｄ層を用いた場合のＥＣＤ−
Ｃｕ層の様子を示す模式断面図である。
式図で、厚いＣＶＤｓｅｅｄ層を用いた場合のＥＣＤ−
Ｃｕ層の様子を示す模式断面図である。
【図１６】本発明の解決する課題を説明する為の断面模
式図で、薄いＣＶＤｓｅｅｄ層を用いた場合のＥＣＤ−
Ｃｕ層の様子を示す模式断面図である。
式図で、薄いＣＶＤｓｅｅｄ層を用いた場合のＥＣＤ−
Ｃｕ層の様子を示す模式断面図である。
１、１１、２１、３１、４１、５１、６１、７１、８
１、９１、１０１、２０１、３０１、４０１、５０１、
６０１、７０１ 半導体基板 ２、１２、２２、３２、６２、７２、８２、９２、１０
２、２０２、４０２、５０２、５２２、６０２、６２
２、７０２ ｖｉａホール ３、１３、２３、３３、４３、５３、６３、７３、８
３、９３、１０３、２０３、３０３、４０３、５０３、
６０３、７０３ ＬＭ層 ４、１４、２４、３４、４４、５４、６４、７４、８
４、９４、１０４ 第１ｓｅｅｄ層 ５、１５、２５、３５、４５、５５、６５、７５、８
５、９５、１０５ 第２ｓｅｅｄ層 ６、１６、２６、３６、４６、５６、６６、７６、８
６、９６、１０６、２０６、２２６、３０６、５０６、
５２６、６０６、６２６、７０６、７２６ ＥＣＤ層 ７、３７、５７ ｓｅｅｄバッファ層 ４２、５２ デュアルダマシン溝 ６８、７８ ｓｅｅｍ ２０７、２２７、５２７、６２７、７０７ 空隙 ３１０、７１０ ＥＣＤ電極 ３１１、７１１ 電極覆い ３１２ ＥＣＤ液
１、９１、１０１、２０１、３０１、４０１、５０１、
６０１、７０１ 半導体基板 ２、１２、２２、３２、６２、７２、８２、９２、１０
２、２０２、４０２、５０２、５２２、６０２、６２
２、７０２ ｖｉａホール ３、１３、２３、３３、４３、５３、６３、７３、８
３、９３、１０３、２０３、３０３、４０３、５０３、
６０３、７０３ ＬＭ層 ４、１４、２４、３４、４４、５４、６４、７４、８
４、９４、１０４ 第１ｓｅｅｄ層 ５、１５、２５、３５、４５、５５、６５、７５、８
５、９５、１０５ 第２ｓｅｅｄ層 ６、１６、２６、３６、４６、５６、６６、７６、８
６、９６、１０６、２０６、２２６、３０６、５０６、
５２６、６０６、６２６、７０６、７２６ ＥＣＤ層 ７、３７、５７ ｓｅｅｄバッファ層 ４２、５２ デュアルダマシン溝 ６８、７８ ｓｅｅｍ ２０７、２２７、５２７、６２７、７０７ 空隙 ３１０、７１０ ＥＣＤ電極 ３１１、７１１ 電極覆い ３１２ ＥＣＤ液
Claims (8)
- 【請求項１】 開口径が０．２５μｍ以下で、開口深さ
を開口径で割って算出されるアスペクト比が２以上の開
口部が形成された半導体基板を用意し、前記開口部に、
上層のＣｕと下地とを密着させるためのＣｕの下地密着
層、Ｃｕからなる下地種付け層を順に堆積し、さらに、
電気化学的成膜（英語で、Ｅｌｅｃｔｒｏ Ｃｈｅｍｉ
ｃａｌ Ｄｅｐｏｓｉｔｉｏｎと表し、ＥＣＤと略称さ
れる）法によりＣｕからなるＥＣＤ薄膜を堆積する半導
体装置の製造方法であって、前記下地種付け層を、少な
くとも、下から順にＣｕからなる第１下地種付け層とＣ
ｕからなる第２下地種付け層とし、これら第１下地種付
け層及び前記第２下地種付け層のうち、一方を物理気相
成長（英語で、Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐ
ｏｓｉｔｉｏｎと表し、ＰＶＤと略称される）法により
堆積し、他方を化学気相成長（英語で、Ｃｈｅｍｉｃａ
ｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎと表し、ＣＶＤ
と略称される）法により堆積することにより形成するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記下地種付け層の膜厚は、前記開口部
以外の前記半導体基板の表面上において５０ｎｍ以上で
あり、前記開口部の側壁において５〜３０ｎｍである請
求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１下地種付け層をＰＶＤ法により
堆積し、前記第２下地種付け層をＣＶＤ法により堆積す
るとき、前記第１下地種付け層を堆積した後に、前記第
１下地種付け層を覆う金属薄膜を堆積し、さらに、前記
金属薄膜を覆って前記第２下地種付け層を堆積する請求
項１記載の半導体装置の製造方法。 - 【請求項４】 前記金属薄膜は、島状に堆積し、平均膜
厚が２〜３ｎｍである請求項３記載の半導体装置の製造
方法。 - 【請求項５】 前記ＣＶＤ法により堆積する膜厚が、５
〜３０ｎｍであり、前記ＰＶＤ法により堆積する膜厚
が、２０〜１００ｎｍである請求項１，３又は４記載の
半導体装置の製造方法。 - 【請求項６】 半導体基板上に配線と、前記配線を含む
前記半導体基板の表面を覆う絶縁膜とを形成し、前記配
線上の前記絶縁膜に開口され前記配線の表面に達する接
続用開口部と、前記接続用開口部を包含し、前記接続用
開口部よりも幅が広くて浅い配線溝を前記絶縁膜中に形
成し、前記接続用開口部及び前記配線溝を含む開口部に
上層のＣｕと下地とを密着させるためのＣｕの下地密着
層、Ｃｕからなる下地種付け層を順に堆積し、さらに、
電気化学的成膜法によりＣｕからなるＥＣＤ薄膜を堆積
する半導体装置の製造方法であって、前記下地種付け層
を、少なくとも、下から順にＰＶＤ法によるＣｕからな
る第１下地種付け層とＣＶＤ法によるＣｕからなる第２
下地種付け層とを堆積することにより形成し、前記第２
下地種付け層を堆積した時点において、少なくとも前記
開口部を構成する前記接続用開口部が、完全にＣｕによ
り埋め込まれることを特徴とする半導体装置の製造方
法。 - 【請求項７】 前記第１下地種付け層を堆積した後に、
前記第１下地種付け層を覆う金属薄膜を堆積し、さら
に、前記金属薄膜を覆って前記第２下地種付け層を堆積
する請求項６記載の半導体装置の製造方法。 - 【請求項８】 前記金属薄膜は、島状に堆積し、平均膜
厚が２〜３ｎｍである請求項７記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000060389A JP3518470B2 (ja) | 2000-03-01 | 2000-03-01 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000060389A JP3518470B2 (ja) | 2000-03-01 | 2000-03-01 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001244216A JP2001244216A (ja) | 2001-09-07 |
| JP3518470B2 true JP3518470B2 (ja) | 2004-04-12 |
Family
ID=18580716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000060389A Expired - Fee Related JP3518470B2 (ja) | 2000-03-01 | 2000-03-01 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3518470B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6958290B2 (en) | 2002-05-03 | 2005-10-25 | Texas Instruments Incorporated | Method and apparatus for improving adhesion between layers in integrated devices |
| US8105937B2 (en) * | 2008-08-13 | 2012-01-31 | International Business Machines Corporation | Conformal adhesion promoter liner for metal interconnects |
| JP5604788B2 (ja) * | 2009-01-28 | 2014-10-15 | 富士通セミコンダクター株式会社 | 半導体装置及びその製造方法 |
-
2000
- 2000-03-01 JP JP2000060389A patent/JP3518470B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001244216A (ja) | 2001-09-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5356836A (en) | Aluminum plug process | |
| US7300869B2 (en) | Integrated barrier and seed layer for copper interconnect technology | |
| US20030091870A1 (en) | Method of forming a liner for tungsten plugs | |
| US7615489B1 (en) | Method for forming metal interconnects and reducing metal seed layer overhang | |
| US6331484B1 (en) | Titanium-tantalum barrier layer film and method for forming the same | |
| JP4339152B2 (ja) | 配線構造の形成方法 | |
| US20030054628A1 (en) | Method of forming a low resistance multi-layered TiN film with superior barrier property using poison mode cycling | |
| US6258720B1 (en) | Method of formation of conductive lines on integrated circuits | |
| JP3518470B2 (ja) | 半導体装置の製造方法 | |
| US6610597B2 (en) | Method of fabricating a semiconductor device | |
| JP2000332106A (ja) | 半導体装置およびその製造方法 | |
| US20050258541A1 (en) | Semiconductor device and manufacturing method thereof | |
| WO2006093023A1 (ja) | 半導体装置及びその製造方法 | |
| JP3328359B2 (ja) | 半導体装置の製造方法 | |
| JPH07115073A (ja) | 半導体装置の製造方法 | |
| US5272110A (en) | Method of forming wirings | |
| JP2001144089A (ja) | 半導体装置の製造方法 | |
| EP0279752B1 (fr) | Procédé de formation de trous de passage métallisés de hauteurs inégales | |
| US6121132A (en) | Method for reducing stress on collimator titanium nitride layer | |
| JP3371967B2 (ja) | 配線形成方法 | |
| US6316355B1 (en) | Method for forming metal wire using titanium film in semiconductor device having contact holes | |
| JP2003332261A (ja) | 半導体装置の製造方法 | |
| JPH1079358A (ja) | スパッタ法 | |
| KR100728965B1 (ko) | 반도체 소자의 제조방법 | |
| JPH11297699A (ja) | 拡散バリア層およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20040106 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20040119 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3518470 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080206 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090206 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100206 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100206 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110206 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110206 Year of fee payment: 7 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110206 Year of fee payment: 7 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110206 Year of fee payment: 7 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110206 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120206 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130206 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140206 Year of fee payment: 10 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| LAPS | Cancellation because of no payment of annual fees |