KR20040008017A - 반도체 소자의 구리 배선 형성방법 - Google Patents

반도체 소자의 구리 배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 구리 배선 형성방법에 관한 것으로, 트렌치와 비아홀로 이루어진 다마신 패턴을 포함한 전체 구조 표면 상에 구리 확산 방지 도전층 및 시드층을 형성하고, 제 1 구리 도금법으로 다마신 패턴을 채워 제 1 구리 도금층을 형성하고, 제 1 구리 도금층을 수소 환원 분위기에서 열처리하거나 린싱(rinsing)한 후 제 2 구리 도금법으로 제 1 구리 도금층 상에 제 2 구리 도금층을 형성하므로, 제 1 구리 도금층에 발생된 보이드(void)나 구멍(pit) 등의 결함들을 제거할 수 있어 소자의 신뢰성 및 수율 향상은 물론 소자의 고집적화를 실현할 수 있는 반도체 소자의 구리 배선 형성 방법에 관하여 기술된다.

Description

반도체 소자의 구리 배선 형성방법 {Method of forming a copper wiring in a semiconductor device}
본 발명은 반도체 소자의 구리 배선 형성방법에 관한 것으로, 특히 구리 도금(plating)법으로 형성되는 구리 도금층의 표면에 발생된 보이드(void)나 구멍(pit) 등의 결함(defect)을 제거하여 소자의 신뢰성 및 소자의 수율을 향상시킬 수 있는 반도체 소자의 구리 배선 형성 방법에 관한 것이다.
일반적으로, 반도체 산업이 초대규모 집적 회로(Ultra Large Scale Integration; ULSI)로 옮겨 가면서 소자의 지오메트리(geometry)가 서브-하프-마이크로(sub-half-micron) 영역으로 계속 줄어드는 반면, 성능 향상 및 신뢰도 측면에서 회로 밀도(circuit density)는 증가하고 있다. 이러한 요구에 부응하여, 반도체 소자의 금속 배선을 형성함에 있어서 구리 박막은 알루미늄에 비해 녹는점이 높아 전기이동도(electro-migration; EM)에 대한 저항이 커서 반도체 소자의 신뢰성을 향상시킬 수 있고, 비저항이 낮아 신호전달 속도를 증가시킬 수 있어, 집적 회로(integration circuit)에 유용한 상호연결 재료(interconnection material)로 사용되고 있다.
현재, 사용이 가능한 구리 매립 방법으로는 물리기상증착(PVD)법/리플로우 (reflow), 화학기상증착법(CVD), 전기 도금(Electroplating)법, 무전기 도금(Electroless-plating)법 등이 있다. 도금법 중에서, 무전기 도금은 높은 애스펙트 비(high aspect ratio)에서도 우수한 갭 필링(gap filling)과 고속 성장을 보여주고 있으나, 결정립의 크기(grain size)가 작아 전기 이동도(EM)에 대한 내성이 낮고 화학반응도 복잡하여 제어가 어려운 단점이 있고, 전기 도금은 성장 속도가 빠를 뿐만 아니라 화학 반응이 비교적 간단하고 취급이 쉬우며 결정립의 크기가 크고 양호한 막질을 얻을 수 있으므로 전기 이동도에 대한 내성이 우수하다. 따라서, 구리층을 형성하는데 전기 도금법이 선호되고 있다.
그러나, 전기 도금법을 이용한 구리 배선 매립 공정은 소자 특성에 영향을 미치는 결함(defect)을 가지고 있어 이의 감소를 위한 노력이 진행되고 있다. 전기 도금법으로 트렌치 및 비아홀로 이루어진 다마신 패턴을 매립하는 공정에서 발생되는 주요 결함은 다음과 같다.
첫째, 구리가 매립된 트렌치 및 비아홀에서 보이드(void)가 발생된다. 이는 균일한 시드층의 증착이 필요하며, 전기 도금법의 화학제(chemistry) 조성 및 인가 전류에 의하여 영향을 받는다.
둘째, 구리가 과도하게 도금(overplating)되어 구리층의 표면에 돌기(protrusion)가 발생된다. 이는 패턴 밀도(pattern density)에 따라 도금 박막의 두께가 다르게 나타나는 현상으로 후속 화학적 기계적 연마(CMP) 공정에 큰 문제를 야기하며, 이러한 돌기 현상은 도금액 속에 넣는 첨가제에 따라서 큰 영향을 받는다.
셋째, 구리층의 표면에 다수의 구멍(pit)이 발생된다. 이러한 구멍이 배선 라인에 형성될 경우 소자의 불량(device fail)을 야기시키는 원인이 된다. 이러한 현상은 여러 가지 복합적인 원인들이 내포되어 발생한다.
따라서, 본 발명은 구리 도금법으로 형성되는 구리 도금층의 표면에 발생된 보이드(void)나 구멍(pit) 등의 결함(defect)을 제거하여 소자의 신뢰성 및 소자의 수율을 향상은 물론 소자의 고집적화를 실현할 수 있는 반도체 소자의 구리 배선 형성 방법을 제공함에 그 목적이 있다.
이러한 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 소자의 구리 배선 형성 방법은 층간 절연막에 다마신 패턴이 형성된 기판이 제공되는 단계; 상기 다마신 패턴을 포함한 층간 절연막의 표면을 따라 구리 확산 방지 도전층 및 시드층을 형성하는 단계; 제 1 구리 도금법으로 상기 다마신 패턴을 포함한 상기 층간 절연막 상에 제 1 구리 도금층을 형성하는 단계; 상기 제 1 구리 도금층을 표면 처리 하는 단계; 제 2 구리 도금법으로 상기 제 1 구리 도금층 상에 제 2 구리 도금층을 형성하는 단계; 및 화학적 기계적 연마 공정으로 상기 다마신 패턴 내에 구리 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 구리 배선 형성방법을 설명하기 위한 소자의 단면도.
도 2는 구리 전기 도금법으로 형성된 구리 도금층의 표면 사진.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판11: 하부 금속 배선
12: 구리 확산 방지 절연막13: 비아 절연막
14: 트렌치 에치 스톱 절연막15: 트렌치 절연막
16: 캡핑 절연막17: 다마신 패턴
18: 구리 확산 방지 도전층19: 시드층
20a: 제 1 구리 도금층20b: 제 2 구리 도금층
200: 구리 배선210: 결함
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세하게 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1d는 본 발명의 실시예에 따른 반도체 소자의 구리 배선 형성방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 하부 금속 배선(11)이 형성된 기판(10)이 제공되고, 하부 금속 배선(11)을 포함한 기판(10) 상에 구리 확산 방지 절연막(12), 비아 절연막(13), 트렌치 에치 스톱 절연막(14), 트렌치 절연막(15) 및 캡핑 절연막(16)을 순차적으로 형성하여 금속 층간 절연막을 형성한다. 다마신(damascene) 기법으로 금속 층간 절연막의 일부를 식각하여 하부 금속 배선(11)의 일부가 노출되는 비아홀 및 트렌치로 이루어진 다마신 패턴(17)을 형성한다. 다마신 패턴(17)을 포함한 금속 층간 절연막의 표면을 따라 구리 확산 방지 도전층(18) 및 시드층(19)을 형성한다.
상기에서, 하부 금속 배선(21)은 반도체 소자의 금속 배선 재료로 사용되는 모든 물질 예를 들어, 텅스텐(W), 알루미늄(Al), 구리(Cu)를 사용하여 형성할 수 있다. 구리 확산 방지 절연막(12), 트렌치 에치 스톱 절연막(14) 및 캡핑 절연막(16)은 주로 질화물 계통의 절연물질로 형성한다. 비아 절연막(13) 및 트렌치 절연막(15)은 주로 산화물 계통의 절연물질 특히 유전율이 낮은 저유전 절연물질로 형성한다. 구리 확산 방지 도전층(18)은 ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN, CVD TiAlN, CVDTiSiN, CVD TaSiN 중 어느 하나의 물질로 형성한다. 시드층(19)은 Cu, Ni, Mo, Pt, Al중 어느 하나의 물질을 사용하며, PVD, CVD, ALD 공정중 어느 하나의 공정으로 50 내지 500Å의 두께로 형성한다. 다마신 패턴(17)을 형성한 후 구리 확산 방지 도전층(18)을 형성하기 전에 세정 공정을 실시하는데, 세정 공정은 하부 금속 배선(11)이 텅스텐이나 알루미늄으로 형성된 경우에는 고주파 플라즈마(RF plasma)를 이용하고, 하부 금속 배선(11)이 구리로 형성된 경우에는 리액티브 클리닝(reactive cleaning) 방법으로 실시한다.
도 1b를 참조하면, 다마신 패턴(17)이 충분히 채워지도록 제 1 구리 전기 도금법으로 제 1 구리 도금층(20a)을 금속 층간 절연막 상에 형성한다.
상기에서, 제 1 구리 도금층(20)은 시드층(19)을 형성 공정 후에 1분 내지 48시간 이내에 형성하거나 시간 지연(time delay)없이 형성한다. 제 1 구리 도금층(20a)의 표면에는 보이드(void)나 구멍(pit) 등의 결함들(defect; 210)이 발생되는데, 이 결함(210)은 소자의 불량을 유발시키는 원인으로 작용하며, 도 2의 사진에도 제 1 구리 도금층(20a)의 표면에 결함(210)이 발생된 것이 잘 나타나 있다.
도 1c를 참조하면, 제 1 구리 도금층(20a)을 제 1 수소환원 열처리나 린싱(rinsing) 공정으로 표면 처리한 후 제 2 구리 전기 도금법으로 제 1 구리 도금층(20a) 상에 제 2 구리 도금층(20b)을 형성한다. 제 2 구리 도금층(20b)에 의해 결함(210)이 제거된다. 이후, 제 2 구리 도금층(20b) 및 제 1 구리 도금층(20a)을 제 2 수소환원 열처리하여
상기에서, 제 1 및 제 2 수소 환원 분위기의 열처리는 상온 내지 350℃의 온도에서 H2만을 적용하거나, H2+ Ar(1~95%)이나 H2+ N2(1~95%) 등과 같은 수소 혼합 기체를 적용하여 진행한다. 제 1 수소 환원 열처리에 의해 제 1 구리 도금층(20a)의 표면 생성된 구리 산화물은 제거되고, 또한 제 1 구리 도금층(20a)은 그레인 구조(grain morphology)가 바뀌게 된다. 제 2 수소 환원 열처리에 의해 제 2 구리 도금층(20b)의 표면 생성된 구리 산화물은 제거되고, 또한 제 2 구리 도금층(20b)은 그레인 구조(grain morphology)가 바뀌게 되며, 제 1 및 제 2 구리 도금층(20a 및 20b)의 막질이 안정화된다. 린싱 공정은 탈이온수(DIW)만을 사용하거나 탈이온수(DIW)에 산성 물질(acid)이 희석된 것을 사용하여 진행한다. 산성 물질은 H2SO4, HCl, HF, HNO3등이 사용 가능하고, 탈이온수 : 산성 물질의 희석비는 0.1 ~ 10000 : 1로 한다.
도 1d를 참조하면, 화학적 기계적 연마 공정으로 다마신 패턴(17) 내에 구리 배선(200)을 형성한다.
상기한 본 발명의 실시예에서, 제 1 구리 전기 도금법은 펄스 도금법(pulse plating), 다단계 DC 도금법(multiple DC plating), 포워드 펄스 도금법(forward pulse plating), 리버스 펄스 도금법(reverse pulse plating) 등이 가능하며, 다단계 DC 도금을 시행하는 경우는 0.1mA 내지 5A의 웨팅 스테이지 전류(wetting stage current)를 적용한다. 제 2 구리 전기 도금법은 제 1 구리 전기 도금법과는 달리미세 전류의 적용이 필수적인데, 예를 들어, 다단계 DC 도금을 시행하는 경우에 적용 전류가 0.001A 내지 3A의 범위이다. 또한, 제 2 구리 전기 도금법은 펄스 도금법, 다단계 DC 도금법, 포워드 펄스 도금법, 리버스 펄스 도금법 등이 가능하다. 제 2 구리 전기 도금법에 의해 도금되는 제 2 구리 도금층(20b)은 그 두께가 1000Å이 넘지 않도록 하며, 바람직하게는 100 내지 1000Å의 두께, 더욱 바람직하게는 200 내지 800Å의 두께로 형성한다.
한편, 상기한 본 발명의 실시예에서는 전기 도금법을 적용하였으나, 무전기 도금법으로 제 1 구리 도금층(20a) 및 제 2 구리 도금층(20b)을 형성할 수 있으며, 또한 전기 도금법과 무전기 도금법을 병행하여 제 1 구리 도금층(20a) 및 제 2 구리 도금층(20b)을 형성할 수 있다.
상술한 바와 같이, 본 발명은 제 1 구리 도금층을 수소 환원 분위기에서 열처리하거나 린싱(rinsing)한 후 그 상부에 제 2 구리 도금층을 얇게 형성하므로 제 1 구리 도금층에 발생된 보이드(void)나 구멍(pit) 등의 결함들을 제거할 수 있어 소자의 신뢰성 및 수율 향상은 물론 소자의 고집적화를 실현할 수 있다.

Claims (12)

  1. 층간 절연막에 다마신 패턴이 형성된 기판이 제공되는 단계;
    상기 다마신 패턴을 포함한 층간 절연막의 표면을 따라 구리 확산 방지 도전층 및 시드층을 형성하는 단계;
    제 1 구리 도금법으로 상기 다마신 패턴을 포함한 상기 층간 절연막 상에 제 1 구리 도금층을 형성하는 단계;
    상기 제 1 구리 도금층을 표면 처리 하는 단계;
    제 2 구리 도금법으로 상기 제 1 구리 도금층 상에 제 2 구리 도금층을 형성하는 단계; 및
    화학적 기계적 연마 공정으로 상기 다마신 패턴 내에 구리 배선을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  2. 제 1 항에 있어서,
    상기 구리 확산 방지 도전층은 ionized PVD TiN, CVD TiN, MOCVD TiN, ionized PVD Ta, ionized PVD TaN, CVD Ta, CVD TaN, CVD WN, CVD TiAlN, CVD TiSiN, CVD TaSiN 중 어느 하나의 물질로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  3. 제 1 항에 있어서,
    상기 시드층은 Cu, Ni, Mo, Pt, Al중 어느 하나의 물질을 사용하며, PVD, CVD, ALD 공정중 어느 하나의 공정으로 50 내지 500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 구리 도금법은 펄스 도금법, 다단계 DC 도금법, 포워드 펄스 도금법, 리버스 펄스 도금법 중 어느 하나를 적용하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  5. 제 1 항에 있어서,
    상기 제 1 구리 도금법은 0.1mA 내지 5A의 웨팅 스테이지 전류를 적용하는 다단계 DC 도금법인 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  6. 제 1 항 또는 제 4 항에 있어서,
    상기 제 2 구리 전기 도금법은 0.001A 내지 3A의 범위의 미세 전류를 적용하고, 1000Å이하의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  7. 제 1 항에 있어서,
    상기 제 1 구리 도금층의 표면 처리는 수소환원 열처리나 린싱 공정으로 실시하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  8. 제 7 항에 있어서,
    상기 수소환원 열처리는 상온 내지 350℃의 온도에서 H2만을 적용하거나, H2+ Ar(1~95%)이나 H2+ N2(1~95%)와 같은 수소 혼합 기체를 적용하여 실시하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  9. 제 7 항에 있어서,
    상기 린싱 공정은 탈이온수(DIW)만을 사용하거나 탈이온수(DIW)에 산성 물질이 희석된 것을 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  10. 제 9 항에 있어서,
    상기 산성 물질은 H2SO4, HCl, HF, HNO3중 적어도 어느 하나를 사용하고, 탈이온수 : 산성 물질의 희석비는 0.1 ~ 10000 : 1로 하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  11. 제 1 항에 있어서,
    상기 화학적 기계적 연마 공정 전에 수소 환원 분위기에서 열처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
  12. 제 11 항에 있어서,
    상기 열처리 공정은 상온 내지 350℃의 온도에서 H2만을 적용하거나, H2+ Ar(1~95%)이나 H2+ N2(1~95%)와 같은 수소 혼합 기체를 적용하여 실시하는 것을 특징으로 하는 반도체 소자의 구리 배선 형성 방법.
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