KR20050044734A - 개선된 장벽층접착을 가진 배선들 - Google Patents

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Abstract

절연층들에 대한 장벽층들의 개선된 접착의 배선을 포함하는 반도체디바이스들은 암모니아(NH3)와 질소(N2)분위기에서 절연층의 노출표면들을 레이저열어닐링하여 형성되며, 후속적으로 Ta를 증착하여 합성장벽층을 형성한다. 실시예들은 F-TEOS로부터 도출된 F-함유의 실리콘산화물과 같은 F-함유의 실리콘산화물을 포함하는 중간층절연체에 이주다마센개구를 형성하는 단계, 암모니아(NH3)와 질소(N2)분위기에서 상기 노출표면들을 레이저열어닐링하는 단계, Ta를 증착하는 단계, 그리고 그후 개구를 Cu로 채우는 단계를 포함한다. 암모니아(NH3)와 질소(N2)분위기에서 레이저열처리하는 단계는 노출된 실리콘산화물표면의 F는 결핍시키고 동시에 N2강화표면영역을 형성한다. 증착된 Ta는 N2강화표면영역상에서 N2와 반응하여 경사진 탄탈질화물층과 그위의

Description

개선된 장벽층접착을 가진 배선들{INTERCONNECTS WITH IMPROVED BARRIER LAYER ADHESION}
본 발명은 반도체디바이스들에서 구리(Cu) 및/또는 구리합금 메탈라이제이션(metallization), 및 신뢰할 수 있고 낮은 저항의 Cu 또는 Cu합금배선들을 가진 반도체디바이스들을 제조하기 위한 방법에 관한 것이다. 본 발명은 특히 초미세디자인 피쳐들(features) 및 높은 전도배선구조들을 가지는 고속집적회로를 제조하는데 적용될 수 있다.
고밀도 및 고성능에 관한 증대되는 요구는 반도체제조기술, 특히 더 높은 전자이주(electromigration)저항성을 가진 신뢰할 만한 낮은 R×C(저항×캐패시턴스)배선패턴들을 제공하는 관점에서 배선기술상의 몇가지 요구사항들을 강요하고, 그래서 초미세비아들(submicron vias), 접촉들 및 트랜치들(trenches)이 높은 종횡비들(aspect ratios)을 가진다. 통상적인 반도체디바이스들은 반도체기판, 전형적으로 도핑된 단결정실리콘, 및 순서대로 형성된 복수의 중간층절연체들과 전도패턴들을 포함한다.
집적회로는 배선공간들에 의해 분리된 전도라인들을 포함하는 복수의 전도패턴들과 버스라인들, 워드라인들과 로직배선라인들과 같은 복수의 배선라인들을 포함하여 형성된다. 전형적으로, 상이한 층들, 즉 상부층과 하부층상에서의 전도패턴들이 비아홀(via hole)을 채우는 전도 플러그(plug)에 의해 전기적으로 연결되고, 반면에 접촉홀을 채우는 전도 플러그는 반도체기판상에 소스/드레인 영역과 같은 능동영역을 가진 전기적 접촉을 확립한다. 전도라인들은 반도체기판에 대해 실질적으로 수평연장한 트랜치들에 형성된다. 디바이스의 기하구조가 초미세레벨들로 축소됨에 따라, 다섯개이상의 메탈라이제이션 레벨들을 포함하는 반도체"칩들"은 더욱 각광을 받게 될 것이다.
비아홀을 채우는 전도플러그는 전형적으로 전도층상에 중간층 절연체를 증착하고, 현재의 광리소그래피기술과 에칭기술에 의해 중간층 절연체를 통과하는 개구(opening)를 형성하며, 그리고 개구를 텅스텐(W)과 같은 전도재료로 채움으로써 형성된다. 중간층 절연체의 표면상에 과도한 전도재료는 전형적으로 CMP(chemical mechanical polishing)에 의해 제거된다. 이런 방법들중의 하나는 다마센(damascene)으로서 공지되어 있으며 중간층 절연체의 개구를 형성하는 단계와 개구를 금속으로 채우는 단계에 관여한다. 이중 다마센기술은 상부트랜치부와 통신하는, 낮은 접촉 또는 비아홀부를 포함하는 개구를 형성하는 단계에 관여하고, 전도라인과 함께 전기적접촉의 전도플러그를 동시에 형성하기 위해 개구는 전도재료, 특히 금속으로 채워진다.
고기능 마이크로프로세서 응용물은 빠른 속도의 반도체회로를 요구한다. 반도체회로의 제어속도는 배선패턴의 저항과 캐패시턴스에 의해 안좋게 변한다. 집적회로가 더욱 복잡해지고 피쳐크기와 공간들이 작아짐에 따라, 집적회로의 속도는 트랜지스터 자체에는 덜 의존하고 배선패턴에 더 의존하게 된다. 축소화는 작은 접촉들과 작은 횡단면들을 가진 긴 배선들을 요구한다. 금속배선들의 길이가 길어지고 배선들간의 횡단면의 면적들과 간격들이 감소함에 따라, 배선에 의해 초래되는 R×C지연(delay)은 증가한다. 배선노드가 상당한 간격, 예를 들어 초미세기술에서 수백마이크론 이상으로 루트(route)되면, 배선 캐패시턴스는 로딩(loading)하는 회로노드 캐패시턴스를 제한하고 따라서 회로속도를 제한한다. 디자인룰들이 약 0.12미크론이하로 감소한다면, 집적회로속도지연들에 기인한 거부율이 현저하게 생산수율을 줄이고 제조비용들을 증가시킨다. 또한, 라인폭들이 감소함에 따라, 전기전도성과 전자이주 저항성이 점점더 중요해질 것이다.
Cu와 Cu합금들은 배선 메탈라이제이션에서 Al을 대체하기 위한 후보로서 상당한 주목을 받고 있다. Cu는 상대적으로 Al보다 저렴하고, 쉽게 처리되며, 그리고 낮은 저항을 가진다. 또한, Cu는 W에 비해서 좋은 전기적 성향을 가지며, 따라서 전도배선 뿐만 아니라 전도플러그로서 사용하기 위한 요망되는 금속으로 Cu를 사용한다.
Cu플러그들 및 배선을 형성하는 방법은 CMP를 채용하는 다마센구조들의 사용을 포함한다. 하지만, 실리콘 이산화물과 같은 중간절연층재료들로의 Cu확산 때문에, Cu배선구조들은 확산장벽층에 의해 감싸져야만 한다. 전형적인 확산장벽금속들은 탄탈(Ta), 탄탈질화물(TaN), 티탄질화물(TiN), 티탄(Ti), 티탄-텅스텐(TiW), 텅스텐(W), 텅스텐질화물(WN), Ti-TiN, 티탄실리콘질화물(TiSiN), 텅스텐 실리콘질화물(WSiN), 탄탈실리콘질화물(TaSiN)과 Cu를 감싸기 위한 실리콘질화물을 포함한다. Cu를 감싸기 위한 이런 장벽재료들의 사용은 Cu와 절연중간층사이의 인터페이스에 한정하지 않고, 다른 금속들과의 인터페이스들을 포함한다.
Cu메탈라이제이션을 수행하는 데 있어서, 특히 개구가 절연층, 특히 예를 들어 약 3.9이하의 낮은 절연상수를 가지는 절연층에서 형성되는 다마센기술에서, 다양한 신뢰성, 전자이주와 저항 문제점들이 발생된다. 신뢰성의 문제점들은 Cu 메탈라이제이션에서 부분적으로 Ta 또는 TaN의 장벽층들의 선택사용으로부터 일어난다. Ta는 여러가지 중간층절연재료들, 예를 들어 F-TEOS(F-doped orthosilicate)로부터 도출된 F-함유 실리콘산화물처럼 약 3.9이하의 낮은 절연상수를 가지는 중간층절연재료들에 대해 충분한 접착을 결여한다는 점이 발견되었다. 절연층들에 대한 장벽층접착의 결여는 주목되는 신뢰성 문제점을 가진 디라미네이션(delamination)으로 나타난다. TaN은 다마센개구를 채우는 Cu와 Cu함금들에 대해 충분한 접착을 결여하는 것으로 발견되었다. 또한, Ta와 TaN은 전형적으로 IPVD(ionized PVD)와 같은 PVD(physical vapor deposition)기술들에 의해 증착된다. Ta의 결과층은 전형적으로 상대적으로 높은 저항, 예를 들어 약 200 내지 약 250μΩ-cm를 나타내는 β-Ta(β-phase Ta)이다. TaN은 전형적으로 약 30 내지 55%의 질소(N2)함유량으로 증착되고 200μΩ-cm를 초과하는 저항을 가진다.
장벽층접착문제점들은 전자이주저항성과 디바이스 신뢰성에 악영향을 미치고, 동시에 TaN과 β-Ta의 높은 저항은 명백하게 회로속도에 악영향을 미친다. 따라서, 신뢰성있고, 낮은 저항배선들, 특히 낮은 절연상수재료들에서 형성된 Cu와 Cu합금배선들, 그리고 방법론적으로 가능한 것에 관한 필요성이 존재한다.
도 1과 도 2는 본 발명의 실시예에 따른 방법의 순서적인 양태들을 도시하는 개략도.
본 발명의 장점은 Cu 또는 Cu합금배선들처럼 신뢰성있고, 낮은 저항의 배선들을 가지며, 개선된 전자이주저항성을 나타내는 반도체디바이스이다.
본 발명의 또 다른 장점은 개선된 전자이주저항성을 가진 Cu 또는 Cu합금배선들처럼 신뢰성있고, 낮은 저항의 배선들을 가지는 반도체디바이스를 제조하는 방법이다.
본 발명의 부가적인 장점들 및 다른 피쳐들은 이하 기술에서 설명되고 부분적으로 이하 기술의 검토시 당업자에게 명백해지거나, 또는 본 발명의 실시로부터 알게 될 수 있다. 본 발명의 장점들은 특히 첨부된 청구항들에서 지적된 바대로 실현되고 획득될 수 있다.
본 발명에 따라서, 전술한 장점 및 다른 장점들은 반도체디바이스를 제조하는 방법에 의해 부분적으로 달성되며, 상기 방법은 절연층에 개구를 형성하는 단계, 암모니아(NH3)와 질소(N2)분위기에서 절연층의 노출표면들을 레이저열어닐링(laser thermal annealing)하는 단계, 그리고 개구를 라이닝(lining)하는 탄탈(Ta)을 포함하는 합성장벽층을 형성하는 단계를 포함한다.
본 발명의 또 다른 장점은 절연층의 개구와 개구를 라이닝하는 절연층의 표면상에 형성된 합성장벽층을 포함하는 반도체디바이스이고, 여기서 절연층의 표면은 질소(N2)강화표면영역을 포함하고, 그리고 합성장벽층은 질소(N2)강화표면영역으로부터 멀어지는 방향으로 그 양이 감소하는 질소(N2)를 함유하는, 탄탈질화물의 초기경사진 층, 및 경사진 탄탈질화물층상의 -Ta층을 포함한다.
실시예들은 F-TEOS로부터 도출된 F-함유의 실리콘산화물처럼 약 3.9이하의 낮은 절연상수(K)를 가지는 절연층에 이중다마센개구를 형성하는 단계, 및 약 200 내지 약 2000sccm의 NH3유속과 약 200 내지 약 2000sccm의 N2유속을 적용하여 F-함유의 실리콘산화층의 노출표면상에 펄스레이저광빔을 짧은 시간, 예를 들어 약 10 내지 약 100나노초동안 쏘아주는(imping) 단계를 포함하며, 그 때문에 노출된 표면들의 온도를 약 370℃내지 430℃로 높아지고, 그 결과 레이저열어닐링된 노출표면들에서 F는 고갈되고 N2는 강화된다. 그후 Ta는 IPVD에 의해 증착되고 그 결과 증착된 Ta는 N2강화영역에서 N2와 반응하며 그 위에 탄탈질화물의 경사층을 형성한다. 연속되는 증착에서, -Ta층이 경사진 티탄질화물층상에 형성된다.
본 발명의 실시예들은 웨이퍼상의 절연층 또는 절연층들에 개구를 형성하는 단계, 암모니아(NH3)와 질소(N2)분위기에서 절연층 또는 절연층들의 노출표면들을 레이저열어닐링하는 단계, 경사진 탄탈질화물/-Ta의 합성장벽층을 형성하기 위해 Ta를 증착하는 단계, 개구와 절연층(들)상에 라이닝하는 단계, 시드층(seedlayer)을 증착하는 단계, 개구를 채우는 시드층과 절연층(들)위에 Cu 또는 Cu합금층을 증착하는 단계, 노출된 표면을 남기고 CMP에 의해 개구이외의 Cu 또는 Cu합금층의 여타의 부분을 제거하는 단계와 처리된 표면상에 실리콘질화물 또는 실리콘 카바이드 캡핑(silicon carbide capping) 또는 장벽층을 증착하는 단계를 포함하는 단일 및 이중다마센기술을 더 포함한다.
본 발명의 부가적인 장점들은 이하의 상세한 기술로부터 당업자에게 즉시 명백하게 이해될 것이며, 여기서 본 발명의 실시예들은 본 발명을 수행하기 위해 의도된 가장 좋은 형태의 예시로서 간단하게 기술된다. 실시되는 바대로, 본 발명은 다른 실시예 또는 상이한 실시예들이 가능하고, 본 발명으로부터 벗어남이 없이 몇가지 상세한 설명들은 여러가지 명백한 모든 점에서 변경될 수 있다. 따라서, 도면들과 기술은 본질적으로 예시적인 것으로서 한정되는 것은 아니다.
본 발명은 Cu 또는 Cu합금배선들처럼 금속화된 배선들, 특히 F-TEOS로부터 도출된 F-함유 실리콘산화물처럼 약 3.9이하의 낮은 절연상수를 가지는 절연층(들)의 다마센구조들을 형성하는 단계에 수반하는 여러가지 문제점들을 해결한다. 본 명세서를 통해서 채용된 대로, 기호Cu는 탄탈, 인듐, 주석, 아연, 망간, 티탄, 마그네슘, 크롬, 게르마늄, 스트론튬, 백금, 알루미늄 또는 지르코늄을 함유하는 Cu합금들처럼, Cu-기초의 합금들 뿐만아니라 고순도원소의 구리를 포함하려는 것이다.
디자인룰들이 약 0.12미크론 이하처럼 극도의 초미세범위로 축소됨에 따라, 배선들, 특히 Cu배선들과 관련된 전자이주와 접촉저항의 문제점들은 점진적으로 중요해지고 있다. 신뢰성과 전자이주의 문제점들은 부분적으로 여러가지 낮은 K절연재료들에 대한 β-Ta의 불충분한 접착과 Cu와 Cu합금들에 대한 TaN의 불충분한 접착에 유래한다. TaN과 β-Ta는 높은 저항을 나타내고, 그러므로 회로속도에 악영향을 끼친다.
본 발명은 장벽층 증착전에 암모니아(NH3)와 질소(N2)분위기에서 절연층의 노출표면들상에 펄스레이저광빔을 쏘아주는 단계대로 레이저 열처리를 수행하여 이런 문제점들을 해결한다. 암모니아(NH3)와 질소(N2)분위기에서의 레이저열어닐링은 절연층의 표면을 변형시켜, 질소(N2)강화표면영역이 형성된다. 순서적으로, Ta증착동안, 질소(N2)의 양이 질소(N2)강화 표면영역으로부터 멀어지는 방향으로 감소하는 것처럼 경사진 질소(N2)농도를 가지는 티탄질화물층이 초기에 형성된다. 연속된 Ta증착은 경사진 탄탈질화물층상에 얇은 -Ta층의 형성으로 귀결된다. 절연재료와 접촉한 경사진 탄탈질화물층과 Cu메탈라이제이션과 접촉한 -Ta층을 포함하는 생성되는 합성장벽층은 절연재료에 대한 β-Ta의 불충분한 접착과 Cu메탈라이제이션에 대한 탄탈질화물의 불충분한 접착에 의해 발생된 접착문제점들을 해결한다. 경사진 탄탈질화물층이 Ta의 낮은 저항의 형태인, -Ta의 성장을 위한 템플릿(template)으로 작용하기 때문에, 탄탈질화물층상의 Ta의 증착은 유익하게 -Ta로 귀결되며, 특히 β-Ta에서 약 200 내지 약 250μΩ-cm인 것에 비해서, -Ta는 약 40 내지 약 50μΩ-cm의 저항을 나타낸다. IPVD, 예를 들어 ISD(ionized sputter deposition)에 의해 Ta를 증착하는 것이 특히 유익하다는 것을 알게 된다.
경사진 탄탈 초기층은 전형적으로 약 20Å내지 약 50Å의 두께를 가지며, 반면에 -Ta의 층은 전형적으로 약 200Å내지 300Å의 두께로 증착된다. 경사진 탄탈질화물층은 절연층의 질소(N2)강화 표면영역에 근접해서는 약 10 내지 약 40%의 수치로 질소를 함유하고, -Ta의 층에 근접해서는 0%로 질소를 함유한다.
적합한 Ta증착조건들은 각각의 상태에 달려있고 그러므로 가장 효과적으로 활용될 수 있다는 점을 이해해야한다. 예를 들어, 각각의 증착시스템과 기술에 따라서 약 40내지 약 60sccm, 약 45내지 약 60sccm의 아르곤(Ar)유속, 약 1000내지 약 40,000와트의 D.C.전력, 약 1,000내지 약 3,000와트의 RF전력, 및 약 1내지 약 45mTorr의 압력을 채용하는 것이 적합하다는 것을 알게 된다.
본 발명의 실시예들은 F-도핑의 절연층들, 즉 F-TEOS로부터 도출된 F-도핑의 실리콘산화물처럼 할로겐-도핑의 절연층들을 포함한다. 이런 실시예들의 구현에서, 절연층의 노출표면들의 레이저열어닐링은 질소(N2)강화표면영역 뿐만 아니라 F결핍의 표면영역으로 귀결된다. 생성되는 표면영역은 전형적으로 약 10Å내지 약 20Å의 두께를 가지며 절연층의 여분보다 더 낮은 양의 F를 함유한다. 레이저열어닐링동안, 챔버에서 수행되는 NH3는 수소를 방출하고, 이 수소는 절연층의 표면부분에서 F와 반응하여 불화수소산(HF)을 형성하고, 그러므로 F의 표면영역이 결핍된다. 그후 표면영역은 레이저열처리동안 현존하는 질소(N2)로 강화된다.
레이저열어닐링의 사용은 유익하게 웨이퍼의 상이한 영역들을 불필요하게 열처리함이 없이 상대적으로 짧은 시간에 질소(N2)강화 표면영역을 형성하기 위해 절연층의 노출표면들의 핀포인트타겟팅(pinpoint targeting)을 가능하게 하고, 따라서 예컨대, 문제있는 도펀트(dopant)확산 문제점들처럼 여러가지 안 좋은 결과들을 피하게 된다. 본 발명의 실시예들의 구현에서, 예컨대 엑시머레이저 또는 Nd-YAG펄스레이저와 같은 현재의 여러가지 레이저시스템들이 채용될 수 있다. 308nm의 노출파장에서 동작하는 Verdant Technologies의 레이저어닐링툴과 같은, 상업적으로 유용한 레이저어닐링을 위한 레이저툴들이 마스크를 갖추거나 또는 마스크없이 이용될 수 있다. 유용한 레이저소스들은 약 10 내지 약 2,000 mj/㎠/펄스의 에너지들에서 동작할 수 있다. 적합한 동작조건들은 구체적인 상태에서 결정될 수 있다. 예를 들어, 절연층의 노출표면들을 약 0.09내지 약 0.11J/㎠의 복사 프루언스(radiant fluence)의 펄스레이저광빔을 쏘아 레이저열어닐링되게 하는 것이 적합하다는 것을 알게되며, 그러므로 약 200내지 약 2000sccm의 질소유속과 약 200내지 약 2000sccm의 NH3의 유속을 채용하여 절연층의 노출표면들을 약 370℃내지 약 430℃의 온도로 가열한다.
본 발명의 실시예들은 이중 다마센구조들 뿐만 아니라 단일 다마센구조들을 포함한다. 이중 다마센구조에 관련되는 본 발명의 실시예는 도 1 및 도 2에서 개략적으로 도시되며, 유사한 피쳐들 또는 요소들이 유사한 참조기호들에 의해 지칭된다. 도 1에서, 낮은 금속피쳐(11), 예를 들어 Cu는 기저의 중간절연층(10), 예를 들어 F-TEOS로부터 도출된 F-도핑의 실리콘산화물에 형성된다. 실리콘질화물 또는 실리콘카바이드와 같은 캡핑층(12)은 예를 들어, F-TEOS로부터 도출된 F-함유의 실리콘산화물처럼 낮은 K의 절연재료가 중간절연층(10)과 절연층(13)의 상부표면에 형성되는 것처럼 중간절연층(10)과 절연층(13)의 상부표면에 형성된다. 그후 실리콘 질화물 또는 실리콘카바이드와 같은 중간에칭정지층(14)이 절연층(13)상에 형성된다. F-TEOS로부터 도출된 F-함유의 실리콘산화물처럼 낮은 K의 절연재료를 함유하는 절연층과 같은 또 다른 절연층(15)이 증착된다. 그후 절연층들(13 및 15)의 노출표면을 남겨놓고 이중다마센개구(16)는 형성된다. 이중다마센개구는 비아먼저-트랜치나중기술(via first - trench last technique) 또는 트랜치먼저-비아나중기술(trench first - via last technique)에 의해 형성될 수 있다는 점을 이해해야 한다. 그후 절연층들(13 및 15)의 노출표면들(17)은 화살표들(18)에 의해 표시된 대로 펄스레이저광빔을 노출표면들(17)상에 쏘아 레이저열어닐링되게 하고, 따라서 F가 결핍되고 N2는 강화된 표면영역(19)이 형성된다.
도 2에서, Ta증착이 ISD에 의해 수행되어지고, 순서대로 표면영역(19)상에 경사진 티탄질화물층(21)을 형성하며 경사진 티탄질화물층(20)상에 -Ta의 층(21)을 형성한다. 그후 과중한 부담(overburden)을 이루는 시드층(22)은 전기증착 또는 무전해증착(electroless deposition)에 수반하여 증착된다. 그후 CMP가 수행되고 도 2에서 표시된 기저금속피쳐(11)와 전기적인 접촉상태인 Cu비아(23B)와 통신하는 Cu라인(23A)을 포함하는 배선구조를 완성하기 위해 실리콘 질화물 또는 실리콘 카바이드와 같은 캡핑층(24)이 증착된다.
본 발명의 실시예에 따른 여러가지 다마센기술들의 수행에서, Cu는 무전해증착 또는 시드층을 사용하는 전기도금에 의해 증착될 수 있다. 전형적인 시드층들은 약 0.3내지 약 12%의 비율로 마그네슘, 알루미늄, 아연, 지르코늄, 주석, 니켈, 팔라듐, 은 또는 금을 함유하는 Cu합금들을 포함한다. 그후 상감한(inlaid)Cu의 상부표면이 중간층 절연체의 상부표면과 실질적으로 동일평면에 있도록 CMP가 수행된다.
본 발명의 실시예들에 따라서, 다마센개구는 약 50℃내지 약 150℃의 온도에서 PVD에 의해 또는 약 200℃이하의 온도에서 CVD에 의해 Cu로 또한 채워질 수 있다. 본 발명의 여러가지 실시예들에서, 현재의 기판들과 중간층절연체들이 채용될 수 있다. 예를 들어, 기판은 도핑된 단결정실리콘 또는 갈륨-비소가 될 수 있다. 본 발명에서 채용된 중간층절연체는 반도체디바이스의 제조에서 통상적으로 채용된 여타의 절연재료를 포함할 수 있다. 예를 들어, 실리콘 이산화물, PSG(phosphorus-doped silicate-glass), BPSG(boron-and phosphorus doped silicate glass), 및 TEOS(tetraethylorthosilicate)로부터 도출된 실리콘 이산화물 또는 PECVD에 의한 실란이 채용될 수 있다. 절연층들에 형성된 개구들은 현재의 광리소그래피기술과 에칭기술에 의해 수행되어진다.
유익하게, 본 발명의 실시예들에 따르는 중간층절연체로서 사용하기 위한 절연재료들은 배선의 캐패시턴스를 줄이기 위해 전술한 절연재료와 낮은 수치의 유전율을 가진 절연재료들을 포함할 수 있다. "낮은 K"의 재료라는 표기는 약 3.9보다 작은 예를 들어, 약 3.5이하의 절연상수를 가진 특징적인 재료들에 관련된다. 여기서 표시된 절연상수의 값은 진공에 관한 값, 1을 기초로한다.
유기재료와 무기재료 모두의, 낮은 K재료들의 폭넓은 다양성은 본 발명의 실시예들에 따라서 채용될 수 있다. 적합한 유기재료들은 여러가지 폴리이미드들과 BCB를 포함한다. 다른 적합한 낮은-K 절연체들은 폴리(아린(arylene))에테르들, 폴리(아린)에테르 아졸들, 파릴렌-엔(parylene-N), 폴리이미드들, 폴리나프탈렌-엔(polynapthalene-N), PPQ(polyphenylquinoxalines), PPO(polyphenyleneoxide), 폴리에틸렌과 폴리프로필렌을 포함한다. 본 발명의 실시예들에서 사용하기에 적합한 다른 낮은-K재료들은 (HSQ-기반의), (HSQ-기반의) XLKTM, 및 다공성의 SILKTM, (마이애미, 미드랜드의 DOW Chemical Co로부터 이용할 수 있는)방향성 탄화수소 폴리머; CoralTM, (캘리포니아, 산조세의 Novellus Systems로부터 이용할 수 있는)탄소-도핑된 실리콘산화물, SiCOH(silicon-carbon-oxygen-hydrogen)유기절연체, Black-DiamondTM절연체, FlareTM, 유기폴리머, HOSPTM , 하이브리드 사이록산(sioloxane)-유기 폴리머, 및 NanoglassTM, TEOS(tetraethylorthosilicate)와 FSG(fluorine-doped silicate glass)로부터 도출된 (Honeywell Electronic Materials로부터 이용할 수 있는)나노포로스(nanoporous)실리카와 할로겐이 도핑된(예를 들어, 불소가 도핑된)실리콘 이산화물을 포함한다.
본 발명은 현저하게 개선된 장벽층접착, 개선된 전자이주저항성, 향상된 신뢰성과 감소된 접촉저항을 가진 배선들, 특히 Cu배선들을 가지는 반도체디바이스들의 제조를 가능하게 한다. 절연층, 특히 F-도핑된 절연층의 노출표면을 펄스레이저광빔으로 쏘는 단계에 의한 레이저열어닐링의 사용은 F가 결핍되고 질소(N2)는 강화된 표면영역의 형성을 가능하게 한다. 후속하는 Ta증착은 절연층의 표면영역상에 경사진 탄탈질화물층과 그위에 증착된 -Ta의 층을 포함하는 합성장벽층의 형성으로 귀착된다. 합성장벽층의 형성은 통상적인 실시에 수반하는 접착의 문제점들을 피하며 따라서 디바이스의 신뢰도를 높이고 전자이주의 저항성을 개선한다.
본 발명은 여러가지 타입들의 배선들, 특히 상감한 Cu메탈라이제이션 배선패턴들의 형성에서 산업적 이용가능성을 경험한다. 본 발명은 특히 초미세피쳐들과 높은 종횡비의 개구들을 가지는 반도체디바이스들을 제조하는 데 이용될 수 있다.
전술한 기술에서, 본 발명의 더 좋은 이해를 제공하기 위해 특정 재료들, 구조들, 화학약품, 방법들, 등과 같은 무수한 특정 상세한 설명들이 기술되었다. 하지만, 본 발명은 특수하게 기술된 상세한 설명에 의지하지 않고 실시될 수 있다. 다른 한편으로, 공지된 방법과 재료들은 본 발명을 불필요하게 가리지 않도록 상세한 설명에 기술되지는 않았다.
본 발명의 바람직한 실시예와 몇가지의 예시들만이 도시되고 기술되었다. 본 발명은 여러가지 다른 조합들과 환경에서 사용될 수 있고 본 명세서에 기술된 바대로 발명정신의 범위내에서 변화되거나 수정될 수 있다.

Claims (10)

  1. 절연층(15, 13)에 개구(16)를 형성하는 단계와;
    질소함유분위기에서 상기 절연층(15, 13)의 노출표면들(17)을 어닐링(18)하는 단계와; 그리고
    개구를 라이닝(lining)하는 탄탈(Ta)을 포함하는 합성장벽층(20, 21)을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체디바이스 제조방법.
  2. 제 1항에 있어서, 암모니아(NH3)와 질소(N2)분위기에서 레이저열어닐링(18)하는 단계를 포함하는 것을 특징으로 하는 반도체디바이스 제조방법.
  3. 제 1항에 있어서, F-TEOS(F-doped tetraethyl orthosilicate)로부터 도출된 실리콘산화물을 포함하는 상기 절연층(15, 13)이 불소(F)를 포함하는 것을 특징으로 하는 반도체디바이스 제조방법.
  4. 제 2항에 있어서, F는 결핍되고 N2는 강화된 표면영역(19)을 형성하기 위해 노출표면들을 레이저열어닐링(16)하는 단계를 포함하는 것을 특징으로 하는 반도체디바이스 제조방법.
  5. 제 1항에 있어서, Ta증착에 의해 합성장벽층(20, 21)을 형성하는 단계를 포함하며, 여기서 상기 합성장벽층은 N2 강화표면영역(19)상에 탄탈질화물의 경사진 층(20), N2 강화표면영역(19)으로부터 멀어지는 방향으로 양이 감소하는 질소(N2)를 함유하는 경사진 탄탈질화물층, 그리고
    경사진 탄탈질화물층(20)상에 -Ta의 층(21)을 포함하는 것을 특징으로 하는 반도체디바이스 제조방법.
  6. 제 2항에 있어서, 노출표면들상에 약 0.09내지 약 0.11J/㎠의 복사 프루언스(radiant fluence)의 레이저광빔을 쏘아(impinging) 노출표면들을 약 370℃내지 약 430℃의 온도로 가열하는 레이저열어닐링(18)을 포함하는 것을 특징으로 하는 반도체디바이스 제조방법.
  7. 제 2항에 있어서, Ta증착에 의해 합성장벽층(20, 21)을 형성하는 단계를 포함하며, 여기서 상기 합성장벽층은 N2 강화표면영역(19)상에 탄탈질화물의 경사진 층(20), N2 강화표면영역(19)으로부터 멀어지는 방향으로 양이 감소하는 질소(N2)를 함유하는 경사진 탄탈질화물층, 그리고
    경사진 탄탈질화물층(20)상에 -Ta의 층(21)을 포함하는 것을 특징으로 하는 반도체디바이스 제조방법.
  8. 절연층(15, 13)의 개구와, 그리고
    개구를 라이닝하는 절연층의 표면상에 형성된 합성장벽층(20, 21)을 포함하며,
    여기서 상기 절연층의 표면은 질소(N2)강화표면영역(19)을 포함하며, 그리고
    상기 합성장벽층은 질소(N2)강화표면영역으로부터 멀어지는 방향으로 양이 감소하는 질소(N2)를 함유하는 탄탈질화물의 초기경사진층(20)과 경사진 탄탈질화물층상의 -Ta의 층(21)을 포함하는 것을 특징으로 하는 반도체디바이스.
  9. 제 11항에 있어서, F-TEOS로부터 도출된 실리콘산화물을 포함하는 상기 절연층(15, 13)이 불소(F)를 포함하는 것을 특징으로 하는 반도체디바이스.
  10. 제 9항에 있어서, 상기 개구는 상부 트랜치와 통신하는 하부 비아홀을 포함하는 이중 상감개구이며, 그리고
    채워진 개구는 상부의 Cu 또는 Cu합금라인(23A)와 통신하는 Cu 또는 Cu합금비아(23B)를 포함하는 것을 특징으로 하는 반도체디바이스.
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