JP2005512322A - バリア層接着が改善された配線 - Google Patents

バリア層接着が改善された配線 Download PDF

Info

Publication number
JP2005512322A
JP2005512322A JP2003550266A JP2003550266A JP2005512322A JP 2005512322 A JP2005512322 A JP 2005512322A JP 2003550266 A JP2003550266 A JP 2003550266A JP 2003550266 A JP2003550266 A JP 2003550266A JP 2005512322 A JP2005512322 A JP 2005512322A
Authority
JP
Japan
Prior art keywords
nitrogen
layer
tantalum
fluorine
dielectric
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2003550266A
Other languages
English (en)
Other versions
JP4740538B2 (ja
JP2005512322A5 (ja
Inventor
バン エヌジーオー ミン
エム． ホッパー ドーン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JP2005512322A publication Critical patent/JP2005512322A/ja
Publication of JP2005512322A5 publication Critical patent/JP2005512322A5/ja
Application granted granted Critical
Publication of JP4740538B2 publication Critical patent/JP4740538B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76825—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. by exposing the layer to particle radiation, e.g. ion implantation, irradiation with UV light or electrons etc.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76822—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc.
    • H01L21/76828—Modification of the material of dielectric layers, e.g. grading, after-treatment to improve the stability of the layers, to increase their density etc. thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3011—Impedance

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Plasma & Fusion (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

誘電体層とのバリア層の改善された接着で配線を含む半導体デバイスは、誘電体層の露出した表面にアンモニアと窒素雰囲気を用いたレーザ熱アニール処理、次にタンタルデポジションを行うことによって形成される。フッ素塗布したオルトけい酸テトラエチル由来のフッ素含有シリコン酸化物のような、フッ素含有シリコン酸化物を有する誘電体中間層に二重ダマシン開口部を形成し、アンモニアと窒素を用いたシリコン酸化物レーザ熱アニール処理を露出表面に施し、タンタルデポジションを行った後、銅で前述の開口部を充てんする過程が含まれる。アンモニアと窒素を用いたレーザ熱アニール処理により、露出したシリコン酸化物のフッ素が減少し、一方で窒素が濃縮された表面領域を形成する。デポジションしたタンタルは、傾斜濃度窒化タンタル層とその上にαタンタル層を含む複合バリア層を形成するために、窒素濃縮表面領域の窒素と反応する。

Description

本発明は、半導体デバイスの銅及び／又は銅合金の金属加工分野、および信頼性、低い比抵抗を有する銅又は銅合金の配線によって半導体デバイスを製造するための方法に関する。本発明は、特に、サブミクロン構成サイズを有する高速集積回路、高電導性の配線の構成を製造するために使用される。
半導体製造技術に関する高集積度、高性能に対する要求の拡大に応えることは、特に、高いレベルの耐エレクロマイグレーション性とともに、サブミクロンバイア、コンタクト、トレンチの構成が高いアスペクト比（深さ−幅）を有する、信頼性のある、低い固有抵抗キャパシタンス（Ｒ×Ｃ）の配線（interconnect）パターンを提供するという観点からは、容易ではない。
従来の半導体デバイスは、半導体基板、典型的には、ドーピングされた単結晶シリコン、連続して形成される複数の中間層誘電体、および導体のパターンを有する。 集積回路は、配線間スペーシングによって隔てられた複数の配線パターンと、バス線、ビット線、ワード線、論理配線のような複数の配線を含んで形成される。
一般的に、例えば上位層と下位層のような異なる層上における導体パターンは、ビアホールに充填された導体プラグによって電気的に接続され、一方、コンタクトホールに充填された導電性プラグは、半導体基板の内部または基板上で形成されるトランジスタのソース／ドレイン領域のような能動素子領域との電気的なコンタクトを確立する。導電性の線路は、トレンチのような開口部の中に形成される。、典型的には、トレンチは、半導体基板に対して実質的に水平に延びる。
５レベル以上のメタライゼーション（金属被膜）を有する半導体「チップ」は、デバイス形状のサブミクロンレベルへの超小型化の要求を満たすために一般的になってきている。
ビアホールをふさぐ導電性プラグは、一般的に、１以上の導体パターンを有する導体層に誘電体中間層のデポジションを行うことで形成され、従来のフォトリソグラフィ技術とエッチング技術によって誘電体中間層を貫通する開口部が形成される。この開口部は、タングステン（Ｗ）のような導電材料でふさがれる。誘電体中間層の表面の余分な導電材料は、一般的に化学機械研磨（ＣＭＰ：chemical mechanical polishing）によって取り除かれる。このような方法の一つは、ダマシン（damascene）方式として知られ、この方法では、一般に、誘電体中間層に開口部を形成し、この開口部に金属でふさぐことが行われる。デュアルダマシン技術では、上方のトレンチ部に通じるビアホール部もしくは下方コンタクトを有した開口部の形成が行われる。この開口部には導電材が充填され、通常は金属が充填されることで、導電線と電気的に接続された導電性プラグも形成される。
高性能マイクロプロセッサの用途においては、半導体回路には高速動作が要求される。半導体回路類の制御速度は、配線パターンの比抵抗、キャパシタンスに反比例して変化する。集積回路がより複雑になり、構造サイズおよびスペーシングがより小さくなるのに伴い、集積回路速度は、トランジスタそのものにあまり依存しないようになり、配線パターンの方により依存するようになる。構造小型化は、コンタクト部及び断面積が共に小さくされた、長い配線が要求される。金属配線の長さが増加し、配線の垂直方向領域と配線間の長さが縮小するのに伴い、配線長の増加によるＲＣディレイが生ずる。
サブミクロン技術では、配線ノードが相当な距離、例えば、数百ミクロン以上の距離をひきまわされるとすると、配線キャパシタンスによって回路ノード・キャパシタンスの装荷が制限される。サブミクロンデザインルールが約０.１２ミクロン以下へと減少するのに伴い、集積回路速度の遅れによるリジェクト率によって、製造処理のスループットが著しく低下して製造コストが増加する。さらに、線路幅はが小さくなるにつれて、電導率及び耐エレクトロマイグレーション性の重要性が増してくる。
銅および銅合金は、配線金属加工化におけるアルミニウム（以下Ａｌと称する）の代替物として特に魅力的である。銅は、比較的安価であり、処理し易く、アルミニウムより比抵抗が小さい。さらに、銅は、タングステンに対して、電気特性に優れており、導体線路と同様に導体プラグとして使用するのに適した金属となる。
銅プラグおよび銅配線を形成するための方法は、化学機械研磨（ＣＭＰ）を用いたダマシン構成の使用を有する。しかし、二酸化珪素のような配線電導体層材料を通した銅拡散によって、銅配線構成が、拡散バリア層により覆われる可能性がある。
銅を覆うための一般的な拡散バリア材料としては、タンタル（Ｔａ）、窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）、チタン（Ｔｉ）、チタン・タングステン（ＴｉＷ）、タングステン（Ｗ）、窒化タングステン（ＷＮ）、Ｔｉ−ＴｉＮ、チタン窒化シリコン（ＴｉＳｉＮ）、タングステン窒化シリコン（ＷＳｉＮ）、タンタル窒化シリコン（ＴａＳｉＮ）、および窒化シリコンが挙げられる。銅を覆うためのこれらバリア材料の使用は、銅と導体中間層間の界面に限定されるわけではなく、他の金属との界面にも適用できる。
銅のメタライゼーションの実施、特に、電導率が約３．９より低い誘電率を有する誘電体層に開口部を形成するダマシン技術において、種々の信頼性、エレクトロマイグレーションおよび比抵抗の問題が生ずる。
信頼性の問題は、一部に、銅の金属加工過程におけるタンタル（Ｔａ）と窒化タンタル（ＴａＮ）の使用、バリア層の選択に起因している。タンタルは、種々の誘電体中間層材料に対する接着性が十分でないことが判明しており、特に、誘電率の低い誘電材料中間層への接着性が十分でない。特に、フッ素含有酸化物、例えばフッ素（Ｆ）がドープされたオルトケイ酸塩（Ｆ−ＴＥＯＳ）由来のフッ素（Ｆ）含有シリコン酸化物のような、誘電率（k）が約３．９より小さい材料に対して接着性が十分ではない。バリア層の誘電体層への十分な接着を欠くことは、これに伴う信頼性の問題とともに、層間剥離という結果を引き起こす。窒化タンタルは、ダマシン開口部を充てんする銅（Ｃｕ）および銅（Ｃｕ）合金への接着の適切さを欠くことが判明している。さらに、タンタルと窒化タンタルは、一般には、イオン化物理的蒸着デポジション（ＰＶＤ：physical vapor deposition）のようなＰＶＤ技術によって、デポジションされる。結果として生じたタンタル層は、一般的には、比較的高い比抵抗、例えば約２００μオームｃｍ〜約２５０μオームｃｍを示すβフェーズタンタル（β−Ｔａ）である。窒化タンタルは、一般的に窒素（Ｎ２）含有率を約３０at％〜５５at％としてデポジションされ、２００μオームｃｍを超える比抵抗を示す。
このバリア層の接着問題は、耐エレクトロマイグレーション性とデバイスの信頼性に悪影響を与え、一方、窒化タンタルとβフェーズタンタル（β−Ｔａ）の高い比抵抗は、回路速度に悪影響を与える。従って、信頼性が高く、かつ比抵抗が低い配線、具体的には、低誘電率材料で形成された、銅および銅合金の配線及びその製造方法が求められる。
本発明の利点は、信頼性がある、低い比抵抗の配線、例えば銅及び銅合金配線で、耐エレクトロマイグレーション性が改善されたものを備えた半導体デバイスが提供されることにある。
本発明の他の利点は、信頼性がある、低い比抵抗の配線、例えば銅及び銅合金配線で、耐エレクトロマイグレーション性が改善されたものを備えた半導体デバイスがをを製造するための方法を提供することにある。
本発明の追加の利点と他の特性は、以下に記載する本発明の詳細な説明及び実施形態によって当業者にとって明らかになる。本発明の利点は、係属する請求項の具体的な説明によって実現され、入手可能である。
本発明によれば、上述した利点または他の利点は、半導体デバイスを製造する方法によってその一部が実現され、この方法は、誘電体層に開口部を形成する過程と、誘電体層の表面をアンモニア（ＮＨ３）と窒素（Ｎ２）を用いたレーザ熱アニール処理に晒す過程と、タンタルで開口部を充てんした複合バリア層を形成する過程を含む。
本発明のもう１つの利点は、誘電体層に設けられた開口部、誘電体層で充てんされたこの開口部の表面に形成された複合バリア層を含み、この誘電体層の表面領域は窒素濃縮表面領域を含み、前述の複合バリア層は、窒素濃縮表面領域から離れる方向で減少する窒素量を抑制する窒化タンタル初期段階層と、傾斜濃度窒化タンタル層にαタンタル（α−Ｔａ）層を有する半導体デバイスにある。
本実施形態は、Ｆ−ＴＥＯＳ由来のフッ素含有シリコン酸化物のような約３．９よりも小さい、低誘電率（ｋ）の誘電体層にデュアルダマシン開口部を形成する過程と、フッ素含有シリコン酸化物層の露出した表面に例えば、約２００〜約２０００ｓｃｃｍ流速のアンモニア（ＮＨ３）と約２００〜約２０００ｓｃｃｍ流速の窒素（Ｎ２）を用いたパルス状レーザ光線を約１０〜約１００ナノ秒の短い間照射し、その結果、レーザ熱処理に晒された表面のフッ素（Ｆ）を減耗させ、窒素（Ｎ２）が濃縮するように晒された部分の表面温度が約３７０℃〜約４３０℃に上昇する。デポジションしたタンタルに傾斜濃度窒化タンタル層を形成するために、タンタルが、ＩＰＶＤ：イオン物理的気相成長法によって窒素（Ｎ２）濃縮した表面領域の窒素（Ｎ２）に反応するよう、デポジションされる。デポジションが続くと、αタンタル（α−Ｔａ）が傾斜濃度窒化チタン層上に形成される。
本発明の実施形態は、さらに、ウェハ上の誘電体層内に開口部を形成する過程と、誘電体層の露出した表面をアンモニア（ＮＨ３）と窒素（Ｎ２）を用いたレーザ熱アニール処理に晒す過程と、傾斜濃度窒化タンタル／αタンタル（α−Ｔａ）の複合拡散バリア層を形成するためにタンタルをデポジションする過程と、開口部を充てんする過程と、誘電体層にシード層をデポジションする過程と、開口部をふさぐシード層に銅又は銅ベース合金をデポジションする過程と、誘電体層の露出した表面を残して誘電体層の開口部を超える銅と銅ベース合金層の何れの部分も化学機械研磨（ＣＭＰ）によって取り除く過程と、処理された表面に窒化シリコンキャッピング又は炭化物シリコンキャッピング又はバリア層をデポジションする過程とを有するシングルダマシン技術およびデュアルダマシン技術を含む。
本発明の追加の利点は、以下記載の本発明を実施するための最良の実施形態の詳細な説明によって当業者にとって明らかになる。実現される際、本発明の範囲内で本発明の種々の実施形態における他の改変、異なる実施形態が可能であり、様々な詳細は、種々の観点から変更が可能であることが明白である。
従って、以下の図面と記載は、説明目的のためであって、これに限定されるものではない。
本発明が扱う問題および解決する問題は、銅又は銅合金配線のような金属加工配線を形成することに関し、具体的には、誘電率が約３．９以下の、例えば、Ｆ−ＴＥＯＳ由来のフッ素（Ｆ）含有シリコン酸化物のようなフッ素含有誘電体材料を有する、誘電体層内のダマシン構成に関する。
本願において、銅とは、微量のタンタル、インジウム、錫、亜鉛、マンガン、チタン、マグネシウム、クロム、チタン、ゲルマニウム、ストロンチウム、プラチナ、マグネシウム、アルミニウム、ジルコニウムを含有する銅合金のような銅ベース合金と同様に高純度の銅元素を含有することを意図している。
サブミクロンの設計ルールによる、約０．１２ミクロン以下のような構造サイズの減少に伴い、配線、具体的に銅配線に関連する耐エレクトロマイグレーション性と接触抵抗の問題は、かなり増加している。信頼性とエレクトロマイグレーションの問題は、一部、βタンタル（β−Ｔａ）の種々の低誘電率（ｋ）誘電体材料に対する接着の悪さ、窒化タンタルの銅および銅合金に対する接着の悪さに起因している。窒化タンタルおよびβ−タンタル（β−Ｔａ）は、高い比抵抗を示し、逆に回路速度に反比例する。
本発明は、このような問題を扱い、および解決するためにレーザ熱アニール処理の実行、バリア層がデポジションする前に誘電体層の表面にアンモニア（ＮＨ３）と窒素（Ｎ２）を用いたパルス状レーザ光線を照射することに関する。アンモニアと窒素を用いたレーザ熱アニール処理を実行することで、窒素が濃縮された表面領域が形成されるように誘電体層の表面を改変する。次にタンタルがデポジションされている間、最初に、窒素濃度が高められた表面領域から離れるにつれてその窒素量が減少する、傾斜的な窒素濃度を有する窒化チタン層が形成される。タンタルデポジションを続けることで、傾斜濃度窒化タンタル層に薄いαタンタル（α−Ｔａ）層が形成される。
この結果出来た複合バリア層は、誘電体材料と関連する傾斜濃度窒化タンタル層と、銅金属加工化と関連するαタンタル（α−Ｔａ）層を含み、誘電体材料に対するβタンタル（β−Ｔａ）の接着の悪さと、銅金属加工化に対する窒化タンタルの接着の悪さによって引き起こされた接着の問題を解決する。窒化タンタル層にタンタルがデポジションされることは、傾斜濃度窒化タンタル層がαタンタル（α−Ｔａ）の増加のテンプレートとしての役目を担うので、結果としてβタンタル（β−Ｔａ）の比抵抗約２００〜約２５０μオームｃｍに対して、約４０〜約５０μオームｃｍを表す低い比抵抗を有するαタンタルを形成する利点がある。特に、イオン化スパッタ蒸着（ＩＳＤ：ionized sputter deposition）のようなイオン化物理蒸着（ＰＶＤ：physical vapor deposition）によってタンタルをデポジションすることが好ましいことが見いだされた。
最初に形成される傾斜タンタル層は、典型的に約２０Å〜約５０Åの厚さがあり、一方、αタンタル（α−Ｔａ）層は、典型的に約２００Å〜約３００Åの厚さにデポジションされる。この傾斜濃度窒化タンタル層は、窒素濃縮表面領域付近では、窒素を約１０at％から約４０at％含有し、αタンタル（α−Ｔａ）層の付近では、その含有量は０である。
適切なタンタルデポジション条件は、具体的な状況に依存し、最適化できることが理解される。例えば、具体的なデポジションシステムとデポジション技術により、アルゴンの流速を約４０〜約６０ｓｃｃｍ例えば流速約４５〜約６０ｓｃｃｍのとし、直流電力を約１０００〜約４００００ワット、高周波電源（ＲＦpower）を約１０００〜約３０００ワット、気圧約１〜４５ｍＴｏｒｒとすることが適切であることが分かっている。
本発明の実施形態は、フッ素がドープされた誘電体層、即ちＦ−ＴＥＯＳ由来のフッ素ドープシリコン酸化物のようなハロゲンドープ誘電体層を用いる過程を有する。このような実施形態によると、誘電体層の露出表面のレーザ熱アニール処理は、結果として表面領域の窒素濃度を高めるだけでなく、フッ素を減少させる。この結果生じた表面領域は、典型的に約１０Å〜約２０Åの厚さを有し、それ以外の誘電体層よりフッ素の含有量が少ない。レーザ熱アニール処理の際、アンモニアから放出される水素が誘電体層の表面部分のフッ素と反応し、チャンバから放出されるフッ化水素酸を形成し、フッ素表面領域を減少させる。それにより表面領域には、レーザ熱アニール処理の間に存在していた窒素濃度が高められたな状態となる。
レーザ熱アニール処理では、比較的短い時間で、ウェハの他の領域を無駄に熱することなく、窒素濃度が高められた表面領域が形成されるように誘電体層の露出表面の目標のピンポイントターゲットを行うことが可能となり、ドーパント拡散問題のような種々の不都合な結果を回避できる。本発明の実施形態において、エキシマレーザ又はＮｄ−ＹＡＧパルスレーザのような従来の種々のレーザシステムの何れも使用可能である。露光波長３０８ｎｍで動作するバーダントテクノロジーレーザアニール処理の道具のような、マスク付又はマスクなしでもレーザ熱アニール処理の道具は入手可能である。レーザソースとしては、約１０〜約２０００ｍｊ／ｃｍ２／パルスのエネルギーで操作が可能であるものが入手できる。適切な操作条件は、個々の状況によって決定される。例えば、約０．０９〜約０．１１ジュール／ｃｍ２の放射フルーエンスでパルス状のレーザ光線を照射することによって誘電体層の露出表面をレーザ熱アニール処理に晒し、窒素流速約２００〜約２０００ｓｃｃｍ、アンモニア流速約２００〜約２０００ｓｃｃｍとして、誘電体層の露出表面を約３７０℃〜約４３０℃の温度に熱することが適切であることが分かっている。
本発明の実施形態は、二重ダマシン構成と同様に単一ダマシン構成を含む。二重ダマシンを使用する本発明の一態様は、図１と図２に概略図が示され、同等な特徴部及び要素に対しては同じ符号を付して説明する。図１を参照すると、下方の金属フィーチャ１１、例えば銅は、その下層の誘電体中間層１０，例えばＦ−ＴＥＯＳ由来のフッ素含有シリコン酸化物層に形成される。窒化シリコン又はシリコンカーバイドのようなキャッピング層１２は、誘電体中間層１０の表面上部に形成され、低誘電率（ｋ）材料例えばＦ−ＴＥＯＳから由来のフッ素含有シリコン酸化物の誘電体層１３がその上に形成される。
窒化シリコン又はシリコンカーバイドのような中間エッチ停止層１４がその上に形成される。低誘電率（ｋ）材料を含有する誘電体層、例えばＦ−ＴＥＯＳ由来のフッ素ドープシリコン酸化物層のような、他の誘電体層１５がその上にデポジションされる。その後、二重ダマシン開口部（１６）が形成され、誘電体層１３，１５の露出表面１７が残される。二重ダマシン開口部は、ビア形成後にトレンチ形成（via first-trench last）する技術、又はトレンチ形成後にビア形成（trench first-trench last）する技術の何れによっても形成されることが理解される。誘電体層１３，１５の露出した表面は、矢印１８で示すようにパルス状レーザ光線を照射することによって、レーザ熱アニール処理に晒され、その結果、フッ素が減少し、窒素が濃縮される。
図２を参照すると、イオン化スパッタ蒸着（ＩＳＤ）によってタンタルのデポジションが実行され、表面領域（１９）に傾斜濃度窒化チタン層（２０）が、傾斜濃度窒化チタン層（２０１）にαタンタル（α−Ｔａ）層２１が、連続して形成される。その後、シード層（２２）がデポジションされ、続いて銅電解メッキ又は銅無電解メッキにより被覆層（overburden）を形成する。その後化学機械研磨（ＣＭＰ）が実行され、窒化シリコン又はシリコンカーバイドのようなキャッピング層（２４）が、図２に示す、下方の金属層（１１）との電気的に接続された銅ビア（２３Ｂ）につながる（接続された）銅ライン（２３Ａ）を有する配線構成が完成されるようにデポジションが行われる。
本発明に従った種々のダマシン技術の実施形態において、銅合金が、シード層を用いた無電解デポジション又は電気メッキによってデポジションされる。一般的なシード層は、マグネシウム、アルミニウム、亜鉛、ジルコニウム、錫、ニッケル、パラジウム、銀、金の適切量、例えば約０．３at％〜約１２at％を含有する銅合金を含む。化学機械研磨（ＣＭＰ）は、銅がはめ込まれた表面が、誘電体中間層の上方表面と実質的に同一平面となるように実行される。
本発明の実施形態によると、ダマシン開口部は、約５０℃〜約１５０℃の温度で物理的蒸着デポジション（ＰＶＤ：physical vapor deposition）によって、又は約２００℃より低い温度で化学蒸着デポジション（ＣＶＤ：chemical vapor deposition）によって、銅で充てんされる。本発明の種々の実施形態において、従来の基板と誘電体中間層が用いられる。例えば、この基板は、単一結晶シリコン又はガリウム・ヒ素でドープされる。本発明で使用される誘電体中間層は、従来の半導体デバイス製造で用いられている何れの誘電体材料を含んでもよい。例えば、二シリコン酸化物、リンがドープされたケイ酸塩ガラス（phosphorous-doped silicate-glass:ＰＳＧ）、ホウ素・リンがドープされたケイ酸塩グラス（boron-and phosphorus doped silicate glass:ＢＰＳＧ）、オルトけい酸テトラエチル（ＴＥＯＳ）又はシラン由来の二シリコン酸化物のような誘電体材料が、プラズマ化学蒸着デポジション(ＰＥＣＶＤ：plasma enhanced ＣＶＤ)によって使用される。誘電体層に形成された開口部は、従来のリソグラフィー技術およびエッチング技術によって生成される。
好適には、本発明の実施形態に係る誘電体中間層として用いられる誘電体材料は、配線キャパシタンスを小さくするために、低誘電率値を有する誘電体材料および上述した材料を含む。“低誘電率（ｋ）”材料という表示は、誘電率が約３．９より低い値、例えば約３．５以下であるという特徴を有する材料から派生したものである。ここでの誘電率の値は、真空の誘電率を１とした値である。
本発明の実施形態においては有機質、無機質両方の幅広い種類に富低誘電率（ｋ）材料が用いられる。適切な有機質材料は、種々のポリイミドとＢＣＢを含む。他の適切な低誘電率（ｋ）誘電体層は、ポリ（アリーレン）エーテル、ポリ（アリーレン）エーテルアゾール、パリレン−Ｎ、ポリイミド、ポリナフタレン−Ｎ、ポリフェニルキノキサリン（polyphenylquinoxalines:ＰＰＱ）、ポリフェニレンオキサイド（polyphenyleneoxide）、ポリエチレン、ポリプロピレンを有する。
本発明の実施形態の使用に適した他の適切な低誘電率材料は、ＦＯｘ（登録商標）（ＨＳＱベース）、ＸＬＫ（登録商標）（ＨＳＱベース）、多孔質体ＳＩＬＫ（登録商標）、芳香族炭化水素ポリマー（それぞれの材料はミシガン州ミッドランド市のダウ化学株式会社から入手可能：Dow Chemical Co.,Midland, MI）：Coral（登録商標）、炭素ドープシリコン酸化物（カリフォルニア州サンノゼ市のノベラスシステム会社から入手可能：Novellus Systems, San Jose, CA）、シリコン−炭素−酸素−炭化水素（SiCOH）有機誘電体、Black-Diamond（登録商標）誘電体、Flare（登録商標）、有機ポリマー、HOSP（登録商標）、ハイブリッドシオロキサン有機ポリマー（hybrid sioloxane-organic polymer）、Nanoglassナノグラス（登録商標）、ナノ多孔質シリカ（個々の材料は、ハネウェル電気材料会社から入手可能）、オルトけい酸テトラエチル（ＴＥＯＳ）由来のハロゲンドープ（例えばフッ素ドープ）シリコン酸化物、フッ素ドープシリケートグラス（fluorine-doped silicate glass:ＦＳＧ）を有する。
本発明は、配線、具体的には極めて改善されたバリア層の接着、改善された耐エレクトロマイグレーション性、高度の信頼性、削減された接触抵抗によって銅配線を有する半導体デバイスの製造を可能にする。誘電体層、特にフッ素ドープされた誘電体層の露出表面領域にパルス状レーザ光線を照射することによるレーザ熱アニール処理は、フッ素を減少させ、窒素が濃縮された表面領域の形成を可能にする。次に起こるタンタルデポジションは、結果として誘電体層とその上にデポジションされたα−タンタル（α−Ｔa）層の表面領域に傾斜濃度窒化タンタルを有する複合バリア層の形成を可能にする。複合バリア層の形成は、従来の実施例に付随して起きる接着の問題を回避し、デバイスの信頼性を高めて、耐エレクトロマイグレーション性を改善する。
本発明は、配線、具体的には、銅が埋め込まれた金属加工化配線パターンの多様の形式の形成による産業上の利用性を享受する。本発明は、サブミクロン特性と高いレベルのアスペクト比の開口部を有する半導体デバイスの製造に特に適用可能である。
以上、本発明のさらなる理解目的のために具体的な材料、構成、化学薬品、処理等をあげて特定的に詳細を説明した。しかしながら、本発明は、記載された特定的な詳細に制限されることなく、実施可能である。他の実施例における周知の処理および材料は、本発明を無用に曖昧にしないために記載されていない。
本発明の好適な実施形態と幅広い実施例の一部のみを図解し、説明した。本発明は種々の組み合わせと環境に使用されることが可能であり、ここに記載された進歩性概念の範囲内で様々な改変が可能である。
本発明の実施形態に係る方法における過程を示す概略図である。 本発明の実施形態に係る方法における図１に続く過程を示す概略図である。

Claims (10)

  1. 誘電体層（１５，１３）に開口部（１６）を形成する過程と、
    窒素含有雰囲気で、前記誘電体層（１５，１３）の露出表面領域（１７）にアニール処理（１８）を実行する過程と、
    タンタル（Ｔａ）を含有し前記開口部を被覆する複合バリア層（２０，２１）を形成する過程と、を含む、半導体デバイスの製造方法。
  2. アンモニア（ＮＨ３）及び窒素（Ｎ２）を用いてレーザ熱アニール処理（１８）を実行する過程を含む、請求項１記載の方法。
  3. 前記誘電体層（１５，１３）が、フッ素ドープオルトけい酸テトラエチル（Ｆ−ＴＥＯＳ）由来のフッ素含有シリコン酸化物を含む、請求項１記載の方法。
  4. フッ素（Ｆ）が減少して窒素（Ｎ２）が濃縮された表面領域（１９）を形成するため、前記露出表面にレーザ熱アニール処理（１６）を実行する過程を含む、請求項２記載の方法。
  5. タンタル（Ｔａ）のデポジションを行うことによって前記複合バリア層（２０，２１）を形成する過程を含み、
    前記複合バリア層は、
    前記窒素（Ｎ２）が濃縮された表面領域（１９）上にに形成されるとともに前記窒素が濃縮された表面領域（１９）から離れる方向で窒素（Ｎ２）量が減少するように窒素を含有する傾斜濃度窒化タンタル層と、
    前記傾斜濃度窒化タンタル層（２０）に形成されたαタンタル（α−Ｔａ）層（２１）と、
    を含む、請求項１記載の方法。
  6. 温度を約３７０℃〜約４３０℃に上昇させるように約０．０９〜約０．１１ジュール／ｃｍ２の放射フルーエンスで前記露出表面にレーザ光線（１８）を照射することによってレーザ熱アニール処理する過程を含む、請求項２記載の方法。
  7. タンタル（Ｔａ）のデポジションを行うことによって前記複合バリア層（２０，２１）を形成する過程を有し、前記複合バリア層は、
    前記窒素が濃縮された表面領域上に形成された傾斜濃度窒化タンタル層と、
    前記窒素濃縮表面領域（１９）から離れる方向で窒素（Ｎ２）量が減少するように窒素を含有する傾斜濃度窒化タンタル層と、
    前記傾斜濃度窒化タンタル層上に形成されたαタンタル（α−Ｔａ）層（２１）と、を含む、請求項２記載の方法。
  8. 誘電体層（１５，１３）内に設けられた開口部と、
    前記誘電体層の表面に形成されて前記開口部を被覆する複合バリア層（２０，２１）と、
    前記誘電体層の前記表面は、窒素（Ｎ２）が濃縮された表面領域（１９）を含み、前記複合バリア層は、
    前記窒素（Ｎ２）濃縮表面領域（１９）から離れる方向で窒素量が減少するように窒素（Ｎ２）を含有する初期傾斜濃度窒化タンタル層と、
    前記傾斜濃度窒化タンタル層（２１）に形成されたαタンタル（α−Ｔａ）層と、を含む、半導体デバイス。
  9. 前記誘電体層（１５，１３）は、フッ素ドープオルトけい酸テトラエチル（Ｆ−ＴＥＯＳ）由来のフッ素含有シリコン酸化物を含む、
    請求項１１記載の半導体デバイス。
  10. 前記開口部は、上方トレンチにつながる下方ビアホールを含むデュアルダマシン開口部であり、
    前記充てんされた開口部は、上方の銅又は銅合金ライン（２３Ａ）につながる銅又は銅合金ビア（２３Ｂ）を含む、
    請求項９記載の半導体デバイス。
JP2003550266A 2001-12-05 2002-12-04 半導体デバイスの製造方法 Expired - Lifetime JP4740538B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/001,805 US6645853B1 (en) 2001-12-05 2001-12-05 Interconnects with improved barrier layer adhesion
US10/001,805 2001-12-05
PCT/US2002/038820 WO2003049161A1 (en) 2001-12-05 2002-12-04 Interconnects with improved barrier layer adhesion

Publications (3)

Publication Number Publication Date
JP2005512322A true JP2005512322A (ja) 2005-04-28
JP2005512322A5 JP2005512322A5 (ja) 2006-01-26
JP4740538B2 JP4740538B2 (ja) 2011-08-03

Family

ID=21697916

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2003550266A Expired - Lifetime JP4740538B2 (ja) 2001-12-05 2002-12-04 半導体デバイスの製造方法

Country Status (8)

Country Link
US (2) US6645853B1 (ja)
EP (1) EP1451858B1 (ja)
JP (1) JP4740538B2 (ja)
KR (2) KR100922420B1 (ja)
CN (1) CN1316566C (ja)
AU (1) AU2002362062A1 (ja)
TW (1) TWI265593B (ja)
WO (1) WO2003049161A1 (ja)

Families Citing this family (32)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW518712B (en) * 2002-01-25 2003-01-21 Taiwan Semiconductor Mfg Manufacture method of low resistance barrier layer of copper metallization process
US6664185B1 (en) * 2002-04-25 2003-12-16 Advanced Micro Devices, Inc. Self-aligned barrier formed with an alloy having at least two dopant elements for minimized resistance of interconnect
US7060557B1 (en) * 2002-07-05 2006-06-13 Newport Fab, Llc, Inc. Fabrication of high-density capacitors for mixed signal/RF circuits
US6780789B1 (en) * 2002-08-29 2004-08-24 Advanced Micro Devices, Inc. Laser thermal oxidation to form ultra-thin gate oxide
US7825516B2 (en) * 2002-12-11 2010-11-02 International Business Machines Corporation Formation of aligned capped metal lines and interconnections in multilevel semiconductor structures
US20050104072A1 (en) * 2003-08-14 2005-05-19 Slater David B.Jr. Localized annealing of metal-silicon carbide ohmic contacts and devices so formed
US6992390B2 (en) * 2003-11-07 2006-01-31 International Business Machines Corp. Liner with improved electromigration redundancy for damascene interconnects
KR100515370B1 (ko) * 2003-12-31 2005-09-14 동부아남반도체 주식회사 반도체 소자의 플러그 제조 방법
US6952052B1 (en) * 2004-03-30 2005-10-04 Advanced Micro Devices, Inc. Cu interconnects with composite barrier layers for wafer-to-wafer uniformity
US7605469B2 (en) * 2004-06-30 2009-10-20 Intel Corporation Atomic layer deposited tantalum containing adhesion layer
US7223670B2 (en) 2004-08-20 2007-05-29 International Business Machines Corporation DUV laser annealing and stabilization of SiCOH films
US7087521B2 (en) * 2004-11-19 2006-08-08 Intel Corporation Forming an intermediate layer in interconnect joints and structures formed thereby
US20060113675A1 (en) * 2004-12-01 2006-06-01 Chung-Liang Chang Barrier material and process for Cu interconnect
US7528028B2 (en) * 2005-06-17 2009-05-05 Taiwan Semiconductor Manufacturing Company, Ltd. Super anneal for process induced strain modulation
KR100640662B1 (ko) * 2005-08-06 2006-11-01 삼성전자주식회사 장벽금속 스페이서를 구비하는 반도체 소자 및 그 제조방법
KR100687436B1 (ko) * 2005-12-26 2007-02-26 동부일렉트로닉스 주식회사 반도체소자의 구리배선막 형성방법
US20070235876A1 (en) * 2006-03-30 2007-10-11 Michael Goldstein Method of forming an atomic layer thin film out of the liquid phase
US7800228B2 (en) * 2006-05-17 2010-09-21 International Business Machines Corporation Reliable via contact interconnect structure
KR100853098B1 (ko) * 2006-12-27 2008-08-19 동부일렉트로닉스 주식회사 반도체 소자의 금속 배선 및 이의 제조 방법
US7851343B2 (en) * 2007-06-14 2010-12-14 Cree, Inc. Methods of forming ohmic layers through ablation capping layers
US20090102052A1 (en) * 2007-10-22 2009-04-23 Sang Wook Ryu Semiconductor Device and Fabricating Method Thereof
US20090179328A1 (en) * 2008-01-14 2009-07-16 International Business Machines Corporation Barrier sequence for use in copper interconnect metallization
CN101494191B (zh) * 2008-01-24 2011-03-23 中芯国际集成电路制造(上海)有限公司 一种双镶嵌结构的制造方法
US8105937B2 (en) * 2008-08-13 2012-01-31 International Business Machines Corporation Conformal adhesion promoter liner for metal interconnects
US20100099251A1 (en) * 2008-10-22 2010-04-22 Applied Materials, Inc. Method for nitridation pretreatment
KR101277272B1 (ko) 2008-12-08 2013-06-20 한국전자통신연구원 조류인플루엔자 바이러스의 포획 및 억제용 펩타이드 화합물 및 그의 응용
CN102420176A (zh) * 2011-06-15 2012-04-18 上海华力微电子有限公司 一种改善半导体晶片翘曲的方法
US8420531B2 (en) * 2011-06-21 2013-04-16 International Business Machines Corporation Enhanced diffusion barrier for interconnect structures
JP5835696B2 (ja) 2012-09-05 2015-12-24 株式会社東芝 半導体装置およびその製造方法
US11443983B2 (en) * 2018-09-24 2022-09-13 Intel Corporation Void-free high aspect ratio metal alloy interconnects and method of manufacture using a solvent-based etchant
CN110970350A (zh) * 2018-09-28 2020-04-07 长鑫存储技术有限公司 包含α-Ta层的扩散阻挡层的制备方法以及复合扩散阻挡层
CN110112096A (zh) * 2019-05-17 2019-08-09 长江存储科技有限责任公司 金属互连结构及其形成方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0258216A (ja) * 1988-08-23 1990-02-27 Sony Corp 半導体集積回路装置の製造方法
JPH09162291A (ja) * 1995-12-06 1997-06-20 Ricoh Co Ltd 半導体装置の製造方法
JP2000323476A (ja) * 1999-05-12 2000-11-24 Tokyo Electron Ltd 配線構造およびその製造方法
JP2001053077A (ja) * 1999-08-13 2001-02-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2001230256A (ja) * 2000-01-31 2001-08-24 Motorola Inc 半導体素子接着層構造および構造形成プロセス

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5464792A (en) * 1993-06-07 1995-11-07 Motorola, Inc. Process to incorporate nitrogen at an interface of a dielectric layer in a semiconductor device
US6271120B1 (en) 1995-03-10 2001-08-07 Advanced Micro Devices, Inc. Method of enhanced silicide layer for advanced metal diffusion barrier layer application
US5801097A (en) * 1997-03-10 1998-09-01 Vanguard International Semiconductor Corporation Thermal annealing method employing activated nitrogen for forming nitride layers
US6448655B1 (en) * 1998-04-28 2002-09-10 International Business Machines Corporation Stabilization of fluorine-containing low-k dielectrics in a metal/insulator wiring structure by ultraviolet irradiation
US6461675B2 (en) * 1998-07-10 2002-10-08 Cvc Products, Inc. Method for forming a copper film on a substrate
US6265779B1 (en) * 1998-08-11 2001-07-24 International Business Machines Corporation Method and material for integration of fuorine-containing low-k dielectrics
US6146996A (en) 1998-09-01 2000-11-14 Philips Electronics North America Corp. Semiconductor device with conductive via and method of making same
TWI223873B (en) * 1998-09-24 2004-11-11 Applied Materials Inc Nitrogen-containing tantalum films
US6143650A (en) 1999-01-13 2000-11-07 Advanced Micro Devices, Inc. Semiconductor interconnect interface processing by pulse laser anneal
US6156648A (en) * 1999-03-10 2000-12-05 United Microelectronics Corp. Method for fabricating dual damascene
US6222579B1 (en) * 1999-05-14 2001-04-24 Presstek, Inc. Alignment of laser imaging assembly
US6339258B1 (en) * 1999-07-02 2002-01-15 International Business Machines Corporation Low resistivity tantalum
US6326301B1 (en) * 1999-07-13 2001-12-04 Motorola, Inc. Method for forming a dual inlaid copper interconnect structure
US6355153B1 (en) * 1999-09-17 2002-03-12 Nutool, Inc. Chip interconnect and packaging deposition methods and structures
US6319766B1 (en) 2000-02-22 2001-11-20 Applied Materials, Inc. Method of tantalum nitride deposition by tantalum oxide densification
US6284657B1 (en) * 2000-02-25 2001-09-04 Chartered Semiconductor Manufacturing Ltd. Non-metallic barrier formation for copper damascene type interconnects
US6657284B1 (en) * 2000-12-01 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Graded dielectric layer and method for fabrication thereof
US6429524B1 (en) * 2001-05-11 2002-08-06 International Business Machines Corporation Ultra-thin tantalum nitride copper interconnect barrier
US6548400B2 (en) * 2001-06-29 2003-04-15 Texas Instruments Incorporated Method of fabricating interlevel connectors using only one photomask step
US6930391B2 (en) * 2002-08-27 2005-08-16 Intel Corporation Method for alloy-electroplating group IB metals with refractory metals for interconnections

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0258216A (ja) * 1988-08-23 1990-02-27 Sony Corp 半導体集積回路装置の製造方法
JPH09162291A (ja) * 1995-12-06 1997-06-20 Ricoh Co Ltd 半導体装置の製造方法
JP2000323476A (ja) * 1999-05-12 2000-11-24 Tokyo Electron Ltd 配線構造およびその製造方法
JP2001053077A (ja) * 1999-08-13 2001-02-23 Hitachi Ltd 半導体集積回路装置およびその製造方法
JP2001230256A (ja) * 2000-01-31 2001-08-24 Motorola Inc 半導体素子接着層構造および構造形成プロセス

Also Published As

Publication number Publication date
JP4740538B2 (ja) 2011-08-03
US20040063310A1 (en) 2004-04-01
EP1451858A1 (en) 2004-09-01
KR100922420B1 (ko) 2009-10-16
AU2002362062A1 (en) 2003-06-17
EP1451858B1 (en) 2012-02-22
KR101059968B1 (ko) 2011-08-29
CN1599949A (zh) 2005-03-23
WO2003049161A1 (en) 2003-06-12
CN1316566C (zh) 2007-05-16
US7071562B2 (en) 2006-07-04
TWI265593B (en) 2006-11-01
KR20090095680A (ko) 2009-09-09
US6645853B1 (en) 2003-11-11
TW200304202A (en) 2003-09-16
KR20050044734A (ko) 2005-05-12

Similar Documents

Publication Publication Date Title
JP4740538B2 (ja) 半導体デバイスの製造方法
KR100892403B1 (ko) 신뢰성 있는 구리 상호연결구조 형성 방법
US6509267B1 (en) Method of forming low resistance barrier on low k interconnect with electrolessly plated copper seed layer
JP4956919B2 (ja) 半導体装置およびその製造方法
US6764951B1 (en) Method for forming nitride capped Cu lines with reduced hillock formation
US6429128B1 (en) Method of forming nitride capped Cu lines with reduced electromigration along the Cu/nitride interface
US6555461B1 (en) Method of forming low resistance barrier on low k interconnect
US10224275B2 (en) Copper interconnect structures
US6664187B1 (en) Laser thermal annealing for Cu seedlayer enhancement
US6989601B1 (en) Copper damascene with low-k capping layer and improved electromigration reliability
US6723634B1 (en) Method of forming interconnects with improved barrier layer adhesion
US6731006B1 (en) Doped copper interconnects using laser thermal annealing
US6743310B1 (en) Method of forming nitride capped Cu lines with improved adhesion and reduced electromigration along the Cu/nitride interface
US6713874B1 (en) Semiconductor devices with dual nature capping/arc layers on organic-doped silica glass inter-layer dielectrics
JPH1116906A (ja) 半導体装置及びその製造方法
US6897144B1 (en) Cu capping layer deposition with improved integrated circuit reliability
KR20100073779A (ko) 반도체 소자의 금속배선 및 그 제조 방법
KR20090001198A (ko) 반도체 소자의 금속배선 및 그의 형성방법
KR20020091307A (ko) 반도체 소자의 금속 배선 형성방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051205

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20051205

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070927

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090512

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090810

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20100421

RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20100902

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100908

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20110106

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20110223

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20110330

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20110502

R150 Certificate of patent or registration of utility model

Ref document number: 4740538

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140513

Year of fee payment: 3

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term